KR970052274A - 반도체 소자의 미세 콘택 및 도전 라인 형성 방법 - Google Patents
반도체 소자의 미세 콘택 및 도전 라인 형성 방법 Download PDFInfo
- Publication number
- KR970052274A KR970052274A KR1019950050971A KR19950050971A KR970052274A KR 970052274 A KR970052274 A KR 970052274A KR 1019950050971 A KR1019950050971 A KR 1019950050971A KR 19950050971 A KR19950050971 A KR 19950050971A KR 970052274 A KR970052274 A KR 970052274A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- polysilicon
- conductive line
- forming
- depositing
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 선택적 텅스텐을 이용해 미세 콘택을 포토 공정상의 한계 이하로 형성하는 방법에 관한 것으로, 부분 식각한 홈내에 실리콘 스페이서를 부착하고, 선택적 텅스텐의 증착 두께를 조절하여 원하는 크기의 미세 콘택을 형성하는 방법이다. 또, 미세 콘택 형성시 이용하였던 선택적 텅스텐을 연속적으로 도전 라인, 특히 비트 라인에 사용할 수 있는 방법으로 도전 라인의 전송속도를 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1f도는 본 발명에 따른 일실시예의 단면도.
Claims (2)
- 반도체 소자의 미세 콘택 및 도전 라인 형성 방법에 있어서, 실리콘 기판위에 절연 산화막, 제1폴리 실리콘을 증착하고, 감광막을 도포한 후, 콘택용 마스크를 이용하여 패턴화하고, 건식 식각으로 상기 제1폴리 실리콘을 식각하고, 상기 절연 산화막을 부분 식각하여 부분 식각호믈 형성하는 공정; 제2폴리 실리콘을 증착하고, 전면 식각하여 폴리 실리콘 스페이서를 형성한 후, 선택적 텅스텐을 증착하여 콘택의 크기를 조절하는 공정; 상기 절연 산화막을 식각하여, 미세 콘택홀을 형성하고, 제3폴리 실리콘을 증착하는 공정; 2차 감광막을 도포하고, 도전 라인용 마스크를 이용하여 패턴화한 후, 건식 식각으로 제3폴리 실리콘, 선택적 텅스텐, 제1폴리 실리콘을 차례로 식각하여, 도전 라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 미세 콘택 및 도전 라인을 형성하는 방법.
- 반도체 소자의 미세 콘택 및 도전라인 형성 방법에 있어서 실리콘 기판위에 절연 산화막, 실리콘 질화막을 증착하고, 감광막을 도포한 후, 콘택용 마스크를 이용하여 패턴화하고, 건식 식각으로 상기 실리콘 질화막을 식각하고, 상기 절연 산화막을 부분 식각하여 부분 식각홈을 형성하는 공정; 제1폴리 실리콘을 증착후, 전면 식각하여 폴리 실리콘 스페이서를 형성한 후, 선택적 텅스텐을 증착하여, 콘택의 크기를 조절하는 공정; 상기 절연 산화막을 식각하여, 미세 콘택홀을 형성하고, 선택적 텅스텐을 식각하여 제거한 후, 제2폴리 실리콘을 증착하는 공정; 2차 감광막을 도포하고, 도전 라인용 마스크를 이용하여 패턴화한 후, 건식 식각으로 상기 제2폴리 실리콘과 실리콘 질화막을 차례로 식각하여, 도전 라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 미세 콘택 및 라인을 형성하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050971A KR0172291B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 미세 콘택 및 도전 라인 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950050971A KR0172291B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 미세 콘택 및 도전 라인 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970052274A true KR970052274A (ko) | 1997-07-29 |
KR0172291B1 KR0172291B1 (ko) | 1999-03-30 |
Family
ID=19440758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950050971A KR0172291B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 미세 콘택 및 도전 라인 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0172291B1 (ko) |
-
1995
- 1995-12-16 KR KR1019950050971A patent/KR0172291B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR0172291B1 (ko) | 1999-03-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970054144A (ko) | 반도체 메모리셀 제조방법 | |
KR970052274A (ko) | 반도체 소자의 미세 콘택 및 도전 라인 형성 방법 | |
KR970051844A (ko) | 반도체 장치의 얼라인 키 패턴 형성방법 | |
KR950034415A (ko) | 반도체 소자의 미세패턴 제조방법 | |
KR940010366A (ko) | 반도체 소자의 콘택홀 제조방법 | |
KR970018149A (ko) | 반도체장치의 미세패턴 형성방법 | |
KR960002547A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR960030327A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR940015698A (ko) | 미세한 감광막 패턴 형성 방법 | |
KR970018072A (ko) | 미세 접촉창을 형성할 수 있는 반도체 장치의 제조 방법 | |
KR970054094A (ko) | 반도체 소자의 비트라인 형성방법 | |
KR980005514A (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
KR970030800A (ko) | 반도체 소자의 비트라인 형성방법 | |
KR950021078A (ko) | 반도체장치의 제조방법 | |
KR940016508A (ko) | 경사면을 갖는 반도체 소자의 콘택 제조 방법 | |
KR970077456A (ko) | 반도체 소자의 콘택 홀 형성 방법 | |
KR970052317A (ko) | 반도체 장치의 미세 접촉창 형성 방법 | |
KR970052208A (ko) | 반도체 소자의 비아홀 형성방법 | |
KR960002739A (ko) | 반도체 소자의 필드 산화막 형성방법 | |
KR19980037660A (ko) | 반도체 소자의 배선 및 그 제조방법 | |
KR950021076A (ko) | 반도체 소자의 콘택홀 형성방법 | |
KR970053941A (ko) | 반도체 소자의 전하저장전극 제조방법 | |
KR940016629A (ko) | 삼층감광막 패턴 형성방법 | |
KR970018103A (ko) | 반도체소자의 콘택홀 형성방법 | |
KR970030404A (ko) | 반도체 장치의 층간절연막 평탄화 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20060920 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |