KR930011503B1 - 반도체장치의 금속배선 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1a도~제1d도는 종래의 금속배선 공정순서를 나타낸 단면도.
제2a도~제2i도는 본 발명에 의한 금속배선 공정순서를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 11 : 제1절연막
12 : 콘택홀 13 : 제1금속층
14 : 제2절연막 15 : 포토레지스트팬턴
16 : 절연막패턴 17 : 요홈
18 : 제2금속층 19 : 제3절연막
본 발명은 반도체장치의 금속배선 형성방법에 관한 것으로, 특히 평타도를 개선하기 위한 초고집적 반도체장치의 금속배선 형성방법에 관한 것이다.
최근, 반도체 메모리장치는 서브미크론 단위의 미세공정기술의 발전으로 초고집적화가 급속히 진행되고 있다. 예컨대, DRAM은 0.8㎛ 디자인률을 가지는 4M DRAM이 양산되고 있고 16M DRAM이 시제품단계를 거쳐서 양산준비를 서두르고 있으며 0.5㎛이하의 디자인률을 가지는 64M DRAM 및 256M DRAM의 연구가 활발히 진행되고 있다. 이와 같은 초고집적화와 더불어 금속배선기술의 다층화는 필연적이고 배선사이의 간격도 좁아지게 되었다.
통상적으로 종래의 금속배선 형성방법은 콘택홀형성, 금속배선형성, 표면보호막 피복순으로 진행되고 있다. 그러므로 금속배선의 단차구조에 의해 금속배선을 덮는 표면보호막의 표면평탄도가 좋지 않을 뿐만아니라 금속배선 사이의 간격이 좁아 표면보호막에 보이드가 생성되는 등의 문제점이 제거되었다. 즉, 표면보호막의 평탄도가 좋지 않을 경우 후속되는 2차 금속배선공정이 곤란할 뿐만 아니라 심하면 단선등의 불량이 발생되며 생성된 보이드에 의한 금속배선간의 쇼트등의 불량이 발생되어 금속배선의 신뢰도를 저하시키고 수율을 떨어뜨리는 원인이 되었다. 또한 금속막질의 반사도에 따라 배선의 촉을 조절하기가 매우 어렵고 금속식각공정 또는 그후 감광액 제거공정시 배선의 측면에 발생하는 금속부식으로 인한 금속 신뢰성 저하등이 문제시 되었다. 따라서, 64M DRAM 및 256M DRAM 을 실현하기 위해서는 새로운 금속배선기술이 요망되고 있다.
본 발명의 목적은 상기와 같이 종래기술의 문제점을 해결하기 위하여 절연막에 배선형상을 먼저 패터닝하고 이 절연막패턴에 셀프얼라인으로 금속배선을 형성하는 새로운 금속배선 형성방법을 제공하는데 있다.
본 발명의 다른 목적은 후속 공정의 평탄도를 향상시킬 수 있는 금속배선 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 의하여 본 발명의 금속배선 형성방법은 다음 같은 일련의 공정순서에 따라 이루어지는 것을 특징으로 한다.
a. 반도체 기판상에 피복된 제1절연막에 콘택홀을 형성하는 공정; b. 상기 콘택홀 형성후, 상기 콘택홀이 완전히 매립되도록 전표면에 제1금속층을 형성하는 공정; c. 상기 제1금속층을 에치백공정으로 전면식각하여 상기 제1절연막상의 제1금속층은 완전히 제거하고, 상기 콘택홀 내에만 상기 제1절연막과 거의 동일 높이로 제1금속층을 남기는 공정; d. 상기 전면식각후, 결과물의 전표면에 제2절연막을 균일하게 피복하는 공정; e. 상기 피복공정후, 상기 제2절연막상에 포토레지스트를 덮고 금속배선용 역패턴 마스크를 적용하여 상기 포토레지스트를 패터닝하는 공정; f. 상기 포토레지스트패턴을 식각마스크로 사용하여 상기 제2절연막을 식각하여 절연막패턴을 형성하고 포토레지스트패턴을 제거하는 공정; g. 상기 식각공정후, 제2절연막패턴 사이의 요홈이 완전히 매립되도록 전표면에 제2금속층을 형성하는 공정; h. 상기 제2금속층을 에치백공정으로 전면식각하여 상기 제2절연막패턴상의 제2금속층을 완전히 제거하고 상기 제2절연막패턴 사이의 요홈내에만 상기 제2절연막패턴과 거의 동일한 높이로 제2금속층을 남기는 공정; 및 i. 상기 전면식각후, 결과물의 전표면에 제3절연막을 그 표면이 대체적으로 평탄하게 피복하는 공정.
이상과 같이 본 발명의 금속배선 형성방법은 금속으로 콘택홀을 매립하고 절연막으로 금속배선의 역패턴을 형성하고, 상기 역패턴의 요홈을 금속으로 매립하여 금속배선을 형성하므로 종래 방식에 비해 2회의 금속증착공정, 2회의 에치백공정이 추가되지만 종래와 동일하게 1회의 마스크공정만으로 표면이 평탄화된 금속배선을 형성할 수 있고, 금속막질의 반사도에 관계없이 정확한 금속배선을 형성할 수 있고, 배선형상을 먼저 형성한 후에 최종적으로 금속층을 형성하기 때문에 종래의 금속측면 부식등의 문제점을 방지할 수 있다.
이하 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
본 발명의 이해를 돕기위해 종래의 금속배선 형성방법을 제1a도로부터 제1d도를 참조하여 설명한다.
종래의 금속배선 공정은 제1a도에 도시한 바와 같이 반도체 기판(1)상에 층간절연막(2)을 덮고 이 층간절연막(2)에 콘택홀(3)을 형성한다. 이어서 고융점금속으로 된 장벽층(4)을 전표면에 도포하고 장벽층(4)상에 콘택홀(3)이 매립되도록 알루미늄 또는 알루미늄합금을 스퍼터링 또는 CVD 방법으로 증착하여 금속층(5)을 형성한다. 금속층(5)상에 포토레지스트를 도포하고 사진공정으로 포토레지스트패턴(6)을 형성한다(제 1b도 참조). 상기 포토레지스트패턴(6)을 식각마스크로 사용하여 금속층(5) 및 장벽층(4)을 식각하여 금속배선(7)을 형성한다(제1c도 참조). 이어서 제1d도에 도시한 바와 같이 PSG막 또는 BPSG막 등으로 된 표면보호막(8)을 전표면에 피복하여 금속배선 공정을 완료한다.
상술한 바와 같이 종래의 금속배선 공정은 리소그리피 공정을 사용하여 금속층을 식각함으로써 금속배선을 형성한 다음 표면보호막을 덮기 때문에 식각공정 및 감광막 제거공정시 금속배선의 측면부식이 발생되고 금속배선 간격이 좁아질수록 금속배선과 금속배선 사이의 요홈의 어스펙트 비가 커지게 되므로 표면보호막도포시 요홈내에 보이드가 생성되게 된다. 또한, 금속배선의 단차 때문에 표면보호막의 표면요철이 커지게된다. 이와 같은 금속배선의 측면부식, 보이드 생성, 평탄도 열하는 금속배선의 신뢰도를 떨어뜨리고 후속 공정을 어렵게 한다.
제2a도로부터 제2i도를 참조하여 본 발명에 의한 금속배선공정을 설명한다.
제2a도를 참조하며, 실리콘 반도체기판(10)위에 산화막으로 된 제1절연막(11)을 형성하고 제1절연막(11)에 콘택홀(12)을 형성한다.
제2b도를 참조하면, 콘택홀 형성후 콘택홀(12)이 완전히 매립되도록 전표면에 알루미늄 합금, 예컨대 알루미늄에 Si,Cu,Ti,Pd,Hf, B등이 첨가된 알루미늄합금을 스퍼터링 또는 CVD 방법으로 침적하여 제1금속층(13)을 형성한다. 여기서, 알루미늄합금을 침적하기 전에 Ti/TiN, MoSix, TiW, TiSix, W등의 고융점금속 또는 고융점금속 실리사이드로 된 장벽층을 형성할 수도 있다.
제2c도를 참조하면, 상기 제1금속층(13)을 에치백 공정으로 전면식각하여 상기 제1절연막(11)상의 제1금속층을 완전히 제거하고, 상기 콘택홀(12) 내에만 상기 제1절연막과 거의 동일 높이로 제1금속층(13)를 남긴다.
제2d도를 참조하면, 상기 전면식각 공정후, 결과물의 전표면에 SixNy, SiXOyNz, USG, PSG, 또는 BPSG와 같은 제2절연막(14)을 피복한다.
제2e도를 참조하면, 상기 제2절연막(14)상에 포토레지스트를 도포하고, 사진공정에 의해 포토레지스트패턴(15)을 형성한다. 이 포토레지스트패턴(15)은 금속배선의 역패턴이 된다.
제2f도를 참조하면, 상기 포토레지스트패턴(15)을 식각마스크로 사용하여 제2절연막(14)을 식각하여 절연막패턴(16)을 형성한 후, 포토레지스트패턴(15)을 제거한다. 여기서 제2절연막(14)을 식각할때 적절한 과잉식각을 함으로써 콘택홀(12)내에 매립된 제1금속층(13)의 표면에 절연막이 남아있지 않도록 한다.
제2g도를 참조하면, 상기 식각공정후 전표면에 신뢰성을 향상시키기 위해 고융점금속층(18a)을 CVD 또는 스퍼터링 방법으로 코팅하고 이어서 상기 절연막패턴(16) 사이의 요홈(17)이 완전히 매립되도록 알루미늄합금과 같은 금속층(18b)을 CVD 방법 또는 스퍼터링 방법으로 침적한다.
따라서, 제2금속층(18)은 고융점금속층(18a)와 알루미늄합금층(18b)의 적층구조로 형성된다. 여기서 제2금속층(18)은 알루미늄합금으로만 형성할 수도 있다.
제2h도를 참조하면, 상기 제2금속층(18)을 에치백공정으로 전면식각하여 절연막패턴(16)상의 제2금속층(18)을 완전히 제거하고, 절연막패턴(16)과 동일 높이로 요홈(17)에만 제2금속층(18)을 남긴다. 한편, 배선폭이 넓은 부분에서는 전면식각시 배선의 중앙부분이 엣지부분에 비해 얇아지는 문제가 발생될 수 있으나 이때에는 배선의 폭을 미세하게 병렬로 설계 변경하면 쉽게 극복할 수 있을 것이다.
제2i도를 참조하면, 상기 전면식각후, 전표면에 금속배선을 보호하기 위한 표면보호막인 제3절연막(19)을 그 표면이 대체적으로 평탄하도록 도포하여 공정을 완료한다.
이와 같이 본 발명의 금속배선 형성공정은 종래의 방법과 동일하게 1회의 사진공정을 실시하면서 다만 1회의 금속증착공정, 2회의 에치백공정을 더 추가함으로써 달성할 수 있으므로 그다지 공정의 복잡성이 증가되지 않으며, 종래의 광리소그라피 기술로도 서브리크론 금속배선형성이 보다 용이해지면 금속배선의 측면부식을 방지할 수 있고, 금속배선의 물질이동 문제점을 해결할 수 있어 보다 고신뢰성의 금속배선을 제공할수 있다.
또한, 완성된 금속배선들 사이에 절연막이 채워져 있기 때문에 표면이 평탄하게 되므로 후속 표면보호막의 침적공정이 용이해지고 종래와 같은 표면보호막의 보이드 발생문제 및 평탄화 문제가 자동적으로 해결된다.
Claims (7)
- a. 반도체 기판상에 피복된 제1절연막에 콘택홀을 형성하는 공정; b. 상기 콘택홀 형성후, 상기 콘택홀이 완전해 매립되도록 전표면에 제1금속층을 형성하는 공정; c. 상기 제1금속층을 에치백공정으로 전면식각하여 상기 제1절연막상의 제1금속층을 완전히 제거하고, 상기 콘택홀 내에만 상기 제1절연막과 거의 동일 높이로 제1금속층을 남기는 공정; d. 상기 전면식각후, 결과물의 전표면에 제2절연막을 균일하게 피복하는 공정; e. 상기 피복공정후, 상기 제2절연막상에 포토레지스트를 덮고 금속배선용 역패턴 마스크를 적용하여 상기 포토레지스트를 패터닝하는 공정; f. 상기 포토레지스패턴을 식각마스크로 사용하여 상기 제2절연막을 식각하여 절연막패턴을 형성하고 포토레지스트래턴을 제거하는 공정; g. 상기 식각공정후, 제2절연막패턴 사이의 요홈이 완전히 매립되도록 전표면에 제2금속층을 형성하는 공정; h. 상기 제2금속층을 에치백공정으로 전면식각하여 상기 제2절연막패턴상의 제2금속층을 완전히 제거하고 상기 제2절연막패턴 사이의 요홈내에만 상기 제2절연맥패턴과 거의 동일한 높이로 제2금속층을 남기는 공정; 및 i. 상기 전면식각후, 결과물의 전표면에 제3절연막을 그 표면이 대체적으로 평탄하게 피복하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 제1 및 제2금속층을 피복하는 공정은 스퍼터링 또는 CVD 방법중 어느 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 제1 및 제2금속층은 알루미늄에 Si, Cu, Ti, Pd, Hf 또는 B가 소량첨가된 알루미늄 합금인것을 특징으로 하는 반도체장치의 금속 배선 형성방법.
- 제1항에 있어서, 상기 제1 및 제2금속층은 고융점금속 또는 고융점 금속실리사이드로 된 장벽층과 알루미늄합금의 적층막으로 된 것을 특징으로 하는 반조체 장치의 금속배선 형성방법.
- 제4항에 있어서, 상기 고융점금속 또는 고융점금속 실리사이드는 Ti/TiN, MoSix, TiW, TiSix, 또는 W등인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 제2 및 제3절연막은 SixNy, SixOyNz, USG.PSG 또는 BPSG로 된 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 제1금속층은 텅스텐 또는 텅스텐 실리사이드인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
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