JPH0684898A - 近接したメタライゼーションラインの自己整合作製法 - Google Patents

近接したメタライゼーションラインの自己整合作製法

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JPH0684898A
JPH0684898A JP5152531A JP15253193A JPH0684898A JP H0684898 A JPH0684898 A JP H0684898A JP 5152531 A JP5152531 A JP 5152531A JP 15253193 A JP15253193 A JP 15253193A JP H0684898 A JPH0684898 A JP H0684898A
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conductive layer
patterned
insulating layer
forming
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San-Chin Fang
ファン サン−チン
Nadia Lifshitz
リフシッツ ナディア
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Abstract

(57)【要約】 （修正有） 【目的】 近接した、メタライゼーションラインの自己
整合作製法を提供する。 【構成】 ＳＲＡＭセルアレイ用の相補ビット（Ｂ及び
−Ｂ）ラインのような平行メタライゼーションライン
が、下及び上の誘電酸化物層を有する均一な厚いアルミ
層１２を形成する工程、典型的な場合、反応性イオンエ
ッチングにより、最上部表面上に重畳された誘電酸化物
層を有するアルミビットライン（Ｂ）を形成するため
に、上の酸化物及びアルミ層をパターン形成する工程、
アルミ・ビットライン（Ｂ）の側壁３４を含む構造の全
表面上に、第２の誘電体酸化物層の堆積工程、及び酸化
物層の最上部表面を反応性イオンエッチングによってア
ルミビットライン（Ｂ）の最上部及び側壁面４５上だけ
に酸化物層が残る工程によって形成される。構造の最上
部表面上に、もう１つの均一な厚いアルミ層を形成する
のに続いて、このアルミ層をパターン形成し、相補アル
ミ・ビットライン（−Ｂ）を形成する。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は集積回路デバイスの作製方法、よ
り具体的にはそのようなデバイスへの導電性ラインの作
製方法に係る。
【０００２】
【発明の背景】半導体スタティック・ランダム・アクセ
スメモリ（ＳＲＡＭ）のアレイのような集積回路デバイ
スの作製において、重要な技術的問題点の１つは、半導
体チップ面積を節約するため、可能な限り小さな空間的
周期をもつ平行な導電性金属ラインを作製することであ
る。従来技術において、この周期は所望の金属ラインを
すべて同時に形成するための、マスク形成とエッチング
の標準的フォトリソグラフィ技術によって得られる日常
的な限界である。しかし、そのようなフォトリソグラフ
ィに用いられる光の波長が消滅しないために、現在用い
られている技術においては、隣接したライン間の間隔
は、位相シフト又は直接書き込みリソグラフィを用いる
といった進んだ技術を用いない限り、少くとも約０．４
μm で、これは望ましくない。
【０００３】アルミニウムをメタライゼーションライン
に用いる時、現在の技術では各線の幅は少くとも０．７
μm ないし０．９μm にすべきで、好ましくは約１．０
μmにすべきである。それは、デバイスの動作中、ライ
ン中を流れる高電流密度によるエレクトロマイグレーシ
ョン効果が、ライン中に空孔（間隙）を生じ、デバイス
中に好ましくない回路の開放を生じないようにするとと
もに、アルミニウム中のストレスがやはり好ましくない
空孔を、その中に発生させないように、するためであ
る。従って、線の空間的な周期は少くとも（１．０＋
０．４）μm ＝１．４μm にほぼ等しいことが望まし
い。たとえば、ＳＲＡＭセルの場合、アルミニウムビッ
トラインＢと平行な相補アルミニウムビットライン（バ
ーＢ）をもち、従って各ＳＲＡＭセルの幅は少くとも２
×１．４μm ＝２．８μm に等しいことが好ましい。た
だし、エレクトロマイグレーション及び回路開放による
信頼性を、ある程度犠牲にすれば、より小さな幅も可能
である。従って、メタライゼーションラインの空間的周
期を減少させ、チップ面積を節約し、それによってたと
えばチップの単位面積当りのＳＲＡＭの数を増すことが
できる方法をもつことが望ましい。
【０００４】
【発明の概要】本発明に従うと、半導体デバイスは以下
の工程により形成される２つ又はそれ以上のメタライゼ
ーション・ラインを含む。 (a) 不純物ドープ領域を含む半導体基板のような下の
デバイス上に配置された、第１の絶縁層上に、第１の導
電層を形成する工程； (b) 第１の導電層上に第２の絶縁層を形成する工程； (c) 第２の絶縁層の選択された第１の部分と下の第１
の導電層の第１の部分を非等方的にエッチングし、それ
によって第１の絶縁層の第１の部分を露出させ、第１の
導電層の第２の部分がパターン形成された第１の導電層
を形成し、第２の絶縁層の第２の部分がパターン形成さ
れた第１の導電層の最上部表面上に完全に残る工程； (d) 第２の絶縁層の少くとも第２の部分と、パターン
形成された第１の導電層の部分の側壁を被覆する第３の
絶縁層を形成する工程； (e) パターン形成された第１の導電層の側壁を除くあ
らゆる所を除去するために、第３の絶縁層を非等方的に
エッチングし、それによって第３の絶縁層の厚さの少く
とも一部が、パターン形成された第１の導電層の側壁の
あらゆるところに完全に残り、パターン形成された第１
の導電層の最上部上に、第２の絶縁層の厚さの少くとも
一部が完全に残る工程； (f) 少くとも第１の絶縁層の露出された第一の部分上
に、パターン形成された第２の導電層を形成する工程 また、工程（ｆ）を、第１の絶縁層の第１の部分と、第
２の絶縁層の完全な一部の両方の上に、第２の導電層を
堆積させ、続いてパターン形成した第２の導電層を形成
するために第２の導電層をパターン形成することにより
行っても有利である。更に、第１の絶縁層中に第１及び
第２の開孔を形成し、続いて工程（ａ）の前に、これら
の開孔のそれぞれの中に、第１及び第２の開孔を形成す
ることも有利である。更に、開孔が第１の絶縁層を下に
基板まで貫き、それによって第１及び第２のプラグの両
方が基板と接触することも有利である。更に、第１の導
電層の第２の部分が第１のプラグの最上部表面と接触
し、第２の導電層が第２のプラグの最上部表面と接触す
ることも有利である。典型的な場合、第１及び第２の導
電層はアルミニウムから成る。
【０００５】このようにして、工程（ｃ）中の第１の導
電層のパターン形成に対する工程（ｆ）中の第２の導電
層パターン形成中のどのような位置合せ誤差の有害な効
果も、避けられないとしても最小になる。この点に関し
て、本発明の方法は“自己整合”である。更に、第１及
び第２のパターン形成層は、単一レベルのメタライゼー
ション上に作成され、並んだ相補的なＢ及びバーＢライ
ンのような相互に平行なストライプの形（上面図）に作
れるため、隣接した線（Ｂ及びバーＢ）間の実効的な間
隙Ｓは、パターン形成された第１の導電層の側壁上に完
全に残っている第３の絶縁層の厚さにのみ、等しい。
【０００６】更に、アルミニウムを第２の導電層用材料
として用いる時、高電流密度を流すアルミニウム中の電
子伝導から生じるエレクトロマイグレーションの問題と
ともに、アルミニウム中のストレスによるその中の空孔
から生じる問題のために、第２の導電層は、パターン形
成された第１の導電層の側壁上に完全に残っている第３
の絶縁層の、全体ではなくても、少くとも一部分上に、
またパターン形成された第１の導電層の最上部表面上
に、完全に残っている第２の絶縁層の一部分上になる
（重なる）ように、第２の導電層をパターン形成するこ
とが望ましい。このようにして、パターン形成された第
２の導電層は、メタライゼーションの空間的な周期を小
さくするという犠牲なしに、広くすることができる。
【０００７】
【実施例】図１を参照すると、半導電性シリコン基板１
０上に、典型的な場合約０．６μm ないし１．０μm の
範囲の典型的な厚さを有する二酸化シリコン絶縁層１１
が堆積している。基板１０は典型的な場合、集積回路を
形成するための、トランジスタ（図示されていない）の
ような局在した。電子デバイスを含む。典型的な場合、
二酸化シリコン層１１は低圧化学気相堆積プロセスによ
り、形成される。
【０００８】アルミニウム層１２は典型的な場合スパッ
タリングにより、二酸化シリコン層１１上のあらゆる所
に、典型的な場合約０．５μm の厚さに堆積させる。こ
のアルミニウム層の上に、もう１つの二酸化シリコン層
１３を、典型的な場合、プラズマ補助低温ＣＶＤ（化学
気相堆積）により、典型的な場合約０．２μm の厚さに
堆積させる。
【０００９】次に、二酸化シリコン層１３及びアルミニ
ウム層１２は典型的な場合、それぞれフッ素イオン及び
塩素イオンを含むエッチャントで、標準的な反応性イオ
ンエッチングにより、パターン形成する。このようにし
て（図２）、パターン形成された二酸化シリコン層２３
及びパターン形成されたアルミニウム層が、それぞれ形
成される。典型的な場合、パターン形成されたアルミニ
ウム層は、平行なストライプ（“線”）の形（上面図）
をとる。これらの隣接したストライプの間で、二酸化シ
リコン層１１の部分は、露出される。各ストライプ２２
の幅は、典型的な場合約１．０μm で、隣接したストラ
イプ２２間の距離Ｄは、典型的な場合約１．０μm に等
しく作られる。
【００１０】次に、もう１つの絶縁性二酸化シリコン層
２４を、構造の最上部表面上、すなわち二酸化シリコン
層２３の最上部表面上、パターン形成されたアルミニウ
ム層２２の側壁上及び基板１０の露出された部分上に堆
積させる。典型的な場合、二酸化シリコン層２４の厚さ
ｔは、約０．２μm に等しく作られる。従って、隣接し
たストライプ２３の側壁上に配置された絶縁層２４の部
分間に残る間隔ｄは、（Ｄ−２ｔ）、すなわち典型的な
場合約０．６μm に等しい。
【００１１】次に、構造の最上部表面全体を、フッ素イ
オンを含むエッチャントで、もう一度反応性イオンエッ
チングする。このエッチングは隣接したアルミニウムス
トライプ２２の残った側壁酸化物層間に配置された二酸
化シリコン層１１の部分は露出するが、これらのストラ
イプの最上部表面は露出しないようにするのに十分な時
間行うのが有利である。このようにして、側壁絶縁層３
４及び最上部表面絶縁層３３は完全なまま残る。
【００１２】次に、もう１つのアルミニウム層３５を構
造の最上部表面のあらゆるところに、典型的な場合堆積
に用いた方法と同じ方法（蒸着）により、アルミニウム
層１３と同じ厚さに堆積させる（図３）、次に（図
４）、このアルミニウム層３５が典型的な場合、アルミ
ニウム層１２をパターン形成するのに用いたのと同じ方
法により、典型的な場合約１．０μm に等しい幅を有す
るストライプ４５に、パターン形成される。
【００１３】ストライプ４５の幅Ｗは、距離ｄを越え、
エレクトロマイグレーションの問題が軽減されるように
すると有利である。従って、ストライプ４５は図４中
で、側壁絶縁層３４の最上部表面のほぼ全体と重なるよ
うに示されている。ここで、Ｗはほぼ０．６μm ＋２×
（０．２μm ）＝１．０μm 、すなわちほぼＷ＝Ｄであ
る。しかし、側壁絶縁層３４に沿った垂直な高さのた
め、ストライプ４５のつけ加わった実効的な幅という点
で、この重なりの大きさは、必ずしも必要でないことを
理解すべきである。他方、アルミニウムストライプ４５
のこの重なりは、より大きくすることができる。すなわ
ち、アルミニウムストライプ４５の幅を保持し、同時に
距離ｄを減すために、絶縁層３３の一部の上まで、延ば
すことができる。
【００１４】図５及び６は図４に示されたメタライゼー
ションが、ＳＲＡＭセル又はそのようなセルのアレイ用
に、いかに使用できるかを示す。しかし、この目的のた
めには、アルミニウム層１２（図１）の堆積前に、導電
性プラグ５６を形成する目的で、絶縁層１１中に穴をあ
け、ドープしたポリシリコンのような導電性材料で満
す。典型的な場合、これらのプラグのそれぞれの断面
は、約（０．５μm ）2 である。これらのプラグ５６は
それらの底面において、たとえばシリコン基板１０の不
純物ドープ領域（図示されていない）のような要素と接
触すると有利である。このようにして、そのビットライ
ン（Ｂ）がストライプ４５により与えられ、その相補ビ
ットライン（バーＢ）がストライプ２２で与えられるＳ
ＲＡＭセルアレイを、基板１０中にＳＲＡＭセルアレイ
を形成するための周知のプロセスにより、形成すること
ができる。従って、各セルの幅は（Ｄ＋Ｗ）に等しくな
るであろう。すなわち、典型的な場合、上で述べたプロ
セスに従うと、約（１．０μm＋１．０μm ）＝２．０
μm に等しく、１．０μm ＋１．０μm ＋２×（０．４
μm ）＝２．８μm ではない。後者は別々の等しい幅の
アルミニウムストライプの場合の０．４μm というフォ
トリソグラフィで制限されるパターン寸法に対しては、
標準的技術を用いるときに必要となる。
【００１５】本発明について、具体例をあげて詳細に述
べてきたが、本発明の視点を離れることなく、各種の修
正をすることができる。たとえば、ストライプ２２及び
４５は、ＳＲＡＭセル以外のデバイスのメタライゼーシ
ョン・アレイ又は相互接続に使用できる。加えて、アル
ミニウム層はそれの前に堆積させ、従って下になるチタ
ン窒化物又はチタン／タングステンといった導電性固着
層上に堆積させることができる。そのような場合、これ
らの固着層は最終的にパターン形成された導電層の一部
となる。アルミニウムの代りに、他の金属又は銅あるい
は金属シリサイドのような金属と同様のものも使用でき
る。
【図面の簡単な説明】
【図１】本発明の具体的な実施例に従う半導体集積回路
メタライゼーションの作製における工程での側断面を示
す図の１である。
【図２】本発明の具体的な実施例に従う半導体集積回路
メタライゼーションの作製における工程での側断面を示
す図の２である。
【図３】本発明の具体的な実施例に従う半導体集積回路
メタライゼーションの作製における工程での側断面を示
す図の３である。
【図４】本発明の具体的な実施例に従う半導体集積回路
メタライゼーションの作製における工程での側断面を示
す図の４である。
【図５】本発明のもう１つの具体的な実施例に従う半導
体集積回路メタライゼーションの一部を断面で示す上面
図である。
【図６】図５の断面図である。
【符号の説明】
１０ 半導電性シリコン基板、基板 １１ 二酸化シリコン絶縁層、二酸化シリコン層、絶縁
層 １２、３５ アルミニウム層 １３、２３、２４ 二酸化シリコン層 ２２、４５ ストライプ ３３ 絶縁層 ３４ 側壁絶縁層 ５６ 導電性プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サン−チン ファン アメリカ合衆国 07974 ニュージャーシ ィ，ニュープロヴィデンス，クレーン サ ークル 150 (72)発明者 ナディア リフシッツ アメリカ合衆国 08807 ニュージャーシ ィ，ブリッジウォーター，ペイペン ロー ド 907

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電層（１２）が下のデバイス基
    板（１０）上に配置された第１の絶縁層（１１）上に形
    成され、 第２の絶縁層（１３）が第１の導電層上に形成される半
    導体デバイスの形成方法において、 (a) 第２の絶縁層の選択された第１の部分及び第１の
    導電層の下の第１の部分を非等方的にエッチングし、そ
    れによって第１の絶縁層の下の第１の部分が露出され、
    第１の導電層の第２の部分が、パターン形成された第１
    の導電層（２２）を形成し、第２の絶縁層（２３）の第
    ２の部分がパターン形成された第１の導電層の最上部表
    面上に、完全なまま残る工程； (b) 第２の絶縁層の少くとも第２の部分と、パターン
    形成された第１の導電層の部分の側壁を被覆する第３の
    絶縁層（２４）を形成する工程； (c) パターン形成された第１の導電層の側壁を除いた
    あらゆる部分を除去するため、第３の絶縁層を非等方的
    にエッチングし、それによって第３の絶縁層の厚さの少
    くとも一部（３４）が、パターン形成された第１の導電
    層の側壁上のあらゆる部分上に、完全なまま残り、第２
    の絶縁層の厚さの少くとも一部（３３）が、パターン形
    成された第１の導電層の最上部表面上に完全なまま残る
    工程及び (d) 第１の絶縁層の少くとも露出された第１の部分上
    に、パターン形成された第２の導電層（４５）を形成す
    る工程を特徴とする方法
  2. 【請求項２】 工程(d) は第２の導電層を、第１の絶縁
    層の第１の部分と、第２の絶縁層の完全な部分の両方の
    上に堆積させ、続いて第２の導電層をパターン形成し、
    パターン形成された第２の導電層を形成することにより
    行う請求項１記載の方法。
  3. 【請求項３】 第１の絶縁層中に第１及び第２の開口を
    形成し、続いて第１の導電層を形成する前に、これらの
    開口中にそれぞれ第１及び第２の導電性プラグを堆積さ
    せることを特徴とする請求項２記載の方法。
  4. 【請求項４】 パターン形成された第１の導電層は第１
    のプラグの最上部と接触し、パターン形成された第２の
    導電層は第２のプラグの最上部と接触する請求項３記載
    の方法。
  5. 【請求項５】 第１及び第２の開口は、第１の絶縁層を
    基板まで下方に貫き、それによって第１及び第２のプラ
    グは基板と接触する請求項３記載の方法。
  6. 【請求項６】 パターン形成された第１の導電層は第１
    のプラグと接触し、パターン形成された第２の導電層は
    第２のプラグと接触する請求項５記載の方法。
  7. 【請求項７】 第１及び第２の開口は第１の絶縁層を基
    板まで下方に貫き、それによって第１及び第２のプラグ
    は基板と接触する請求項５記載の方法。
  8. 【請求項８】 パターン形成された第２の導電層は、パ
    ターン形成された第１の導電層の側壁上に完全に残る第
    ３の絶縁層の最上部表面の少くとも一部と重なる請求項
    １，２，３，４，５又は６記載の方法。
  9. 【請求項９】 パターン形成された第２の導電層は、第
    １の導電層の最上部表面上に完全に残る第２の絶縁層の
    一部に重なる請求項８記載の方法。
  10. 【請求項１０】 パターン形成された第１及び第２の導
    電層は、アルミニウムから成る請求項１，２，３，４，
    ５，６，７，８又は９記載の方法。
JP5152531A 1992-06-24 1993-06-24 近接したメタライゼーションラインの自己整合作製法 Pending JPH0684898A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302599A (ja) * 1993-04-13 1994-10-28 Toshiba Corp 半導体装置およびその製造方法
US5639688A (en) * 1993-05-21 1997-06-17 Harris Corporation Method of making integrated circuit structure with narrow line widths
JP2951215B2 (ja) * 1993-09-10 1999-09-20 レイセオン・カンパニー 位相マスクレーザによる微細なパターンの電子相互接続構造の製造方法
US5858875A (en) * 1995-02-03 1999-01-12 National Semiconductor Corporation Integrated circuits with borderless vias
US5757077A (en) * 1995-02-03 1998-05-26 National Semiconductor Corporation Integrated circuits with borderless vias
US5656543A (en) * 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6037253A (en) * 1997-01-27 2000-03-14 Chartered Semiconductor Manufacturing Company, Ltd. Method for increasing interconnect packing density in integrated circuits
US6590250B2 (en) 1997-11-25 2003-07-08 Micron Technology, Inc. DRAM capacitor array and integrated device array of substantially identically shaped devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
NL7907434A (nl) * 1979-10-08 1981-04-10 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
US4826781A (en) * 1986-03-04 1989-05-02 Seiko Epson Corporation Semiconductor device and method of preparation
GB2220298A (en) * 1988-06-29 1990-01-04 Philips Nv A method of manufacturing a semiconductor device
JPH03120838A (ja) * 1989-10-04 1991-05-23 Sony Corp 半導体装置の製造方法
US5030587A (en) * 1990-06-05 1991-07-09 Micron Technology, Inc. Method of forming substantially planar digit lines
KR920003461A (ko) * 1990-07-30 1992-02-29 김광호 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법
EP0469217B1 (en) * 1990-07-31 1996-04-10 International Business Machines Corporation Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom
US5100838A (en) * 1990-10-04 1992-03-31 Micron Technology, Inc. Method for forming self-aligned conducting pillars in an (IC) fabrication process
KR930006128B1 (ko) * 1991-01-31 1993-07-07 삼성전자 주식회사 반도체장치의 금속 배선 형성방법
US5084406A (en) * 1991-07-01 1992-01-28 Micron Technology, Inc. Method for forming low resistance DRAM digit-line
US5270240A (en) * 1991-07-10 1993-12-14 Micron Semiconductor, Inc. Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US5158898A (en) * 1991-11-19 1992-10-27 Motorola, Inc. Self-aligned under-gated thin film transistor and method of formation

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