KR100570059B1 - 반도체 소자의 메탈콘택 형성 방법 - Google Patents

반도체 소자의 메탈콘택 형성 방법 Download PDF

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Abstract

본 발명은 캐패시터 용량을 확보하기 위해 캐패시터산화막을 높이더라도 깊은 메탈콘택을 형성할 수 있는 반도체소자의 메탈콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 메탈콘택 형성 방법은 반도체 기판 상부에 메탈배선과 연결될 하부 배선층을 형성하는 단계, 상기 하부 배선층을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 적어도 최하부층에 알루미늄막이 위치하는 하드마스크층을 형성하는 단계, 상기 하드마스크층 상에 콘택홀을 정의한 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 하드마스크층을 식각하는 단계, 상기 식각된 하드마스크층을 식각배리어로 하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀 내에 상기 반도체 기판과 연결되는 메탈콘택을 형성하는 단계를 포함한다.
메탈콘택, 캐패시터, 캐패시터산화막, 알루미늄, 하드마스크, 선택비

Description

반도체 소자의 메탈콘택 형성 방법{METHOD FOR FORMING METAL CONTACT IN SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체소자의 구조를 도시한 도면,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 메탈콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제1층간절연막
34 : 비트라인 36 : 스토리지노드콘택
37 : 캐패시터산화막 38 : 하부전극
39 : 유전막 40 : 상부전극
41 : 제3층간절연막 42, 42a : 알루미늄막
46a, 46b : 콘택홀 47a : TiN/Ti 배리어메탈
48a : 텅스텐플러그 49 : 제1메탈배선(M1)
100 : 제1메탈콘택 하드마스크층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 콘택 형성 방법에 관한 것이다.
메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
최근에 반도체소자의 크기가 nm급 극미세소자까지 작아짐에 따라 소자의 개발공정에서 캐패시터의 용량 확보를 위해 캐패시터산화막(Capacitor oxide)의 높이가 높아지는 추세이다. 그에 따라 제1메탈콘택(Metal contact 1; M1C)의 단차가 높아진다. 여기서, 제1메탈콘택(M1C)라 함은 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터의 소스/드레인에 연결되는 제1메탈배선(M1)을 위한 콘택을 일컫는다.
도 1은 종래 기술에 따른 반도체소자의 구조를 도시한 도면이다.
도 1을 참조하면, 트랜지스터가 형성된 반도체 기판(11) 상부에 제1층간절연막(12)을 형성하고, 비트라인콘택(13)을 통해 반도체 기판(11)과 연결되는 비트라인(14)을 형성한 후 비트라인(14) 상부에 제2층간절연막(15)을 형성한다. 여기서, 비트라인(14)은 편의상 주변영역에 형성되는 비트라인만 도시한 것이다.
그리고, 제2층간절연막(15)과 제1층간절연막(12)을 관통하는 스토리지노드콘택(16)이 형성되고, 스토리지노드콘택(16)을 통해 반도체 기판(11)과 연결되는 캐 패시터를 형성한다. 여기서, 캐패시터는 하부전극(17), 유전막(18) 및 상부전극(19)으로 구성되며, 하부전극(17)은 캐패시터산화막(20)에 제공하는 홈에 실린더 형태로 형성된다.
그리고, 캐패시터 상부에 제3층간절연막(21)을 덮고, 제3층간절연막(21)을 식각하여 제공되는 콘택홀에 상부전극(19)과 제1메탈배선(23)을 연결하기위한 제1메탈콘택(22a)이 형성되고, 제3층간절연막(21), 캐패시터산화막(20) 및 제2층간절연막(15)을 식각하여 제공되는 콘택홀에 비트라인(14)과 제1메탈배선(23)을 연결하기 위한 제1메탈콘택(22b)이 형성된다.
도 1과 같은 종래 기술에서, 캐패시터산화막(19)의 높이(h)가 25000Å 수준까지 높아짐에 따라 제1메탈콘택(M1C) 특히 비트라인과 연결되는 제1메탈콘택(22b)의 단차는 35000Å 이상이 되어 제1메탈콘택(22b)의 포토공정 및 식각 공정의 경우 거의 한계 상황에 처해있는 실정이다. 즉, 제1메탈콘택(22b)을 위한 콘택홀 공정시 형성되어야 하는 콘택홀의 깊이가 매우 깊어 콘택홀 오픈 불량이나 콘택저항 증가라는 문제가 발생한다.
100nm급 소자에 이용하고 있는 제1메탈콘택(M1C) 형성시 포토공정의 경우, KrF 노광장비와 DUV(Deep Ultra Violet) 0.86㎛ 감광막을 이용하여 33000Å 두께 정도의 층간절연막을 식각하고 있다. 이 경우, 감광막을 식각배리어로 사용하여 층간절연막을 식각하므로써 제1메탈콘택(M1C)을 형성한다.
그러나, 감광막을 식각배리어로 깊은 제1메탈콘택(M1C)을 형성하는 경우는 100nm급 소자에서는 적절하지만, 차세대 80nm급의 극미세소자에서는 한계를 보이고 있다. 더욱이 80nm급 극미세소자에서는 100nm급 소자의 제1메탈콘택(M1C) 크기(size)보다 더욱 작은 콘택을 정의해야 하기 때문에 위 노광방법과는 달리 ArF와 같은 더욱 짧은 파장의 노광장비를 이용해야 하는 공정상의 문제가 있다. 이로 인하여 더욱 얇은 감광막과 선택비가 없는 감광막을 이용하여 공정을 진행해야만 한다.
비록 KrF를 이용하여 제1메탈콘택(M1C)을 정의한다 하더라도 정확한 CD(Critical Dimension)와 DOF(Depth Of Focus)를 확보하기 위하여 더욱더 감광막 두께를 감소시켜야 하는 문제가 있다. 그 결과 제1메탈콘택(M1C) 식각공정은 감소된 감광막 두께로 인하여 사실상 감광막을 식각배리어로 적용한 식각공정이 불가능하다.
따라서, 깊은 제1메탈콘택(M1C)을 형성하기 위해 하드마스크 개발이 차세대 소자 개발에 있어서 중요한 문제로 연구되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 캐패시터 용량을 확보하기 위해 캐패시터산화막을 높이더라도 깊은 메탈콘택을 형성할 수 있는 반도체소자의 메탈콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 메탈콘택 형성 방법은 반도체 기판 상부에 메탈배선과 연결될 하부 배선층을 형성하는 단계, 상기 하부 배선층을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 적어도 최하부층에 알루미늄막이 위치하는 하드마스크층을 형성하는 단계, 상기 하드마스크층 상에 콘택홀을 정의한 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 하드마스크층을 식각하는 단계, 상기 식각된 하드마스크층을 식각배리어로 하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 배리어메탈을 형성하는 단계, 상기 배리어메탈 상에 콘택홀을 채울때까지 텅스텐막을 형성하는 단계, 및 상기 텅스텐막을 에치백하여 상기 콘택홀에 플러깅되는 텅스텐플러그를 형성하되, 인시튜로 상기 배리어메탈을 식각하는 가스를 사용하여 상기 층간절연막 상의 배리어메탈과 알루미늄막까지 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 메탈 콘택 형성 방법은 반도체 기판 상부에 메탈배선과 연결될 하부 배선층을 형성하는 단계, 상기 하부 배선층을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 메탈 하드마스크층을 형성하는 단계, 상기 메탈 하드마스크층 상에 반사방지막을 형성하는 단계, 상기 반사방지막 상에 콘택홀을 정의한 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각배리어로 하여 상기 반사방지막과 상기 메탈 하드마스크층을 동시에 식각하는 단계, 상기 식각된 반사방지막과 상기 메탈하드마스크층을 식각배리어로 하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀 내에 상기 반도체 기판과 연결되는 메탈콘택을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 메탈하드마스크층은 알루미늄으로 형성하는 것을 특징으로 하며, 상기 감광막패턴을 형성하는 단계는 KrF 노광장비를 이용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 메탈콘택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 트랜지스터가 형성된 반도체 기판(31) 상부에 제1층간절연막(32)을 형성하고, 비트라인콘택(33)을 통해 반도체 기판(31)과 연결되는 비트라인(34)을 형성한 후 비트라인(34) 상부에 제2층간절연막(35)을 형성한다. 여기서, 트랜지스터 및 비트라인(33)은 공지된 기술을 이용하여 형성하고, 비트라인(33)은 편의상 주변영역에 형성된 것을 도시한 것으로 셀영역에도 비트라인이 형성될 것이다.
다음으로, 제2층간절연막(35)과 제1층간절연막(32)을 식각하여 반도체 기판(31)의 일부(통상적으로 트랜지스터의 소스/드레인)를 노출시키는 스토리지노드콘택홀을 형성한 후, 이 스토리지노드콘택홀에 스토리지노드콘택(36)을 매립시킨다. 이때, 스토리지노드콘택(36)은 폴리실리콘플러그이고, 스토리지노드콘택(36)과 반도체 기판(31) 사이에 랜딩플러그콘택(Landing Plug Contact)이 존재할 수 있다.
다음으로, 스토리지노드콘택(36)을 포함한 제2층간절연막(35) 상에 캐패시터산화막(37)을 증착한 후, 캐패시터산화막(37)을 식각하여 스토리지노드콘택(36)을 오픈시키는 캐패시터의 하부전극이 형성될 홈(도시 생략)을 형성한다. 그리고 나서, 이 홈에 실린더 형태의 하부전극(38)을 형성하는데, 하부전극(38)은 홈을 포함 한 캐패시터산화막(37) 상에 하부전극용 도전막을 증착한 후 에치백하여 형성한다.
다음에, 하부전극(38)을 포함한 캐패시터산화막(37) 상에 유전막(39)을 형성하고, 유전막(39) 상에 상부전극(40)을 형성한다.
위와 같이, 하부전극(38), 유전막(39) 및 상부전극(40)으로 구성되는 캐패시터를 형성한 후에 전면에 제3층간절연막(41)[또는 금속간절연막(Inter Metal Dielectric)이라고도 함]을 증착한 후 상부전극(40) 및 주변영역의 비트라인(34) 등과 연결될 제1메탈배선(M1) 공정을 진행한다.
먼저, 도 2b에 도시된 바와 같이, 제3층간절연막(41) 상에 하드마스크로 사용될 알루미늄막(42)을 증착한다. 이때, 알루미늄막(42)은 두 단계로 나누어 증착하는데, 먼저 400℃ 온도에서 12kW(1500Å, 열공정없음)로 시드층을 형성하고, 3kW(1500Å, 열공정수반)로 알루미늄막을 증착하여 총 3000Å 두께로 증착한다.
여기서, 12kW로 증착하는 이유는 일반적인 메탈배선(M1 및 M2)과 달리 접착층으로 이용되는 티타늄막을 증착할 필요가 없기 때문에 높은 파워로 시드층을 형성하고, 그 다음 낮은 파워로 열공정을 수반하면서 천천히 증착하여 알루미늄막(42)이 충분히 리플로우(reflow)되어 제3층간절연막(41) 위로 전체적으로 평탄하고 균일한 알루미늄막(42)이 형성되도록 하기 위한 것이다.
다음으로, 알루미늄막(42) 상부에 패턴 형성용 반사방지막(Anti Reflective Coating)인 PVD TiN(43)을 200Å 두께로 증착하고, PVD TiN(43) 위에 추가로 KrF DUV용 반사방지막(ARC)인 SiON(44)을 300Å 두께로 증착한다.
도 2c에 도시된 바와 같이, SiON(44) 상에 감광막을 도포하고 노광 및 현상 으로 패터닝하여 제1메탈콘택(M1C)를 정의한 감광막패턴(45)을 형성한다. 이때, 노광장비는 KrF 노광장비를 이용하고, 감광막패턴(45)은 0.86㎛ 정도의 두께를 갖는다.
다음으로, 감광막패턴(45)을 식각배리어로 하여 SiON(44)과 PVD TiN(43), 알루미늄막(42)을 순차적으로 식각한다. 이때, 감광막패턴(45) 바로 아래의 SiON(44)은 12mTorr/Cl2(50sccm)/Ar(35sccm)/CHF3(15sccm) 조건으로 식각하고, SiON(44) 아래의 PVD TiN(43)과 알루미늄막(42)은 10mTorr/Cl2(160sccm)/BCl3(80sccm) 조건으로 식각한다.
위와 같이 감광막패턴(45)에 의해 형성되는 알루미늄막(42), PVD TiN(43) 및 SiON(44)의 순서로 적층된 구조를 편의상 제1메탈콘택 하드마스크층(100)이라고 약칭하기로 한다.
도 2d에 도시된 바와 같이, 감광막패턴(45)을 스트립한 후, 제1메탈콘택 하드마스크층(100), 바람직하게는 알루미늄막(42)을 식각배리어로 하여 제1메탈콘택 공정을 진행한다.
부가 설명하면, 상부전극(40)과 연결되는 제1메탈콘택을 위한 콘택홀을 형성하기 위해 제1메탈콘택 하드마스크층(100)을 식각배리어로 하여 제3층간절연막(41)을 식각하여 상부전극(40) 표면을 노출시키는 콘택홀(46a)을 형성한다. 이와 동시에 비트라인(34)과 연결되는 제1메탈콘택을 위한 콘택홀을 형성하기 위해 제1메탈콘택 하드마스크층100)을 식각배리어로 하여 제3층간절연막(41), 캐패시터산화막(37), 제2층간절연막(35)을 순차적으로 식각하여 비트라인(34) 상부를 오픈시키는 콘택홀(46b)을 형성한다. 위 콘택홀(46a, 46b) 형성시 비트라인(34) 상부를 오픈시키기 위해 과도식각이 수반되기 때문에 제1메탈콘택 하드마스크층(100)의 손실이 불가피하여 콘택홀(46a, 46b) 형성후에는 일정 두께의 알루미늄막(42a)만이 잔류한다.
상기한 콘택홀(46a, 46b) 형성을 위한 식각 공정시, 식각가스로는 산화막식각가스인 CF4, C4F4 또는 CH2F2를 사용하는데, 알루미늄막(42)은 이들 산화막식각가스에 대한 내성이 감광막에 비해 훨씬 강하기 때문에 깊은 콘택홀(46b)의 식각공정에 있어서 훨씬 마진이 높은 식각 공정을 수행할 수 있다.
도 2e에 도시된 바와 같이, 콘택홀(46a, 46b)을 포함한 전면에 제1메탈콘택의 배리어메탈(barrier metal) 역할을 하는 TiN/Ti 배리어메탈(47)을 증착한 후, TiN/Ti 배리어메탈(47) 상에 콘택홀(46a, 46b)을 충분히 채울때까지 텅스텐막(48)을 증착한다. 이때, TiN/Ti 배리어메탈(47)은 Ti를 증착한 후에 TiN을 증착한 것이고, 텅스텐막(48)은 화학기상증착법(CVD)을 이용하여 증착한 것이다.
도 2f에 도시된 바와 같이, 텅스텐 에치백 공정을 실시하여 제3층간절연막(41) 상부의 텅스텐막(48)을 제거하여 콘택홀(46a, 46b)에 플러깅되는 텅스텐플러그(48a)를 형성한다. 이때, 콘택홀(46a, 46b)을 제외한 제3층간절연막(41) 상부의 알루미늄막(42a), TiN/Ti 배리어메탈(47) 및 텅스텐막(48)이 모두 제거된다.
상기한 텅스텐플러그(48a) 공정시, 텅스텐막(48) 식각은 SF6 가스를 기본으로 하는 8mTorr/N2(10sccm)/SF6(100sccm) 조건으로 실시하며, TiN/Ti 배리어메탈(47)의 TiN 위에서 식각이 정지한다.
그리고 나서, 인시튜(In-situ)로 Cl2와 BCl3를 기본으로 하는 9mTorr/Cl2(110sccm)/BCl3(10sccm) 조건으로 TiN/Ti 배리어메탈(47)과 알루미늄막(42a)을 제거한다. 일반적으로 텅스텐 에치백 챔버는 기본적으로 SF6 가스, Cl2 및 BCl3가 공급되도록 연결되어 있어 텅스텐에치백을 실시할 때 먼저 텅스텐식각특성이 좋은 SF6 가스를 기본으로 하여 텅스텐막을 제거한고 그 다음으로 식각가스를 Cl2와 BCl3로 바꾸어서 TiN/Ti 배리어메탈(47)을 제거하게 된다.
본 발명의 장점 중의 하나는 하드마스크로 이용된 알루미늄막(42a)의 식각가스가 TiN/Ti 배리어메탈(47)을 제거하는 Cl2/BCl3가스와 동일하기 때문에 추가적인 챔버 이동이나 투자가 필요없이 알루미늄막(42a) 식각공정을 진행할 수 있다.
한편, Cl2/BCl3로 TiN/Ti 배리어메탈(47) 및 알루미늄막(42a)을 제거하는 도중에 텅스텐플러그(48a)가 손상될 수 있으나, 텅스텐막은 Cl2/BCl3에 대해서 높은 내식성을 가지고 있어 텅스텐플러그(48a)의 심한 리세스는 발생하지 않는다.
위와 같은 텅스텐에치백 공정후에 콘택홀(46a, 46b)에는 TiN/Ti 배리어메탈(47a)과 텅스텐플러그(48a)로 구성되는 제1메탈콘택이 형성된다.
다음으로, 텅스텐플러그(48a) 상에 알루미늄막을 증착하고 패터닝하여 제1메탈배선(49)을 형성한다.
전술한 실시예에서는 제1메탈콘택이 비트라인에 연결되는 구조를 예로 들어 설명하였으나, 주변영역의 트랜지스터의 게이트전극, 소스/드레인 등 반도체 소자 제조 공정시 깊은 콘택을 갖는 제1메탈콘택에 모두 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 감광막보다 훨씬 선택비가 높은 알루미늄막을 하드마스크로 이용하여 제1메탈콘택(M1C) 공정을 진행하므로써 차세대 nm급 극미세소자(80nm급 소자 및 60nm급 소자)의 제1메탈콘택(M1C) 형성 공정시 기존(100nm급 소자)의 노광장비와 공정을 그대로 활용하면서도 깊은 제1메탈콘택을 형성할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판 상부에 메탈배선과 연결될 하부 배선층을 형성하는 단계;
    상기 하부 배선층을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 적어도 최하부층에 알루미늄막이 위치하는 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 콘택홀을 정의한 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 하드마스크층을 식각하는 단계;
    상기 식각된 하드마스크층을 식각배리어로 하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 전면에 배리어메탈을 형성하는 단계;
    상기 배리어메탈 상에 콘택홀을 채울때까지 텅스텐막을 형성하는 단계; 및
    상기 텅스텐막을 에치백하여 상기 콘택홀에 플러깅되는 텅스텐플러그를 형성하되, 인시튜로 상기 배리어메탈을 식각하는 가스를 사용하여 상기 층간절연막 상의 배리어메탈과 알루미늄막까지 식각하는 단계
    를 포함하는 반도체소자의 메탈 콘택 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하드마스크층으로 사용된 알루미늄막은, 두 번으로 나누어 증착하되, 400℃ 온도에서 12kW로 1500Å로 증착하고, 3kW로 1500Å로 증착하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  4. 제1항에 있어서,
    상기 감광막패턴을 형성하는 단계는,
    KrF 노광장비를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  5. 제1항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 층간절연막은 CF4, C4F4 또는 CH2F2를 이용하여 식각하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  6. 반도체 기판 상부에 메탈배선과 연결될 하부 배선층을 형성하는 단계;
    상기 하부 배선층을 포함한 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 메탈 하드마스크층을 형성하는 단계;
    상기 메탈 하드마스크층 상에 반사방지막을 형성하는 단계;
    상기 반사방지막 상에 콘택홀을 정의한 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각배리어로 하여 상기 반사방지막과 상기 메탈 하드마스크층을 동시에 식각하는 단계;
    상기 식각된 반사방지막과 상기 메탈하드마스크층을 식각배리어로 하여 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 상기 반도체 기판과 연결되는 메탈콘택을 형성하는 단계
    를 포함하는 반도체소자의 메탈 콘택 형성 방법.
  7. 제6항에 있어서,
    상기 메탈하드마스크층은,
    알루미늄막으로 형성하는 것을 특징으로 하는 반도체소자의 메탈 콘택 형성 방법.
  8. 제7항에 있어서,
    상기 알루미늄막은 두 번으로 나누어 증착하되, 400℃ 온도에서 12kW로 1500Å로 증착하고, 3kW로 1500Å로 증착하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  9. 제6항에 있어서,
    상기 감광막패턴을 형성하는 단계는,
    KrF 노광장비를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  10. 제6항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    상기 층간절연막은 CF4, C4F4 또는 CH2F2를 이용하여 식각하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
  11. 제6항에 있어서,
    상기 반사방지막은,
    TiN과 SiON을 차례로 형성하는 것을 특징으로 하는 반도체소자의 메탈콘택 형성 방법.
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