KR20050019196A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 특히 유효면적이 증가되고 소자 특성인 누설전류가 향상된 MIM 캐패시터 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상에 MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하고 하부 전극으로 패턴하는 단계; 상기 하부 전극 상에 층간 절연물질을 증착하는 단계; 포토레지스트를 도포하고 마스크를 이용하여 콘택 비아 및 MIM 캐패시터로 사용될 비아를 동시에 건식 식각하는 단계; 상기 콘택 비아 및 MIM 캐패시터 비아 영역에 베리어 금속을 증착하는 단계; 유전막을 증착하는 단계; MIM 캐패시터 영역에만 상기 유전막이 존재하도록 패턴하여 식각하는 단계; 상기 콘택 비아 및 MIM 비아 영역에 텅스텐을 증착하여 비아를 매립하는 단계; 및 최상부 금속층을 증착하고 패턴하여 최상부 금속층을 형성하여 MIM 캐패시터를 완성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 캐패시터 형성 방법은 별도의 MIM 캐패시터 상부 금속층을 증착하는 공정을 사용하지 않고 비아 공정의 베리어 금속을 사용함으로 공정 단순화할 수 있고, MIM 유전체를 각각의 캐패시터별로 패터닝하지 않고 콘택과 동시에 형성하여 개별적인 MIM 캐패시터를 형성함으로써 유전체가 식각되어 발생되는 프린징 효과(Fringing Effect)를 감소시킬 수 있으며 이로 인해 누설 전류 특성의 향상이 가능하고, MIM 캐패시터의 상부 금속층을 컨택 공정으로 대체함으로써 종래기술에서 MIM 캐패시터 상부 금속층을 식각할 때 나타나는 전도성 물질의 재증착에 의한 MIM 캐패시터 하부 금속층과 상부 금속층간의 브릿지(Bridge)현상을 방지할 수 있고, 제한된 칩 면적에서 MIM 캐패시터를 비아 모양으로 형성함으로써 더 큰 유효면적을 창출할 수 있는 효과가 있다.
Description
본 발명은 금속-절연층-금속(Metal-Insulator-Metal, 이하 MIM) 캐패시터의 제조 방법에 관한 것으로, 특히 유효면적이 증가되고 소자 특성인 누설전류가 향상된 MIM 캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자의 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적 내에 메모리 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다. 즉, 유전체의 두께 감소, 유전율이 높은 재료의 사용 및 캐패시터의 유효표면적의 증가 등이 고려되어 왔다.
MIM 캐패시터는 기존의 NO(Nitride-Oxide) 및 MIS(Metal-Insulator-Silicon) 캐패시터의 문제점이었던 유전체의 두께 문제를 금속을 하부 전극으로 사용함으로써 해결한 캐패시터이다.
한국 공개 특허 제2003-0039235호에서 하부 전극은 NH3 플라즈마를 이용하여 요철형상의 표면을 가지는 TiSiN막으로 형성하고, 유전체막은 TaON막으로 형성하며, 상부 전극은 TiN막으로 형성하여 제조하는 것이 특징이고, 한국 공개 특허 제2002-0094462호는 하부 전극 증착시 NH3 또는 H2 가스를 이용하여 박막 내에 존재하는 산소를 제거함으로써 베리어 금속의 산화를 방지하여 낮은 누설전류를 확보할 수 있다는 것이 특징이다.
도 1a 내지 도 1f는 종래 기술에 의한 캐패시터 제조 공정의 단면도이다.
먼저, 도 1a는 소정의 구조물이 형성된 기판(1)의 하부 금속층(2a, 2b) 상에 유전체층(3) 및 상부 금속층(4)을 증착하는 단계이다.
다음, 도 1b는 마스크(도시 안 함)를 사용하여 캐패시터가 형성될 영역의 유전체층과 상부 금속층을 동시에 식각하여 MIM 캐패시터(5)를 형성하는 단계이다.
다음, 도 1c는 상기 MIM 캐패시터가 형성된 기판 전면에 층간 절연층(6)을 형성하는 단계이다.
다음, 도 1d는 상기 형성된 MIM 캐패시터의 상부 금속층(4) 및 하부 금속층(2b)은 각각 최상부 금속층과 연결하기 위한 콘택 비아 홀을 형성하기 위해 층간 절연층을 식각하고, 베리어 금속(7)을 증착하는 단계이다.
다음, 도 1e는 비아 홀에 텅스텐(8)을 매립하고 평탄화하여 콘택 비아 홀을 완성하는 단계이다.
다음, 도 1f는 상기 텅스텐 상부에 금속층을 증착하고 패턴하여 최상부 금속층(9)을 형성하여 MIM 캐패시터를 완성하는 단계이다.
그러나, 상기와 같은 상부 금속층과 유전체를 동시에 식각하여 MIM 캐패시터를 형성하는 공정에서는 MIM 캐패시터의 모서리에서 발생되는 전하편중 현상 즉 프린징 효과에 의해 누설 전류가 발생한다. 또, 유전체를 식각하기 위해서는 어느 정도의 과잉 식각을 하게 되는데, 이것으로 인해 하부 금속층이 식각되어 전도성 물질이 재증착되는 것에 기인하는 상부 금속층과 하부 금속층간의 브릿지 현상이 발생되어 결국 MIM 캐패시터가 쇼트되어 누설 전류 특성을 저하시킨다. 또한, 종래의 MIM 캐패시터 형성 공정은 평판형 MIM 캐패시터를 형성함으로써, 유효면적이 적어 전체 칩의 소형화에 문제를 가지고 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 콘택 비아 홀을 형성할 때, MIM 캐패시터로 사용될 비아 홀을 동시에 식각하고 MIM 캐패시터를 형성하여 별도의 MIM 캐패시터 상부 금속층을 증착하는 공정을 사용하지 않고 비아 공정의 베리어 금속을 사용함으로써 공정 단순화할 수 있고, MIM 유전체를 각각의 캐패시터별로 패터닝하지 않고 콘택과 동시에 형성하여 개별적인 MIM 캐패시터를 형성함으로써 유전체가 식각되어 발생되는 프린징 효과를 감소시킬 수 있으며 이로 인해 누설 전류 특성의 향상이 가능하고, MIM 캐패시터의 상부 금속층을 컨택 공정으로 대체함으로써 종래기술에서 MIM 캐패시터 상부 금속층을 식각할 때 나타나는 전도성 물질의 재증착에 의한 MIM 캐패시터 하부 금속층과 상부 금속층간의 브릿지 현상을 방지할 수 있고, 제한된 칩 면적에서 MIM 캐패시터를 비아 모양으로 형성함으로써 더 큰 유효면적을 창출할 수 있는 캐패시터 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하고 하부 전극으로 패턴하는 단계; 상기 하부 전극 상에 층간 절연물질을 증착하는 단계; 포토레지스트를 도포하고 마스크를 이용하여 콘택 비아 및 MIM 캐패시터로 사용될 비아를 동시에 건식 식각하는 단계; 상기 콘택 비아 및 MIM 캐패시터 비아 영역에 베리어 금속을 증착하는 단계; 유전막을 증착하는 단계; MIM 캐패시터 영역에만 상기 유전막이 존재하도록 패턴하여 식각하는 단계; 상기 콘택 비아 및 MIM 비아 영역에 텅스텐을 증착하여 비아를 매립하는 단계; 및 최상부 금속층을 증착하고 패턴하여 최상부 금속층을 형성하는 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법에 의해 달성된다.
MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하고 하부 전극으로 패턴하여 하부 전극을 형성하고 상기 하부 전극 상에 층간 절연물질을 증착하여 전극간의 절연층을 형성하고, 포토레지스트를 도포하고 마스크를 이용하여 노광 및 현상을 하여 패턴을 형성하고, 건식 식각하여 콘택 비아 형성 영역 및 MIM 캐패시터로 사용될 비아를 동시에 형성한다. 상기 콘택 비아 및 MIM 캐패시터 비아 영역에 베리어 금속층을 증착한다. 이 때 베리어 금속은 고융점 금속 또는 그 질화물의 단층 또는 복층으로 증착한다. 바람직하게는 TiN 또는 Ti/TiN층(Ti 및 TiN의 복합층)으로 증착한다. 상기 베리어 금속층 상에 유전체를 200 내지 1000Å을 증착하여 유전체막을 형성한다. 이 때, 상기 유전체는 SiN, SiO2, Al2O3, TaON, TiO
2, Ta2O5, ZrO2, (Ba,Sr)TiO3 (BST), (Pb,Zr)TiO3 (PZT) 또는 (Pb,La)(Zr,Ti)O
3 (PLZT) 등이 단층 또는 복층으로 사용될 수 있다. 그리고, MIM 캐패시터 영역에만 유전체막이 존재하도록 패턴하여 건식 또는 습식 식각하여 콘택 비아 홀 영역에 존재하는 유전체막은 제거된다. 포토레지스트를 제거하고, 상기 콘택 비아 및 MIM 비아 영역에 텅스텐을 증착하여 비아를 매립한다. 이 후, 최상부 금속층을 증착하고 패턴하여 최상부 금속층을 형성하여 MIM 캐패시터를 완성한다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 의한 캐패시터 제조 공정의 단면도이다.
먼저, 도 2a와 같이 소정의 구조물이 형성된 기판(10)에 MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하고 하부 전극으로 패턴하여 하부 전극(11a, 11b)을 형성한다. 이 때 도 2a의 왼쪽 하부 전극(11a)은 아래의 공정에서 캐패시터의 하부 전극으로 사용된다.
다음, 도 2b와 같이 상기 하부 전극 상에 층간 절연물질을 증착하고 평탄화하여 전극간의 절연층(12)을 형성한다.
다음, 도 2c와 같이 캐패시터용 비아 홀 및 콘택용 비아 홀을 형성하기 위해 포토레지스트를 도포하고 마스크(도시 안함)를 이용하여 노광 및 현상하여 패턴을 형성하고, 건식 식각하여 콘택 비아(13) 및 MIM 캐패시터로 사용될 비아(14)를 동시에 형성하고, 상기 콘택 비아 및 MIM 캐패시터 비아 영역에 베리어 금속층(15)을 증착한다. 이 때 베리어 금속은 고융점 금속 또는 그 질화물의 단층 또는 복층으로 증착한다. 바람직하게는 TiN 또는 Ti/TiN층으로 증착한다. 이어서, 상기 베리어 금속층 상에 유전체(16)를 200 내지 1000Å의 두께로 증착하여 유전체막을 형성한다. 이 때, 상기 유전체는 SiN, SiO2, Al2O3, TaON, TiO2, Ta
2O5, ZrO2, (Ba,Sr)TiO3 (BST), (Pb,Zr)TiO3 (PZT) 및 (Pb,La)(Zr,Ti)O3 (PLZT) 등이 단층 또는 복층으로 사용될 수 있다.
다음 도 2d와 같이 MIM 캐패시터 영역(17)에만 유전체막이 존재하도록 패턴하여 건식 또는 습식 식각하여 콘택 비아 홀 영역에 존재하는 유전체막은 제거 된다.
다음, 도 2e와 같이 상기 콘택 비아 및 MIM 비아 영역에 텅스텐(18)을 증착하여 비아를 매립한다.
다음, 도 2f와 같이 금속층을 증착하고 패턴하여 최상부 금속층(19)을 형성하여 MIM 캐패시터를 완성한다. 이상에서 사용되는 금속층들은 알루미늄 또는 전이원소의 단독으로 구성되거나 이들의 합금으로 구성된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 캐패시터 제조 방법은 캐패시터용 비아 홀과 콘택용 비아 홀을 동시에 형성함으로써 별도의 MIM 캐패시터 상부 금속층을 증착하는 공정을 사용하지 않고 비아 공정의 베리어 금속을 사용하여 공정을 단순화할 수 있고, MIM 유전체를 각각의 캐패시터별로 패터닝하지 않고 콘택과 동시에 형성하여 개별적인 MIM 캐패시터를 형성함으로써 유전체가 식각되어 발생되는 프린징 효과를 감소시킬 수 있으며 이로 인해 누설 전류 특성의 향상이 가능하고, MIM 캐패시터의 상부 금속층을 컨택 공정으로 대체함으로써 종래기술에서 MIM 캐패시터 상부 금속층을 식각할 때 나타나는 전도성 물질의 재증착에 의한 MIM 캐패시터 하부 금속층과 상부 금속층간의 브릿지 현상을 방지할 수 있고, 제한된 칩 면적에서 MIM 캐패시터를 비아 모양으로 형성함으로써 더 큰 유효면적을 창출할 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래기술에 의한 캐패시터 제조 방법.
도 2a 내지 도 2f는 본 발명에 의한 캐패시터 제조 방법.
<도면의 주요부분에 대한 부호의 설명>
11a, 11b : 하부 전극 12 : 절연체
13 : 캐패시터용 비아 홀 14 : 콘택용 비아 홀
15 : 베리어 금속 16 : 유전체막
17 : MIM 캐패시터 영역 18 : 텅스텐
19 : 최상부 금속층
Claims (7)
- 반도체 소자의 캐패시터 제조 방법에 있어서,MIM 캐패시터의 하부 전극으로 사용될 금속층을 증착하고 하부 전극으로 패턴하는 단계;상기 하부 전극 상에 층간 절연물질을 증착하는 단계;포토레지스트를 도포하고 마스크를 이용하여 콘택 비아 및 MIM 캐패시터로 사용될 비아를 동시에 건식 식각하는 단계;상기 콘택 비아 및 MIM 캐패시터 비아 영역에 베리어 금속을 증착하는 단계;유전막을 증착하는 단계;MIM 캐패시터 영역에만 상기 유전막이 존재하도록 패턴하여 식각하는 단계;상기 콘택 비아 및 MIM 비아 영역에 텅스텐을 증착하여 비아를 매립하는 단계; 및금속층을 증착하고 패턴하여 최상부 금속층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서,상기 베리어 금속은 고융점 금속 또는 그 질화물의 단층 또는 복층으로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 2항에 있어서,상기 베리어 금속은 TiN 또는 Ti/TiN으로 구성된 것을 층임을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서,상기 유전막은 200 내지 1000Å의 두께로 증착함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서,상기 유전막은 SiN, SiO2, Al2O3, TaON, TiO2, Ta2 O5, ZrO2, (Ba,Sr)TiO3, (Pb,Zr)TiO3 및 (Pb,La)(Zr,Ti)O3 중 어느 한층 또는 이들 중에서 선택된 복층을 사용함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서,상기 MIM 캐패시터 영역에만 유전막이 존재하도록 하는 식각은 건식 또는 습식 식각을 이용함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1항에 있어서,상기 MIM 커패시터의 상부 금속 및 하부 금속은 알루미늄 또는 전이원소이거나 이들의 합금인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101133527B1 (ko) * | 2005-07-19 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
| US10515911B2 (en) | 2014-11-07 | 2019-12-24 | Samsung Electronics Co., Ltd. | Semiconductor devices |
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2003
- 2003-08-18 KR KR1020030056817A patent/KR20050019196A/ko not_active Application Discontinuation
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| KR101133527B1 (ko) * | 2005-07-19 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
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