KR100705518B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 다음의 구조를 갖는 반도체 장치에 관한 것이다. 매립 금속층으로 구성된 제1 금속층이 기판 내의 확산층 또는 하부층 배선에 접속된다. 또한, 제1 금속 배선층, 매립 금속층으로 구성된 제2 금속층, 및 제2 금속 배선층이 순차적으로 접속된다. 절연층들 중 어느 하나의 위에서와 마찬가지로, 금속 도선층을 그 사이에 끼우는 절연층들을 통과하는 그루브 내에 용량 소자(C)가 형성된다.
이 반도체 장치를 제조할 때, 제1 층간 절연층 상의 금속층을 커버하는 방식으로 제2 층간 절연층이 형성된다. 적어도 제1 및 제2 층간 절연층의 각각의 일부에 대해 제거 작업이 수행된다. 그 후에, 제1 및 제2 층간 절연층의 제거된 부분에 대응하는 영역에 용량 소자(C)가 형성된다.
그 결과로, 본 발명은, 반도체 메모리와 논리 회로가 동일한 반도체 기판 상에 혼재되어 있고, 반도체 메모리의 용량 증가와 논리 회로의 집적도 증가를 가능하게 하는 반도체 소자 및 그 제조 방법을 제공한다.
메모리 셀, 논리 회로, 용량 소자, 매립 금속층, 금속 배선층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 장치의 개략 구성도(평면도).
도 2는 도 1의 A-A 선을 따라서 취해진 개략 구성도.
도 3a 및 3b는 각각 도 1의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 4a 및 4b는 각각 도 1의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 개략 단면도.
도 6a 및 6b는 각각 도 5의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 7a 및 7b는 각각 도 5의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 나타내는 개략 단면도.
도 9a 및 9b는 각각 도 8의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 10은 COB 타입 반도체 메모리를 구비한 반도체 장치를 나타내는 개략 단면도.
도 11a 및 11b는 각각 도 10의 반도체 장치를 제조하는 공정을 나타내는 공정도.
도 12는 도 10의 반도체 장치를 제조하는 공정을 나타내는 공정도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 장치
2: 메모리 셀
3: 주변 회로부
4: 논리 회로
5: 반도체 메모리
9, 13A, 13B: 확산층
15, 18, 38: 절연막
16, 21, 27, 35: 층간 절연층
29: 제1 금속 배선층
32: 제2 금속 배선층
C: 용량 소자
본 발명은 DRAM과 같은 반도체 메모리와 논리 회로가 혼재된 반도체 장치, 및 이런 반도체 장치를 제조하는 방법에 관한 것이다.
최근에, 대용량 반도체 메모리 및 고집적 고속 논리 회로가 혼재된 LSI에 대한 수요가 급증하고 있다.
대용량 반도체 메모리를 실현하기 위해서는, 그 형성 프로세스가 논리 회로의 형성 프로세스와 비교적 양호하게 일치하며 유닛 셀 영역이 비교적 작은 DRAM 셀이 적당하다. 더욱이, 이런 DRAM 셀 중에서도, 그 셀 영역이 작은 구조로서, 용량 소자가 비트 라인 상에 제공되는 소위 "COB(Capacitor Over Bitline)형" 메모리 셀 구조가 바람직하다.
이런 COB형 반도체 메모리를 갖는 반도체 장치의 개략적인 단면도가 도 10에 예시된다.
이런 반도체 장치(101)는, 반도체 기판(110) 상에, 메모리 셀부(102)와 주변 회로부(103)로 구성된 반도체 메모리, 및 논리 회로(104)가 반도체 기판(110) 상에 혼재된 구조를 갖는다.
이런 반도체 메모리는 소위 DRAM을 구성한다.
메모리 셀부(102)에서, 예시되지는 않았지만 다수의 병렬 워드 라인(WL) 및 병렬 비트 라인(BL)이 매트릭스 형태로 배치된다.
비트 라인 BL(119)에 걸쳐서, 메모리 노드 전극(하부 전극)(124), 유전체 막(125) 및 플레이트 전극(상부 전극)(126)으로 이루어지는 용량 소자(C)가 형성되어, 상술한 COB 타입 메모리 셀 구조를 구성하게 된다.
용량 소자(C)의 메모리 노드 전극(하부 전극)(124)은 메모리 셀 마다 분리됨으로써 형성된다.
유전체 전극(125) 및 플레이트 전극(126)은 복수(또는 모든) 메모리 셀에 공통적으로 형성된다.
반도체 메모리의 주변 회로부(103) 및 논리 회로(104)에서, 소자 고립층(112)에 의해 분리된 반도체 기판(110)내의 영역에 형성된 확산층(113A)에 접속되도록 하기 위하여, 2층의 적층 구조를 갖는 접촉층(128) - 한 층은 예컨대 티타늄 막과 TiN 막의 적층 구조를 갖는 장벽층(128A)(밀착층; cohered layer)이며, 다른 하나는 텅스텐 막으로 이루어지는 매립층(128B)임 -이, 적층형 절연막(115, 116, 118, 120, 121, 122 및 127)과 평탄화 절연층(130)을 통과하는 접속홀 내에 형성된다.
더욱이, 이런 접촉층(128)과 접속하기 위하여 ,3층 구조(131A, 131B 및 131C)를 가지며 상부층 배선을 구성하는 금속 배선층(131)이 평탄화 절연층(130) 상에 형성된다.
도 10에서, 참조 번호 111N은 예컨대 P형 반도체 기판(110)내에 형성된 N 형 웰 영역을, 111P는 N형 웰 영역(111N)내에 형성된 P형 웰 영역을, 113B는 메모리 셀부(102)의 확산층을, 114(114A, 114B)는 2층 구조의 게이트 전극을, 117은 용량 소자(C)의 메모리 노드 전극(124)의 접촉부를 나타내는 것에 유의해야 한다.
또한, 게이트 전극(114)이 넓은 폭 범위에 걸쳐 형성되는 부분은 메모리 셀부(102) 및 주변 회로부(103)의 비트 라인 BL이 서로 접속되는 부분에 해당한다.
이 부분에서, 플러그 형상의 접촉층(117')에 의해, 비트 라인 BL(119) 및 게이트 전극(114)은 서로 접속된다. 이런 넓은 폭 게이트 전극(114)으로부터 좌향으로 연장되는 파선은 이 부분에 존재하지 않는 반도체 메모리의 워드 라인 WL이 게이트 전극과 동일한 높이를 갖는 위치로 연장됨을 나타낸다.
반도체 장치(101)의 제조 프로세스가 도 11 및 도 12에 예시된다.
먼저, 소자 고립층(112)은 메모리 셀부(102)가 되는 영역이 N형 웰 영역(111N) 및 P형 웰 영역(111P)에 형성되는 반도체 기판(110)에 형성된다. 확산층(113A 및 113B)은 이런 소자 고립층(112)에 의해 분리된 기판(110)에 형성된다.
다음으로, 최종 구조의 표면 상에는 게이트 절연막이 되는 절연 박막(도시 생략)이 형성된다. 그 후, 2층 구조(114A 및 114B)를 갖는 게이트 전극(114)은 최종 구조의 표면 상에 형성된다. 절연막(질화막)(115)은 최종 구조의 전체 표면 상에 형성된다.
이런 상태가 도 11A에 예시된다. 도면에서 파선으로 표시된 워드 라인 WL은 이때 형성된다.
다음으로, 절연막(118)이 최종 구조의 표면 상에 형성된 후, 최종 구조의 전체 표면을 커버하는 방식으로 층간 절연층(116)이 형성된다.
전체를 커버하는 방식으로 절연막(질화막; 120)이 형성된 후, 절연막(118) 상에서, 2층 구조(119A 및 119B)를 갖는 비트 라인 BL(119)이 형성된다.
더욱이, 결과 구조의 전체 표면을 커버하는 방식으로, 층간 절연층(121)이 형성된다.
그 후에, 층간 절연층(121), 절연막(질화막; 120), 절연막(118), 층간 절연층(116), 및 절연막(질화막; 115)을 통과하는 접속홀은 확산층(113B)에 도달하는 방식으로 형성된다. 각각의 이들 접속홀 내에서, 예컨대, 다결정 실리콘층은 메모리 노드 전극의 접촉층(117)으로서 형성된다.
더욱이, 도 11b에 예시된 바와 같이, 최종 구조의 표면을 평탄하게 한 후, 절연막(질화막; 122)은 상면이 평탄하게 되는 최종 구조의 전체 표면을 도포하는 방식으로 형성된다. 이런 절연막(질화막; 122)은 차후 에칭에 대한 스톱퍼가 된다.
다음으로, 메모리 셀부(102)에서는 절연막(질화막; 122) 및 층간 절연층(121)에서 각각의 메모리 셀과 대응하는 구멍이 접촉층(117)에 도달하도록 에칭에 의해 형성된다.
그리고, 메모리 노드 전극(하부 전극)(124)은 이러한 개구에 매립되고 개구 상에 연장하는 방식으로 형성된다.
이러한 메모리 노드 전극(124)의 형성은 예를 들어 다음과 같이 수행될 수 있다.
희생막이 되는 산화막(도시 생략)이 최종 표면 상에 증착된다. 메모리 노드 전극(하부 전극)(124)을 정의하는 패턴을 갖는 그루브는 산화막 및 절연막(질화막)(122)을 관통하는 깊이까지 형성되고, 막(122) 하부에 위치한 층간 절연층(121) 내의 접촉층(117)에 또한 접속된다.
그리고, 이러한 그루브에 매립되는 방식으로, 메모리 노드 전극(124)의 재료가 그 안에 증착되고, 상기 재료가 그루브의 측벽 및 바닥면 상에 남도록 하는 방식으로 메모리 전극 노드(124)가 형성된다.
메모리 노드 전극(하부 전극)(124)을 커버하는 방식으로, 유전체막(125) 및 플레이트 전극(상부 전극)(126)이 메모리 셀 부분의 전면 상에 형성되어, 용량 소자(C)를 구성한다.
그리고, 도 12에 도시된 바와 같이, 이러한 용량 소자(C)를 커버하도록 하는 방식으로, 층간 절연층(127)이 그 위에 전체적으로 형성된다.
다음, 메모리 셀부(102)의 최종 구조의 각 부분 간의 레벨 차를 평평하게 하기 위해, 평탄화 절연층(130)이 증착됨으로써 최종 구조의 표면을 평평하게 한다.
이 후, 평탄화 절연층(130)으로부터 하부에 위치한 절연막(127, 122, 120, 118, 116 및 115)을 관통하는 접속홀이 형성되어, 각각의 접속홀에 매립 금속층으로 이루어진 접촉층(128)을 형성한다.
그러나, 상기 COB형 메모리 셀 구조에서, 충분하게 큰 용량을 갖는 메모리를 제조하기 위해서, 용량 소자(C)의 높이를 증가시킬 필요가 있다. 예를 들어, 0.25 ㎛ 룰의 사용으로도, 그 높이가 대략 1 ㎛만큼의 큰 값에 도달한다.
상기의 결과로서, 메모리 셀부(102)에서 발생하는 레벨 차가 평평하게 된 경우, 주변 회로부(103) 및 논리 회로(104)에서의 접촉층(128)의 깊이는 2㎛ 정도가 된다. 그러므로, 이제 미세화가 계속 진행되는 경우, 주변 회로부(103) 및 논리 회로(104)를 고집적화하기가 더욱 어려워진다고 예측된다.
또한, 용량 소자(C)에 기인하여 발생하는 레벨 차를 평평하게 하는 평탄화 단계는 미세화의 진척에 기인하여 더 복잡하게 된다.
구체적으로 말해서, 접속홀의 에스펙율(aspect ratio)이 도 10의 구성에서 높아질 때, 예를 들어 접촉층(128)의 장벽층(128A)으로 이용되는 TiN막을 형성하기가 어렵게 된다.
반면에, 평탄화되지 않은 채 남아 있는 메모리 셀 부(102)의 용량 소자(C)에 기인하여 레벨 차가 발생하면서, 우선 접속 홀을 형성하는 동안 주변 회로부(103) 및 논리 회로(104)에 사용하기 위한 배선을 형성하는 제조 방법을 채택하는 것이 또한 고려된다. 그러나, 이러한 경우에, 상부층 배선으로 역할을 하는 금속 배선층(131)을 형성하는데 레벨 차의 존재는 방해가 된다. 그러므로, 이러한 경우에, 이러한 부분(103 및 104)의 집적도를 더 높게 하기가 어려워 진다.
또한, 용량 소자(C)의 유전체막(125)을 형성하기 위해 고 유전율 재료를 이용함으로써, 소정 용량의 크기를 확보하는데 필요한 용량 소자(C)의 높이를 감소시키는 방법에 대한 연구가 또한 이루어져 왔다.
그러나, 현재 제안되는 바의 고 유전율 재료의 경우에, 유전율이 높다 하더라도, 약 수 nm 내지 수십 남짓의 nm의 감소된 두께를 갖는 유전막을 제조하는데 어려움이 있다. 그러므로, 미세화된 용량 소자(C)에 이러한 물질을 적용하기가 어렵다.
따라서, 용량의 증가를 달성하기 위해서는, 용량성 소자 C의 높이가 더 높게 되는 것이 결론적이며, 그 결과로서 논리 회로의 집적도의 증가에 따른 컨시스턴스(consistency)가 손상되게 된다.
본 발명은 상술한 문제를 해결하기 위해 이루어진 것으로, 동일 반도체 기판에 혼재된 반도체 메모리 및 논리 회로를 갖는 반도체 소자에 있어서, 반도체 메모리의 용량 증가 및 논리 회로의 집적도 증가를 실현할 수 있는 반도체 소자 및 반도체 제조 방법을 제공하는데 목적을 갖는다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치는, 동일 반도체 기판 상에 메모리 셀부 및 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 혼재된 형태이며, 대응 비트 라인보다 상부에 위치하고 상기 메모리 셀부에 형성되는 용량 소자, 절연막을 관통하는 접속홀 내에 매립된 매립 금속층으로 구성되고, 상기 반도체 기판에 형성된 확산층에 접속되거나, 상기 반도체 기판 상의 하부 배선층에 접속되게 하는 방식으로 상기 주변 회로부 및 상기 논리 회로에 형성되는 제1 금속층, 상기 반도체 기판의 주면과 실질적으로 평행하게 상기 제1 금속층에 접속되게 하는 방식으로 형성된 제1 금속 배선층, 상기 절연막을 관통하는 접속홀 내에 매립된 매립 금속층으로 구성되고 상기 제1 금속 배선층에 접속되게 하는 방식으로 형성된 제2 금속층, 및 제2 금속층에 접속되도록 하는 방식으로 상기 용량 소자보다 상부에 위치하는 절연층 상에 형성된 제2 금속 배선층을 구비하고, 상부 및 하부로부터 상기 제1 금속 배선층을 샌드위칭하는 절연층을 관통하는 그루브가 상기 메모리 셀부에 형성되고, 상기 용량성 소자가 상기 그루브 및 상기 절연층의 상부에 형성되어 있는 것을 특징으로 한다.
본 발명의 다른 반도체 장치는, 동일한 반도체 기판 상에 메모리 셀부 및 주 변 회로부로 구성된 반도체 메모리 및 논리회로가 혼재된 형태이고, 대응 비트 라인보다 상부에 위치되고 메모리 셀부에 형성되는 용량 소자, 절연막을 관통하는 접속홀 내에 매립된 매립 금속층(buried metal layer)을 포함하며, 반도체 기판에 형성된 확산층에 접속되거나 또는 반도체 기판 상의 하층 배선에 접속되도록 주변 회로부 및 논리 회로에 형성되는 제1 금속층, 반도체 기판의 주면과 실질적으로 평행하게 제1 금속층에 접속되도록 형성되는 제1 금속 배선층, 절연막을 관통하는 접속홀 내에 매립된 매립 금속층을 포함하며 제1 금속 배선층에 접속되도록 형성되는 제2 금속층, 제2 금속층에 접속되도록 용량 소자보다 상부에 위치되는 절연층 상에 형성되는 제2 금속 배선층을 포함하되, 제1 금속 배선층 상의 절연층의 일부- 메모리 셀부에 위치됨 -는 제거되며 용량 소자는 적어도 절연층 부분 제거에 의해서 형성된 영역에는 형성된다.
본 발명의 반도체 장치를 제조하는 방법- 동일한 반도체 기판상에 메모리 셀부와 주변 회로부로 구성된 반도체 메모리, 및 논리회로가 혼재된 반도체 장치를 제조할 때 -는, 주변 회로부 및 논리회로 내에 제1 층간 절연층(layer-insulating layer) 상에 금속 배선층을 형성하는 단계, 금속 배선층을 커버하도록 제2 층간 절연층을 형성하는 단계, 및 메모리 셀부 내에서 제1 및 제2 층 절연층의 적어도 각각의 일부를 제거하는 단계를 포함하여, 용량 소자는 제1 및 제2 층 절연층의 제거된 부분에 대응하는 영역에 형성된다.
상술한 반도체 장치의 구성에 따르면, 제2 금속층 및 제1 금속층은 제1 금속 배선층을 매개로 하여 상호 접속된다. 이러한 결과로서, 확산층 또는 하부층 배선 과 제2 금속 배선층 간의 높이 차이- 용량 소자의 존재에 기인하여 발생함 -는 제1 금속 배선층에 의해서 경감될 수 있다. 이러한 결과로서, 매복 금속층을 포함하는 제2 금속층을 얕게 하는 것이 가능하다.
또한, 용량 소자는 제1 금속 배선층을 그 위 및 아래에서부터 샌드위치시키는 절연층들의 내부 및 절연층 상에 형성된다. 이러한 결과로서, 용량 소자의 상부 단부면은 절연층의 상부 단부면 가까이에 위치되게 된다. 이러한 결과로서, 용량 소자에 기인하여 지금까지 발생하였던 레벨차이를 제거하는 것이 가능하다.
상술한 본 발명의 다른 반도체 장치에 따르면, 용량 소자는 적어도 제1 금속 배선층 상의 절연층을 제거함으로써 마련된 영역에 형성된다. 이러한 결과로서, 용량 소자의 상부 단부면은 절연층의 상부 단부면 가까이에 유사하게 위치되게 된다. 이러한 결과로서, 용량 소자에 기인하여 지금까지 발생하였던 레벨차이를 제거하는 것이 가능하다.
상술한 본 발명의 제조방법에 따르면, 금속 배선층들이 형성된 후에 용량 소자가 형성된다. 그러므로, 용량 소자에 기인하여 발생하는 레벨차이에 의해서 역영향을 받지 않고도 금속 배선층들을 형성하는 것이 가능하다.
본 발명은 동일한 반도체 기판 상에 메모리 셀부와 주변 회로부로 구성된 반도체 메모리, 및 논리회로가 동일 기판 상에 혼재되고, 대응 비트 라인보다 상부에 위치되고 메모리 셀부에 형성되는 용량 소자, 및 절연막을 관통하는 접속홀 내의 매립 금속층(buried metal layer)을 포함하며 반도체 기판에 형성된 확산층에 접속 되거나 또는 반도체 기판 상의 하부 배선에 접속되도록 주변 회로부 및 논리 회로에 형성되는 제1 금속층, 반도체 기판의 주면과 실질적으로 평행하게 제1 금속층에 접속되도록 형성되는 제1 금속 배선층, 절연막을 관통하는 접속홀 내에 매립된 매립 금속층을 포함하며, 제1 금속 배선층에 접속되도록 형성되는 제2 금속층, 제2 금속층에 접속되도록 용량 소자보다 상부에 위치되는 절연층 상에 형성되는 제2 금속 배선층, 제1 금속 배선층을 그 위 및 아래에서부터 샌드위칭 시키며 절연층을 관통하고 메모리 셀부 내에 형성되는 그루브를 포함하되, 용량 소자는 그루브의 내부 및 절연층들 중 상부 절연층 상에 형성된다.
또한, 본 발명의 반도체는, 제1 금속 배선층이 제1 금속층의 재료와 동일한 재료를 사용하여 제1 금속층과 일체로 형성되는 구조를 갖고 있다.
또한, 본 발명의 반도체는, 제2 금속 배선층이 제2 금속층의 재료와 동일한 재료를 사용하여 제2 금속층과 일체로 형성되는 구조를 갖고 있다.
또한, 본 발명은 반도체 장치는, 제1 금속 배선층 또는 제2 금속 배선층이 절연막 내에 형성된 매립 금속층으로 이루어지는 구조를 가지고 있다.
본 발명은 메모리셀부와 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 동일한 기판 상에 혼재된 반도체 장치를 제공하며, 반도체 장치는 대응하는 비트선 보다 위에 위치하고 메모리셀부 내에 형성되는 용량 소자와, 제1 금속층 - 이 제1 금속층은 절연막을 지나는 접속홀 내에 형성되는 매립 금속층과, 반도체 기판 내에 형성된 확산층에 접속되도록 하는 방식으로 또는 반도체 기판상의 하층 배선에 접속되도록 하는 방식으로 형성된 논리 회로로 구성됨 - 과, 반도체 기판의 주 면과 실질적으로 평행하게 제1 금속층과 접속되도록 하는 방식으로 형성된 제1 금속 배선층과, 절연막을 지나는 접속홀 내에 형성된 매립 금속층으로 이루어지고 제1 금속 배선층과 접속되도록 하는 방식으로 형성되는 제2 금속층과, 이 제2 금속층에 접속되도록 하는 방식으로 용량 소자 보다 상부에 위치하는 절연층 상에 형성되는 제2 금속 배선층을 포함하며, 메모리 셀부에 위치하며 제1 금속 배선층 상의 절연층의 일부는 제거되고, 상기 용량성 소자는 적어도 상기 절연층부의 제거에 의해 형성되는 영역에 형성된다.
또한, 본 발명의 반도체 장치는, 절연층의 제거후, 절연층의 나머지 부분을 따라 용량성 소자의 배선 도출부가 형성되는 구조를 갖고 있다.
또한, 본 발명의 반도체 장치는, 제1 금속층의 재료와 동일한 재료를 사용하여 상기 제1 금속층과 일체적으로 제1 금속 배선층이 형성되는 구조를 가지고 있다.
또한, 본 발명의 반도체 장치는, 제2 금속층의 재료와 동일한 재료를 사용하여 상기 제2 금속층과 일체적으로 제2 금속 배선층이 형성되는 구조를 가지고 있다.
또한, 본 발명의 반도체 장치는, 제1 금속 배선층 또는 제2 금속 배선층이 대응하는 절연막 내에 형성된 매립 금속층으로 이루어지는 구조를 가지고 있다.
본 발명은 반도체 장치를 제조하는 방법을 제공하고 있으며, 이 방법은 메모리 셀부와 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 동일한 기판 상에 혼재된 반도체 장치를 제조하는 방법이며, 이 방법은 주변 회로부와 논리 회로에 제1 층간 절연층 상의 금속 배선층을 형성하는 단계와, 금속 배선층을 덮는 방식으로 제2 층간 절연층을 형성하는 단계와, 메모리셀부에서 제1 및 제2 층간 절연층의 적어도 각각의 부분 즉, 제1 및 제2 층간 절연층의 제거된 부분에 대응하는 영역에 형성되는 용량성 소자를 제거하는 단계를 포함하고 있다.
또한, 본 발명은 반도체 장치 제조 방법에서, 각각의 메모리셀에 대응하는 그루브가 제1 및 제2 층간 절연층의 각각의 부분을 제거함으로서 형성되고, 그루브의 바닥 및 측벽 상에, 용량성 소자의 하부 전극이 형성되는 구조를 가지고 있다.
또한, 본 발명은 반도체 장치 제조 방법에서, 전극의 형성 후, 메모리셀 부의 제2 층간 절연층의 제거가 수행되고, 하부 전극 상에서 유전체막 및 상부 전극이 형성되어 용량성 소자를 형성하는 구조를 갖고 있다.
또한, 본 발명은 반도체 장치 제조 방법에서, 나머지 제2 층간 절연층을 따라 상부 전극의 배선 도출부가 형성되는 구조를 가지고 있다.
먼저, 본 발명의 실시예로서, 반도체 장치의 개략적인 구조도(평면도)를 도 1에 나타낸다.
이 반도체 장치(1)는 메모리 셀부(2)와 주변 회로부(3)로 구성된 반도체 메모리 및 논리 회로(4)가 동일 기판 상에 혼재된 구조를 가지고 있다.
메모리셀부(2)에서, 다수의 주변 워드선 WL과 다수의 비트선 BL이 매트릭스 형태로 배치된다.
주변 회로부(3)에서, 워드선 WL을 구동하기 위한 구동 회로(6)로서 어드레스 디코더 등이 제공된다. 비록 예시하지는 않았지만, 마찬가지로 어드레스 디코더와 같은 구동 회로가 비트선 BL에 대해 제공된다.
메모리셀부(2)에서, 기판 내에 형성된 확산층(9)은 비스듬하게 연장하도록 하는 방식으로 배치된다. 이는 후술되는 바와 같이 용량성 소자가 기판보다 위에 형성되고, 용량성 소자의 메모리 노드 전극과 확산층(9)을 연결시키는 접촉부(8) (도면에서 "X"로 표시됨)이 비트 라인(BL) 및 워드 라인(WL)이 존재하지 않는 부분에 형성되는 것이 필수적이기 때문이다.
또한, 도면에서 ○ 표시로 표시되어 있는 참조 번호 7은 확산층(9)과 비트 라인(BL) 사이의 접촉부를 나타낸다. 그리고, 이러한 접촉부는 워드 라인(WL)이 존재하지 않는 부분에 형성된다.
다음에, 도 1의 평면도에서 라인 A-A를 따라 절취된 단면도가 도 2로 도시되어 있다.
도 2에 도시된 바와 같이, 반도체 장치(1)에서, 반도체 메모리의 메모리셀부(2)와 주변 회로부(3), 및 논리 회로(4)가 반도체 기판(10) 상에 형성된다.
반도체 메모리(5)는 도 10의 경우에서와 같이 DRAM을 구성한다.
그리고, 메모리셀부(2)에서, 용량성 소자가 비트 라인(BL)(19)보다 윗부분에 형성되며, 이 용량성 소자는 이미 정해진 COB형 메모리 셀 구조를 구성한다.
먼저, 메모리셀부(2)에서, 확산층(13B)이 예를 들어, P형 반도체 기판(10) 내의 소자 분리층(12)에 의해 서로 분리된 영역들 각각에 형성된다. 이 확산층(13B)은 도 1에 도시된 확산층(9)이다.
소자 분리층(12) 및 확산층(13B)의 각각의 표면들은 예를 들어, Si3N4 또는 SiO2로 구성된 절연막(15)으로 그 상부가 덮여 있다. 또한, 절연막(15)의 상부 표면은 층간 절연층(16)으로 표시되어 있으며, 평탄화되어 있다.
층간 절연층(16) 상에, 절연막(18)을 통해 19A 및 19B의 2층 구조로 비트 라인(BL)(19)이 형성된다. 이 비트 라인(19)은 질화막(Si3N4)으로 구성된 절연막(20)에 의해 덮여 있다. 이 절연막 (질화막)(20) 상에 층간 절연층(21)이 형성된다.
접속 개구들이 확산층들(13B) 위에 배치된 절연막(15), 층간 절연층(16), 절연막(18), 절연막 (질화막; 20), 및 층간 절연층(21)의 일부에 형성된다. 이러한 접속 개구들 각각을 통해, 도 1에서 x 표시로 표시되어 있는 메모리 노드 전극의 접촉부(8)가 되는 접촉층(17)이 확산층(13B)에 접속되는 방식으로 형성된다.
게이트 전극(14)이 폭이 큰 영역 위에 형성된 도 2의 부분은 메모리셀부(2)의 비트 라인(BL)과 주변 회로부(3)를 접속시키기 위한 부분을 나타내는 것임에 유의한다.
이 부분에서, 플러그형 접촉층의 매개를 통해, 비트 라인(BL)(19) 및 게이트 전극(14)이 서로 접속된다.
또한, 도시되지는 않았지만 도 1의 라인 A-A에 대응하는 부분이 아닌 다른 부분들에 제공된 워드 라인(WL)은 폭이 큰 게이트 전극(14)에 접속되고, 각각의 워드 라인(WL)은 또한 좌측 상에 파선으로 표시된 바와 같은 게이트 전극과 동일한 높이의 위치로 연장한다.
본 실시예에서는, 특히 이러한 층간 절연층(21)보다 위의 메모리셀부(2)의 구조, 특히 용량성 소자(C)의 구조가 도 10에 도시된 구성과 다르다.
층간 절연층(21) 상에 절연막 (질화막)(22)이 형성되고, 그 위에 비교적 두꺼운 층간 절연층(27)이 더 형성된다.
그리고, 층간 절연층(21)의 부분, 절연막 (질화막)(22), 및 층간 절연층(27)을 통해 형성된 그루브들 각각에, 용량성 소자(C)의 메모리 노드 전극 (하부 전극)(24)이 각각의 메모리셀에서 분리되는 방식으로 형성된다. 메모리 노드 전극(24)은 상술한 접촉층(17)에 접속된다.
그리고, 메모리 노드 전극 (하부 전극)(24)을 덮는 방식으로, 유전막(25)이 그루브의 내부 및 층간 절연층(27) 상에 형성되며, 또한 유전막(25)을 덮는 방식으로, 빗형 플레이트 전극(comb-like plate electrode)(상부 전극)(26)이 형성된다. 유전막(25) 및 플레이트 전극(26)은 복수의 (또는 모든) 메모리셀에 대해 공통으로 형성된다.
용량 소자(C)는 메모리 노드 전극 (하부 전극)(24), 유전막(25), 및 플레이트 전극 (상부 전극)(26)으로 구성된다.
즉, 용량 소자(C)는 층간 절연층(27)을 통과하는 그루브의 내부에 형성되며, 또한, 빗형 플레이트 절연층(상부 전극)(26)의 상부 표면은 층간 절연층(27) 위에 배치된다.
또한, 용량성 소자(C)는 그 상부에 평면화된 절연층(30)으로 전체적으로 덮인다.
이 평면화된 절연층(30)은 전체적으로 메모리셀부(2) 및 다른 부분들(3 및 4)에 대해 공통적으로 형성된다. 그리고, 이 평면화된 절연층(30) 상에, 후술되는 바와 같은 금속 배선층(32)이 형성된다.
한편, 반도체 메모리의 주변 회로부(3) 및 논리 회로(4)에, 확산층(13A)이 소자 분리층(12)에 의해 분리된 반도체 기판(10) 내의 영역에 형성된다.
기판(10) 상에, 도시되지 않은 얇은 게이트 절연막을 통해 2층 구조(14A, 14B)를 갖는 게이트 전극(14)이 형성된다.
상술된 절연막(질화막)(15)은 메모리셀부(2)에서의 경우와 같이 이러한 게이트 전극(14)을 커버하고, 상면이 평면화된 층간 절연층(16)은 절연막(15)을 커버한다. 메모리셀부(2)의 경우와 같이 이러한 층간 절연층(16) 상에, 비트 라인(19)을 커버하는 절연막(18) 및 절연막(질화막)(20)이 적층된 형태로 형성된다. 메모리셀부(2)에서와 같이, 이러한 절연막(질화막)(20) 상에, 절연막(질화막)(22)이 형성된 층간 절연층(21)이 형성된다.
절연막(질화막)(22) 상에, 메모리셀부(2)에 대응하는 존에 용량성 소자(C)가 형성된 층간 절연층(27)이 형성된다.
이러한 층간 절연층(27)은 2 부분(27A, 27B)으로 구성되는데, 이들의 경계부는 도 2에서 점선으로 표시된다. 이들 2 부분(27A, 27B) 사이에 제1 금속 배선층(29)이 형성된다.
층간 절연층(27)의 2 부분(27A, 27B) 사이의 경계선 상에서, 3층 구조(29A, 29B, 29C)를 갖는 제1 금속 배선층(29)이 반도체 기판(10)의 주표면과 실질적으로 평행하게 형성된다.
제1 금속 배선층(29)은, 예를 들면 Ti막(29A)/TiN막, Al-Cu막(29B)/TiN막(29C)이 적층된 막의 3층 구조로 구성될 수 있다.
또한, 제1 금속 배선층(29) 아래에, 적층된 절연막(15, 16, 18, 20, 21, 22) 및 층간 절연층(27)의 일부분(27A)을 각각 통과하는 접촉홀이 형성된다. 각각의 접촉 구멍에서, 예를 들면, 티타늄 막과 TiN막, 및 텅스텐 막으로 구성된 매립층(28B)의 적층된 구조를 갖고, 장벽층(결합된 층)(28A)의 적층된 구조를 갖는 제1 접촉층(28)이 형성된다.
이러한 제1 접촉층(28)에 의해, 제1 금속 배선층(29) 및 확산층(14A) 또는 게이트 전극(14)이 서로 접속된다.
상술된 층간 절연층[27(27B)]는 상술한 바와 동일하게 제1 금속 배선층(29)을 커버한다. 이러한 층(27B) 상에, 상술된 평면화된 절연층(30)이 형성된다.
이렇게 평면화된 절연층(30) 상에, 3층 구조(32A, 32B, 32C)를 갖는 제2 금속 배선층(32)이 형성된다.
이러한 제2 금속 배선층(32)이 논리 회로(4)와 주변 회로부(3) 상에만 형성되는 것이 아니라, 메모리셀부(2)의 용량성 소자(C) 위에도 형성된다.
플레이트 전극(상부 전극)(26)의 각각의 상부 표면 및 용량성 소자(C)의 메모리 노드 전극(하부 전극)(24)이 제1 금속 배선층(29)과 제2 금속 배선층(32) 사이의 거의 중간에 있는 높이 위치 주위에 배치된다.
제1 금속 배선층(29) 및 제2 금속 배선층(32)은 제2 접촉층(31)에 의해 서로 접속되는데, 이들 각각은 평면화된 절연층(3)과 층간 절연층(27)의 일부(27B)에 형성된 접촉 구멍 내에 형성된다. 이러한 제2 접촉층(31)은 제1 접촉층(28)과 동일하게 적층된 구조를 갖는다.
이에 따라, 제2 금속 배선층(32)이 기판(10) 또는 게이트 전극(14) 내에서 제2 접촉층(31), 제1 금속 배선층(29), 및 제2 접촉층(28)을 통해 확산층(13A)에 접속된다. 따라서, 제2 금속 배선층(32)은 예를 들면, 구동 회로(6)에 포함된 워드 라인(WL)을 구동하기 위한 트랜지스터와 같이 회로에 접속된다.
또한, 평면화된 절연층(30)에 형성된 접촉 구멍 내에서와 동일한 구성을 갖는 제2 접촉층(31)이, 메모리셀부(2)의 용량성 소자의 상부 전극(26)의 층간 절연층(27) 상에 형성된 부분(배선 테이크-아웃 부분)에 접속된다.
본 실시예에서의 상술된 반도체 장치의 구성에 따르면, 제1 금속 배선층(29)이 확산층(13A) 또는 제2 금속 배선층(32)에 각각 제1 접촉층(28)과 제2 접촉층(31)을 통해 접속된다. 따라서, 제2 접촉층(31) 상에서 사용하기 위한 접촉 구멍을 형성할 때, 제1 금속 배선층(29)을 에칭하기 위한 스토퍼로서 이용하는 것이 가능하다. 이와 동시에, 에칭의 위치 변수에 대하여 큰 마진을 만드는 것이 가능하다.
또한, 제2 접촉층(31) 상에서 사용하기 위한 접촉 구멍을 형성할 때, 오버-에칭의 량을 줄이는 것이 가능하다.
또한, 제1 금속 배선층(29)은 금속층으로서, 상대적으로 두껍게 형성될 수 있다. 따라서, 제1 금속 배선층(29)의 저항은 용이하게 감소될 수 있다.
따라서, 제1 금속 배선층(29)이 로컬 배선용으로 사용될 수 있다.
본 실시예에 따르면, 제1 금속 배선층(29)을 두껍게 형성하는 것이 가능하다. 따라서, 용량성 소자 C에 의해 발생하는 상층 배선(제2 금속 배선층(32))과 기판(10)내의 확산층(13A) 또는 하층 배선(14)과의 높이의 차를 제1 금속 배선층(29)에 의해 저감하는 것이 가능하다.
그 결과, 제1 접촉층(28)과 제2 접촉층(31) 각각을 얇게 하는 것, 말하자면 그 애스팩트비가 감소하도록 형성하는 것이 가능하다. 그러므로, 제1 접촉층(28) 및 제2 접촉층(31)을 손쉽게 형성할 수 있다.
따라서, 용량성 소자 C에 의해 발생하는 높이의 차가 증가하여도, 접촉층(28 및 31)의 형성이 가능하기 때문에, 비트 라인(19)부터 제2 금속 배선층(32)까지의 공간 영역을 충분히 사용할 수 있으며, 공간 영역을 충분히 사용함으로써, 용량이 충분할 정도로 충분한 높이를 갖는 용량성 소자 C를 형성하는 것이 가능하다. 그러므로, 반도체 메모리(4)의 용량을 크게 만드는 것이 가능하다.
또한, 용량성 소자 C의 상단면이 층간 절연층(27)의 상단면에 더욱 근접하므로, 그 결과 용량성 소자에 의해 통상적으로 발생하는 레벨 차이를 사실상 제로로 만들 수 있다. 그러므로, 상층 배선이 되는 제2 금속 배선층(32)을 쉽게 형성할 수 있다.
또한, 이 실시예에 따르면, 상층 배선이 되는 제2 금속 배선층(32)도 메모리 셀 부분(2)의 용량성 소자 C상에 형성된다. 그러므로, 제2 금속 배선층(32)은, 예를 들어, 워드 라인 WL 또는 워드 라인 WL을 디코딩하기 위한 서브-디코드 라인의 지지 배선, 또는 플레이트 전극 라인, 또는 구동 회로(6)의 분기 배선으로 기능 하도록 만들 수 있다.
금속 배선층이 상기한 종류의 기능을 가지면, 종래의 구조에서는, 도 10에 도시된 것처럼 확산층과 직접 접촉하는 제1층의 금속 배선이 사용된다. 그러나, 이 실시예에서는, 제2층의 금속 배선이 사용된다. 이 실시예에서는 제1 금속 배선층(29)이 제1층의 금속 배선과 대응한다.
또한, 제1 금속 배선층(29)과 제2 금속 배선층(32)을 논리 회로(4) 영역에서 사용함으로써, 소위 "표준 셀", 즉 몇 개의 부분을 한 묶음으로 하는 표준화된 기능 블록, 을 구성하는 것이 가능하다.
상기한 표준 셀을 사용하고, 또한 제1 및 제2 금속 배선층(29 및 32)의 사용을 통해 디코드 라인을 포함하는 DRAM의 기능을 갖는 기능 블록(매크로 셀)을 구성함으로써, 제3 및 그 후속 금속 배선층을 사용하여 로딩된 기능 셀들간의 접속을 이루는 것이 가능해진다.
그 결과, 몇 개의 표준 셀들을 함께 묶음으로써 대형 반도체 장치를 구성하는 것이 가능해진다.
DRAM과 같은 반도체 메모리(5)가 공통-로딩되어 있는 논리 회로(4)에서는 금속 배선층의 수가 범용 DRAM에 비해 증가한다. 그러므로, DRAM 기능을 갖는 기능 블록을 채용하더라도, 논리 회로(4)의 집적도에는 거의 영향을 주지 않는다.
또한, 제1 금속 배선층(29) 및 제2 금속 배선층(32)을 예컨대 후술하는 재질을 사용하여 구성함으로써, 상기 층(29, 32) 각각이 100 mΩ/□ 이하의 저항값을 갖도록 만들어질 수 있다.
이 실시예에 따르면, 전술한 효과를 갖기 때문에, 논리 회로(4) 및 주변 회로부(3)의 집적도를 더욱 향상시킬 수 있다.
말하자면, 용량의 증가 및 집적도의 증가를 모두 달성할 수 있다.
도 3a, 3b, 4a, 4b는 이 실시예에 따른 반도체 장치(1)의 제조 공정을 도시한다.
먼저, 공지된 방법을 사용하여, 층간 절연층(21)까지의 각 층을 형성한다. 메모리 셀 부분(2)에는, 절연층(15, 16, 18, 20, 21)을 관통하여 확산층(13B)에 도달하는 접속 홀이 형성된다. 각각의 상기 접속 홀에는, 메모리 전극의 접촉층(17)으로서 예컨대 다결정 층이 형성되며, 열 처리를 실시하여 상기 다결정 층이 활성화된다.
다음으로, 구조의 표면 전체에 절연막(질화막)(22)이 형성된다. 이 단계까지의 공정은 도 11a 및 11b에 도시된 것과 동일하다.
그런 다음, 절연막(질화막)(22)을 덮는 방식으로, 층간 절연층(27A)이 형성되며 추후 형성되는 제1 금속 배선층(29) 아래의 절연막의 전체 두께는 원하는 두께로 만들 수 있다.
이 실시예에서는, 용량성 소자 C를 형성하기 전에, 제1 금속 배선층(29)이 상기 층간 절연층(27A)상에 형성된다. 그러므로, 상기 층간 절연층(27A)을 형성한 후에, 두꺼운 절연막을 새로 적층하여 평탄화하는 것은 필요하지 않다.
그런 다음, 주변 회로부(3) 및 논리 회로(4)에서, 절연막(15, 16, 18, 20, 21, 22, 27)을 통해 확산층(13A)에 도달하는 접속 홀이 형성된다.
그 후, 배리어층(28A)으로써 예를 들어 TiN 막이 확장된 범위의 스퍼터 방법 또는 칼러메이트(collimate)된 스퍼터(칼러메이트 스퍼터) 방법을 사용하여 상술된 두께, 예를 들어 50 ㎚로 이들 각각의 연결 구멍(hole)내에 증착된다. 그 후에, 예를 들어 Ti 막이 상술된 두께 예를 들어 30 ㎚ 정도로 순서대로 증착된다.
또한, 매립층(28B)으로써 예를 들어 W 막이 상술된 두께 예를 들어 600 ㎚ 정도로 증착된다.
그리고 나서, 이들 층에 관하여 에치-백(etch-back)을 수행함으로써, 매립된 금속층을 구성하는 제1 접촉층(28)이 각 연결 구멍내에 형성된다.
이러한 공정 단계는 기본적으로 보통의 블랭킷(blanket) 연결을 사용하여 수행되는 프러그-종류의 W 막 형성용으로 사용되는 제조 방법과 같다.
다음으로, 메모리 셀부(2) 해당 영역이 아닌 다른 영역내의 층간 절연층(27A)상에, 제1 접촉층(28)에 연결되어진 방식으로, 3-층 구조(29A, 29B, 및 29C)를 갖는 제1 금속 배선층(29)이 요망되는 패턴으로 형성된다.
도 3a는 이러한 제조 단계의 해당 상태를 도시한다.
여기서, 도 2에서 도시된 바와 같이 예를 들어 제1 금속 배선 층(29)은 3개의 막의 적층 구조, 즉 Ti 막과 TiN 막(29A), Al-Cu 막(29B), 및 TiN 막(29C)의 적층 막으로 구조되어졌다. 그리고, 이 경우에 있어서 적층 막(29A)의 Ti 막과 TiN 막이 각각 예를 들어, 30 ㎚ 정도와 50 ㎚ 정도의 상술된 두께를 갖도록 만들어지고, Al-Cu 막(29B)이 예를 들어, 500 ㎚ 정도의 상술된 두께를 갖도록 만들어지고, TiN 막(29C)이 예를 들어, 70 ㎚ 정도의 상술된 두께를 갖도록 만들어지는 것 또한 가정된다. 이 경우에 있어서, 이들 막 두께의 총합은 650 ㎚ 정도가 된다.
다음으로, 도 3b에 도시된 바와 같이 제1 금속 배선 층(29)을 도포하기 위한 방식으로, 제1 금속 배선 층(29) 아래의 층간 절연층(27A)과 같은 물질(예를 들어, SiO2)로 만들어진 층간 절연층(27B)이 그 위에 증착되어서 그것의 상부면을 평평하게 한다.
2개의 층간 절연층(27A 및 27B)이 각각 같은 재료로 만들어졌기 때문에, 증착 후 이들 2개의 층들은 집적된 층간 절연층(27)이 되고, 이들 2개의 층들은 제1 금속 배선 층(29) 사이에 놓인 방식으로 형성된다.
다음으로, 도 4a에 도시된 바와 같이 메모리 노드 전극(하부 전극)(24)을 정의하기 위한 패턴을 갖는 각각의 그루브(33)가 층간 절연층(27)내에 형성된다. 이 때에, 각 그루브(33)는 층간 절연층(27)에 위치된 절연막(질화성 막)(22)을 지나고, 또한 막(22) 아래에 위치된 층간 절연층(21)의 부분을 지나서 접촉층(17)에 도달하도록 배치된다.
그 후, 하부 전극(24) 물질이 그루브(33)내에 증착되고, 그것에 의해 이 전극(24)이 그루브(33)의 안쪽 벽과 바닥(bottom)내에 남아있는 방식으로, 하부 전극(24)을 형성한다.
다음으로, 그루브(33)내의 하부 전극(24)과 층간 절연층(27)을 도포하기 위한 방식으로, 유전체 막(25)과 플레이트(plate) 전극(상부 전극)(26)으로 사용하기 위한 물질이 순서대로 증착된다.
또한, 유전체 막(25)과 플레이트 전극(26)으로 사용하기 위한 이들 물질이 패턴화되어서, 메모리 셀부(2)와 배선 도출부에 해당하는 물질이 남을 수 있다.
이러한 방식으로, 도 4b에 도시된 바와 같이 메모리 노드 전극(하부 전극)(24), 유전체 막(25), 및 플레이트 전극(상부 전극)(26)으로 구성된 캐패시티브 소자 C가 형성된다.
메모리 노드 전극(24)과 플레이트 전극(26)의 재료로써, WN, TiN 등과 같은 금속 재료를 사용하는 것이 가능함을 유의해야 한다 .
또한, 유전체 막(25)의 재료로써, 예를 들어 두께 측면에서 상대적으로 얇게 만들어질 수 있는 Ta2O5 물질을 사용하는 것이 가능하다. 그리고, 이 물질은 예를 들어 10 ㎚ 정도의 상술된 두께로 증착된다.
이러한 방식으로 Ta2O5 물질이 유전체 막(25)의 물질로써 사용되는 경우에 있어서, 막 형성은 유기 CVD 방법을 사용하여 수행되기 때문에, 소스 가스로부터의 C가 Ta2O5 물질에 엔트랩되는(entrap) 것이 가능하다.
이 설명에서, 엔트랩되는 C를 제거하기 위해 열 처리, 오존 분위기에서의 자외선 방사 등이 수행되고, 이것에 의해 유전체 막(25)의 누설 특성을 향상시킬 수 있다.
이전에 형성된 제1 금속 배선 층(29)의 Al-Cu 막(29B)내에 함유된 Al이 녹지 않도록, 350 ℃ ~ 450 ℃의 온도 범위내에서 이러한 처리가 수행되는것이 필요되어 진다. 또한, 이 후에 계속되는 단계 또한 같은 이유로 450 ℃내의 온도로 실행된다.
다음으로, 용량 소자 C를 도포하기 위한 방법으로, 평평하게 한 절연막(20)이 형성된다. 또한, 연결 구멍들은 평평한 절연막(30)을 지나서, 용량 소자 C의 상부 전극(26)의 배선 도출부나 또는 제1 금속 배선 층(29)에 도달하기 위한 방식으로 형성된다.
접속 홀들 각각 내에는, 제2 접촉 층(30)이 형성되고, 평탄화 절연층(30) 상에는 선정된 패턴을 갖는 제2 금속 배선층(32)이 형성된다.
그 후, 비록 도시되지는 않았으나, 제2 금속 배선층(32)을 커버하기 위한 절연층들 등이 형성된다.
이러한 방식으로, 도 1 및 도 2에 도시된 구조를 갖는 반도체 장치(1)를 제조하는 것이 가능하다.
통상적으로, 용량 소자 C의 유전체막(25)으로는 질화막이 사용되고, 그 제조 공정에서는 70℃ 이상의 열처리가 수행된다. 즉, CVD 방법을 사용하여 피착, 액티베이션, 및 산화가 수행될 때, 온도는 상기 온도 범위로 떨어진다. 이 온도는 알루미늄이 녹는 온도이다.
따라서, 용량 소자를 형성한 후에 금속 배선층을 형성하는 것이 필수적이었다.
이와 대조적으로, 본 실시예의 제조 방법에 따르면, 용량 소자 C의 하부 전극(24) 및 상부 전극(26) 각각의 재료를 통상적인 다결정 실리콘 전극 물질로부터 금속 전극 물질, 예를 들어 WN, TiN 등과 같은 물질로 바꿈으로써, 저온 공정이 가능해진다.
이에 따라, Al을 함유하는 제1 금속 배선층(29)을 형성한 후에 용량 소자 C를 형성하는 것이 가능해진다. 그 결과, 메모리 셀 부분(2)과 다른 부분들(3, 4) 사이에, 수반되는 견고한 층을 위해, 피착 단계, 평탄화 단계, 등을 수행하는 것이 가능하다.
통상적으로, 예를 들면, 전기 도금 방법과 CMP(Chemical-Mechanical Polishing Method)의 조합을 사용하여 금속 배선층을 형성하는 방법에서는, CMP를 수행하기 위해 미리 각 백킹층(backing layer)이 웨이퍼 전역에 걸쳐 평탄화되는 것이 필요하다.
이와 대조적으로, 본 실시예에 따르면, 평탄화된 층-절연층과 금속 배선층을 복수개의 층들에 걸쳐 반복적으로 형성하는 일련의 공정 단계들 동안, 용량 소자 C는 로직 회로(4) 영역 내의 평탄도에 악영향을 주지 않는 제조 방법을 사용하여 형성된다. 그러므로, 통상의 로직 회로(4)에 배선 제조 공정 단계, 즉 단일-목적 공정 단계를 용이하게 적용하는 것이 가능하다.
즉, 본 실시에에서는, 용량 소자 C를 형성한 후 초래되는 높이 차를 매립시키기 위해 통상적으로 수행되던 평탄화 단계를 수행하는 것이 불필요해진다. 그러므로, 제조 공정이 간단해진다.
이어서, 본 발명의 다른 실시예가 설명된다.
본 실시예에서, 제1 및 제2 금속 배선층 각각은 매립형 금속층으로 형성되 고, 제2 금속 배선층과 그 하부에 배치되는 접촉층은 같은 재료로 일체적으로 형성된다.
도 5는 본 발명의 상기 다른 실시예에 따른 반도체 장치를 도시한 개략적인 단면도이다.
도 5의 단면도는 도 2의 경우에서와 같이 도 1의 A-A 라인에 따른 단면도에 해당한다.
이 반도체 장치(41)에서, 내측-층 배선이 되는 제1 금속 배선층(29)은 절연층(35)의 하부 부분에 매립된 매립 금속층으로 형성된다. 제1 금속 배선층(29)은 장벽층(29a)과 매립층(29b)의 적층 구조를 갖는다.
또한, 유사하게, 상부 배선이 되는 제2 금속 배선층(32)은 절연층(38)에 매립된 매립 금속층으로 형성된다. 또한, 제2 금속 배선층(32)은 제2 접촉층(31)의 재료와 같은 재료를 사용하여 형성된다. 즉, 제2 금속 배선층(32)은 장벽층(31a)과 매립층(31b)의 적층 구조를 가지며, 이 제2 금속 배선층(32)은 제2 접촉층(31)과 일체적으로 형성된다.
매립층들 각각의 재료들을 예를 들면 다음과 같다.
제1 접촉층(28)에 있어서는, 앞선 실시예의 경우에서와 같이, 예를 들면, TiN막과 Ti막의 적층막이 매립층(28b)으로서 사용된다.
제1 금속 배선층(29)은, 도 5의 경우에, 제1 접촉층(28)의 재료와 다른 재료를 사용하여 구성된다. 즉, 예를 들면, 이중 da 머신 방법을 사용하여 Cu를 도포함으로써, 제1 금속 배선층(29)이 Cu로 만들어진 백킹 장벽층(29a)과 Cu로 된 매립 층(29b)으로 구성될 수 있는 데, 여기서 백킹 장벽층(29a)은 CVD 방법을 사용하여 형성되었고, 매립층(29b)은 C다른 방법인 예를 들면 도금 방법을 사용하여 형성되었다.
또한, 제2 접촉층(31)과 일체적으로 형성되는 제2 금속 배선층(32)은 제1 금속 배선층(29)의 재료와 같은 재료로 만들어질 수 있다. 즉, 제2 금속 배선층(32)은 Cu로 된 하부코팅 장벽층(31a)과 다른 방법을 사용하여 Cu로 형성된 매립층(31b)으로 구성될 수 있다.
제2 접촉층(31)과 일체화되는 제2 금속 배선층(32)을 위해, 제1 접촉층(28)의 경우에서와 같이 W 등의 막을 사용하는 것도 가능하다.
이 경우에, 제1 접촉층(28)의 경우와 같이, 텅스텐 막 등을 사용하는 제1 금속 배선층(29)의 경우, 제1 금속 배선층(29)은 도 5에 도시된 제2 금속 배선층(32)의 경우에서와 같은 집적 구조를 갖도록 제조되는 것을 유의할 만하다.
이 경우, 제1 금속 배선층(29)은 제1 접촉층(28)와 동시에 형성된다.
본 실시예에서, 제1 금속 배선층(29) 및 제2 금속 배선층(32) 각각은 매립형 금속층으로 구성된다. 그러므로, 각각의 층간 절연층(35 및 38) 하부에는 금속 배선층(29 및 32)내에 매립된 그루브 형성시에 에칭에 대한 스톱퍼가 되는 절연막(질화막; 34 및 37)이 형성된다.
절연막(질화막; 37) 하부에는 도 2의 평탄화 절연층(20)이 형성되는 것과 동일한 용도로 평탄화 절연층(36)이 형성된다는 것을 유의할 만하다.
다른 구성은 도 1에 도시된 반도체 장치(1)의 구성과 동일하기 때문에, 동일 한 참조 번호로 각각 표시하였으며, 중복된 설명은 생략한다.
본 실시예의 반도체 장치(41)에 따르면, 반도체 장치(41)는 선행 실시예의 반도체 장치(1)에서 달성할 수 있는 것과 동일한 효과를 갖는다. 또한, 제2 금속 배선층(32)은 제2 접촉층의 재료와 동일한 재료를 사용하여 그 하부에 배치된 제2 접촉층과 집적된다. 그 결과, 이들 2개의 층이 동시에 형성되므로 제조 공정의 단계 수를 줄일 수 있다. 따라서, 제조 공정이 간략화된다.
또한, 제1 금속 배선층(29) 및 제2 금속 배선층(32)이 각각 매립형 금속층으로 형성되기 때문에, 최종 구조의 표면이 평탄화될 수 있다. 그 결과, 금속 배선층(29 및 32)를 사용함으로써 층간 단차가 발생되지 않는다.
이제, 반도체 장치(41)를 제조하는 방법을 설명하기로 한다.
먼저, 종래의 반도체 장치(101)와 관련하여 도 11a 및 11b에 도시된 것과 동일한 공정 단계가 수행된다.
즉, 메모리 노드 전극의 접촉층(17)을 형성한 후, 그 결과적 구조의 전표면 상에 절연막(질화막; 22)이 형성된다. 이러한 공정까지, 제조 공정은 선행 실시예에 따른 공정들과 동일하다.
그 후, 절연막(질화막; 22) 상에 층간 절연층(27)이 증착된다. 그리고, 층간 절연층(27) 상에 절연막(질화막; 34)이 형성된다. 전술한 바와 같이, 절연막(질화막; 34)은 에칭에 대한 스톱퍼가 된다.
또한, 절연막(질화막; 34) 상에는 이후에 형성될 제1 금속 배선층(29)의 두께와 대응하는 두께를 갖는 절연막(35A)이 증착된다.
그리고, 절연막(35A)에는, 에칭에 의해 제1 금속 배선층(29)을 형성하는 그루브가 절연막(질화막; 34)까지 연장되도록 형성된다.
그 후, 얇은 장벽층(29A) 형성 후, 장벽층(29B)이 형성되어 그루브를 매립한다. 그 후, 에치-백이 행해진다. 그 후, 도 6a에 도시된 바와 같이, 매립형 금속층으로 구성된 제1 금속 배선층(29)이 형성된다.
그 후, 도 6b에 도시된 바와 같이, 제1 금속 배선층(29)을 피복하여 층간 절연층(35B)이 증착된다. 이러한 층간 절연층(35B)은 제1 금속 배선층(29)이 내부에 매립된 절연층(35A)의 재료와 동일한 재료를 사용하여 형성된다. 그 결과, 집적된 층간 절연층(35)이 형성된다.
그 후, 도 7a에 도시된 바와 같이, 메모리 노드 전극(하부 전극; 24)을 형성하는 그루브(33)가 층간 절연층(35), 절연막(질화막; 34) 및 층간 절연층(27) 내에 형성된다. 이 때, 그루브(33)는 층간 절연층(27) 하부에 배치된 절연막(질화막)을 통과하며, 그 하부에 배치된 층간 절연층(21)의 일부를 통과한다. 따라서, 그루브(33)가 접촉층(17)까지 연장되도록 제조된다.
그 후, 하부 전극(24)의 재료가 그루브(33) 내에 증착된다. 그리고, 그 재료가 그루브(33)의 내벽 및 하부에 남아 하부 전극(24)을 형성하도록 그 결과적 구조의 표면이 패터닝된다.
그 후, 그루브(33) 내의 하부 전극(24) 및 그 상부로부터 층간 절연층(35)을 피복하여, 유전막(26) 및 플레이트 전극(상부 전극; 26)이 순차적으로 증착된다.
또한, 메모리 셀부(2)에 대응하는 부분 및 배선 부가 남을 수 있도록 유전막(25) 및 플레이트 전극(26)의 재료의 패터닝이 수행된다.
이러한 방식으로, 도 7b에 도시된 바와 같이, 메모리 노드 전극(하부 전극; 24), 유전막(25) 및 플레이트 전극(상부 전극; 26)으로 구성된 용량 소자 C가 형성된다.
메모리 노드 전극(24), 유전막(25) 및 플레이트 전극(26)의 재료로는 선행 실시예에 따른 반도체 장치(1)의 경우와 동일한 재료를 사용할 수 있음을 유의할 만하다.
다음에 용량 소자 C를 피복하면, 평탄화 절연층(36)이 형성되고, 그 위에 절연막(질화물막; 37) 및 절연층(38)이 순차로 피착된다.
후속하여, 제2 금속 배선층부(32)를 한정하기 위한 그루브들이 절연층(38) 내에 형성된다. 또한, 절연층(38) 아래 위치된 절연막(37, 37 및 35)에는 제1 금속 배선층(29) 또는 용량 소자 C의 플레이트 전극(26)의 배선 부까지 연장되는 접속 홀들이 형성되어 있다.
이들 그루브 및 접속 홀들은 매번 마스크 패턴을 교체하면서 2회 실행된는 에칭 단계에 의해 형성될 수 있어, 이들 그루부 및 접속 홀들은 이들 중 어느 것을 먼저 형성하는 가에 관계없이 형성될 수 있다.
다음에는 그루부 및 접속 홀들 각각 내에 장벽층(31A)이 형성되고, 또한 그루부 및 접속 홀들 각각은 매립층(31B)으로 매립된다. 그리고, 에칭-백을 행함으로써, 매립 금속층으로 구성되는 제2 금속 배선층(32)이 형성된다.
후속 단계들을 예시하지는 않았지만, 필요에 따라 층간 절연층, 또는 이러한 층 상에 배치된 금속 배선층이 형성된다.
이와 같이 하여, 도 5에서 도시된 구성을 갖는 반도체 장치(41)를 제조할 수 있다.
지금부터, 본 발명의 다른 실시예에 대해 기술하기로 한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 개략적인 단면을 도시한 것이다.
도 8의 단면도는 도 2의 경우에서와 같이 도 1의 평면도의 A-A을 따라 절취한 단면도에 대응한다.
반도체 장치(51)에서, 특히, 메모셀 부(2)에 대응하는 층간 절연층(35)의 일부가 제거되고, 제거된 이 부분에 대응하여 메모셀 부(2)를 둘러싸도록 요면부(35X)가 형성된다.
그리고, 요면부(35X)를 따라 용량 소자 C의 플레이트 전극(상부 전극; 26)의 배선 부가 연장되어 있고, 이 배선 부의 말단부는 층간 절연층(35) 상으로까지 연장된다.
또한, 반도체 장치(51)에서는, 용량 소자 C의 구성은 선행 실시예의 경우와는 다르다. 메모리 노드 전극(하부 전극;24)의 구성은 선행 실시예의 경우에서와 동일하다는 것에 주목할 필요가 있다.
이 실시예에서는, 메모셀 부(2)의 층간 절연층(35)이 제거되므로, 인접하는 메모리셀에 대응하는 메모리 노드 전극들(하부 전극; 24) 간에는 층간 절연층(35)이 존재하지 않는다.
그리고, 인접 메모리셀에 대응하는 메모리 노드 전극들(하부 전극; 24) 간에는 층간 절연층(35) 대신에, 메모리 노드 전극들(하부 전극; 24)의 U자형 구조의 내부의경우에서와 같이 유전체막(25) 및 플레이트 전극(상부 전극; 26)이 형성된다.
그 결과, 선행 실시예들에 따른 반도체 장치(1 및 41) 각각에 비해, 하부 전극(24)과 유전체막(25) 간의 접촉부의 면적이 크게 된다.
또한, 층간 절연층간 절연층면부(35X)를 따라 형성되어진 용량 소자 C의 플레이트 전극(상부 전극; 26)의 해당 배선 부의 중간 위치에 제2 금속 배선층(32)으로부터 연장되는 접촉층이 접속되어 있다.
이러한 접촉층과 플레이트 전극(26)의 배선 부가 서로 접속되는 위치의 높이는 제1 금속 배선층(29)의 높이에 근접한다.
이러한 이유 때문에, 플레이트 전극(26)의 배선 부에 접속된 제2 접촉층의 깊이와 제1 금속 배선층에 접속된 제2 접촉층의 깊이는 거의 동일하다.
본 실시예에서는 제1 금속 배선층(29)을 매립 금속층으로 만들기 위하여 에칭에 대한 스톱퍼로서 형성된 절연막(질화막; 34)이 메모리 셀부(2)에 대응하는 층간 절연층(35)을 제거할 때 수행되는 에칭에 대한 스톱퍼의 역할도 한다는 점에 유의해야 한다.
또한, 용량 소자(C)의 높이는 각각의 전술한 실시예에 따른 반도체 장치(1, 41)의 각각의 경우에서와 거의 같다.
다른 구성은 도 5에 도시된 반도체 장치의 경우에서와 동일하고, 따라서 이 러한 구성은 동일한 참조 번호에 의해 표시되며, 이에 대한 중복 설명은 생략된다.
본 실시예에서는 전술한 바와 같이 구성됨에 따라 인접 메모리 셀에 대응하는 메모리 노드 전극(하부 전극; 24)의 각 측부에, 즉 U자형 구조의 외측 표면에도 용량이 형성될 수 있다. 그 결과, 용량을 구성하는 유효 면적이 증가되어 용량 소자(C)의 용량이 증가될 수 있다.
접촉층의 접촉 구멍을 형성하기 위한 에칭이 수행될 때, 에칭 조건은 가장 깊은 접촉 구멍에 따라 설정된다. 따라서, 접촉 구멍들간의 깊이 차가 클 때에는 얕은 접촉 구멍에서 오버에칭이 발생하기 쉬운 문제가 생긴다.
이에 달리 본 실시예에서는 전술한 바와 같이 제2 접촉 구멍의 깊이가 거의 동일하게 만들어지기 때문에 오버에칭의 발생을 억제할 수 있다.
이어서, 반도체 장치(51)를 제조하는 방법을 설명한다.
먼저, 전술한 실시예에 따른 반도체 장치(41)와 관련된 도 6a 내지 7a에 도시된 것과 동일한 공정 단계가 실시된다.
그 다음, 전술한 실시예에 따른 반도체 장치(1)의 경우에서와 같이, 하부 전극(24)의 재료가 메모리 노드 전극(하부 전극; 24)을 정의하기 위한 그루브(33) 안에 피착된다. 이후, 결과 구조에 대한 패터닝이 실시되어 상기 재료가 그루브의 내벽 및 바닥부에 남음으로써 하부 전극(24)이 형성된다.
이후, 도 9a에 도시된 바와 같이, 비등방성 및/또는 등방성 에칭에 의해 메모리 셀부(2)의 층간 절연층(35)에 대한 제거가 실시된다. 이때, 층간 절연층(35) 하부에 위치한 절연막(질화막; 34)은 에칭 스톱퍼가 된다.
결과적으로, 하부 전극(24) 주위에 위치한 층간 절연층(35)이 제거된다. 동시에 도 8에 도시된 함몰부(35X)가 층간 절연층(24)에 형성된다.
또한, U자형 하부 전극(24)의 내외측에 개구가 형성된다.
그 다음, 메모리 노드 전극(하부 전극; 24)을 피복하는 방식으로 유전막(25) 및 플레이트 전극(상부 전극; 26)의 재료가 연속 피착된다.
그리고, 유전막(25) 및 플레이트 전극(26)의 재료는 메모리 셀부 및 배선 부에 대응하는 부분이 남도록 패터닝된다. 도 9b에 도시된 바와 같이, 이러한 패터닝에 의해 메모리 노드 전극(24), 유전막(25) 및 플레이트 전극(26)으로 구성된 용량 소자(C)가 형성된다.
이때, 플레이트 전극(26)의 배선 부는 층간 절연층(35) 상부까지 층간 절연층(35)의 함몰부(35X)를 따라 형성된다.
그 다음, 결과 구조의 전표면을 피복하는 방식으로 평탄화 절연층(36)이 형성되며, 절연막(질화막; 37) 및 절연층(38)이 연속 형성된다.
이후, 전술한 실시예에 따른 반도체 장치(41)의 경우에서와 같이, 매립 금속층의 사용에 기초한 제2 금속 배선층(32)이 제2 접촉층과 통합됨으로써 형성된다.
이러한 방식으로 도 8에 도시된 반도체 장치(51)를 제조할 수 있다.
여기서, 본 실시예의 경우, 그루브(33)는 절연층(35, 34, 27)에 형성되며, 그 다음 하부 전극(24)이 그루브의 내벽 및 바닥부에 형성된다. 이후, 하부 전극(24)이 남은 상태에서 그 주위에 위치한 층간 절연층(35)이 제거된다. 따라서, 전술한 실시예의 경우와 비교할 때 레지스트 막의 수가 한 장 증가하게 되며, 따라서 에칭 단계 수가 한 번 증가한다.
따라서, 본 실시예에 따른 반도체 장치(51)의 구성은 특히 제조 공정의 단순화를 원할 때보다는 용량 증가를 원할 때에 더 적합하다.
본 발명은 상기 실시예에 국한되는 것이 아니라 본 발명의 사상 및 범위를 벗어나지 않고 다양한 다른 구성이 만들어질 수 있다.
첨부된 도면을 참조하여 본 발명의 바람직한 실시예가 설명되었지만, 본 발명은 전술한 구체적인 실시예에 국한되는 것이 아니라 첨부된 특허 청구 범위에 기재된 발명의 사상 또는 범위를 벗어나지 않고 당해 분야의 전문가에 의해 다양한 수정 및 변형이 이루어질 수 있다는 것을 이해해야 한다.
전술한 본 발명에 따르면, 용량의 획득을 보장할 수 있을 만큼 충분히 큰 높이를 가진 용량 소자를 형성하는 것이 가능하다.
또한, 금속 배선층 상에 사용하기 위한 접촉 구멍을 얕게 만들 수 있으며, 따라서 용량 소자에 의해 악영향을 받지 않고 금속 배선층을 형성할 수 있다. 따라서, 집적도의 향상이 가능하다.
따라서, 반도체 메모리 및 논리 회로가 탑재된 반도체 장치에서 용량의 증가 및 집적도의 증가를 모두 달성할 수 있다.
또한, 통상적으로 용량 소자를 형성한 후에 레벨 차를 제거하기 위해 수행되는 평탄화 단계가 필요 없게 된다. 이것은 제조 공정을 단순화할 수 있다.
또한, 메모리 셀부에서, 메모리 셀부의 제1 금속 배선층 상부에 위치한 절연 층을 제거할 때, 그리고 제거된 절연층 부분에 용량 소자를 형성할 때, 하부 전극과 유전막 간의 접촉부의 면적이 커진다. 이 면적을 크게 함으로써 용량 소자의 유효 면적을 증가시킬 수 있으며, 따라서 용량을 더 크게 할 수 있다.

Claims (13)

  1. 메모리 셀부와 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 동일 반도체 기판 상에 혼재된 반도체 장치에 있어서,
    대응 비트 라인보다 상부에 위치하고 상기 메모리 셀부에 형성된 용량 소자,
    절연막들을 관통하는 접속홀 내에 매립 금속층으로 구성되고, 상기 반도체 기판에 형성된 확산층에 접속되거나 상기 반도체 기판 상의 하부층 배선에 접속되도록 하는 방식으로, 상기 주변 회로부 및 상기 논리 회로에 형성된 제1 접촉층,
    상기 반도체 기판의 주면(main surface)과 실질적으로 평행하게 상기 제1 접촉층에 접속되도록 하는 방식으로 형성된 제1 금속 배선층,
    절연막들을 관통하는 접속홀 내에 매립 금속층으로 구성되고, 상기 제1 금속 배선층에 접속되도록 하는 방식으로 형성된 제2 접촉층,
    상기 제2 접촉층에 접속되도록 하는 방식으로, 상기 용량 소자보다 상부에 위치한 절연층 상에 형성된 제2 금속 배선층, 및
    상기 제1 금속 배선층을 그 사이에 두는 절연층들을 관통하고, 상기 메모리 셀부에 형성된 그루브
    를 포함하며,
    상기 용량 소자가 상기 그루브, 및 상기 절연층들 중 상부 절연층에 형성되는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 금속 배선층이, 상기 제1 접촉층과 동일한 재료를 사용하여 상기 제1 접촉층과 일체로 형성된 반도체 장치.
  3. 제1항에 있어서, 상기 제2 금속 배선층이, 상기 제1 접촉층과 동일한 재료를 사용하여 상기 제2 접촉층과 일체로 형성된 반도체 장치.
  4. 제1항에 있어서, 상기 제1 금속 배선층 또는 상기 제2 금속 배선층이, 절연막 내에 매립된 매립 금속층으로 구성된 반도체 장치.
  5. 메모리 셀부와 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 동일 반도체 기판 상에 혼재된 반도체 장치에 있어서,
    대응 비트 라인보다 상부에 위치하고 상기 메모리 셀부에 형성된 용량 소자,
    절연막들을 관통하는 접속홀 내에 매립 금속층으로 구성되고, 상기 반도체 기판에 형성된 확산층에 접속되거나 상기 반도체 기판 상의 하부층 배선에 접속되도록 하는 방식으로, 상기 주변 회로부 및 상기 논리 회로에 형성된 제1 접촉층,
    상기 반도체 기판의 주면과 실질적으로 평행하게 상기 제1 접촉층에 접속되도록 하는 방식으로 형성된 제1 금속 배선층,
    절연막들을 관통하는 접속홀 내에 매립 금속층으로 구성되고, 상기 제1 금속 배선층에 접속되도록 하는 방식으로 형성된 제2 접촉층, 및
    상기 제2 접촉층에 접속되도록 하는 방식으로, 상기 용량 소자보다 상부에 위치한 절연층 상에 형성된 제2 금속 배선층
    을 포함하며,
    상기 메모리 셀부에 위치한 상기 제1 금속 배선층 상의 절연층의 일부가 제거되고, 상기 용량 소자가, 적어도 상기 절연층 일부를 제거함으로써 형성된 영역에 형성된 반도체 장치.
  6. 제5항에 있어서, 상기 절연층의 일부가 제거된 후에, 상기 절연층의 나머지 부분을 따라서 상기 용량 소자의 배선 도출부(wiring- taking out portion)가 형성된 반도체 장치.
  7. 제5항에 있어서, 상기 제1 금속 배선층이, 상기 제1 접촉층과 동일한 재료를 사용함으로써 상기 제1 접촉층과 일체로 형성된 반도체 장치.
  8. 제5항에 있어서, 상기 제2 금속 배선층이, 상기 제1 접촉층과 동일한 재료를 사용함으로써 상기 제2 접촉층과 일체로 형성된 반도체 장치.
  9. 제5항에 있어서, 상기 제1 금속 배선층 또는 상기 제2 금속 배선층이, 절연막 내에 매립된 매립 금속층으로 구성된 반도체 장치.
  10. 메모리 셀부와 주변 회로부로 구성된 반도체 메모리 및 논리 회로가 동일한 반도체 기판 상에 혼재된 반도체 장치를 제조하는 방법에 있어서,
    상기 메모리 셀부에 제1 층간 절연층(layer-insulating layer) 상에 금속 배선층을 형성하는 단계,
    상기 금속 배선층을 커버하는 방식으로, 제2 층간 절연층을 형성하는 단계,
    상기 메모리 셀부에서 상기 제1 및 제2 층간 절연층 각각의 적어도 일부를 제거하는 단계, 및
    상기 제1 및 제2 층간 절연층의 제거된 부분에 대응하는 영역에 용량 소자를 형성하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 각 메모리 셀에 대응하는 그루브가, 상기 제1 및 제2 층간 절연층 각각의 일부를 제거함으로써 형성되고, 상기 그루브의 바닥부 및 내벽 상에 상기 용량 소자의 하부 전극이 형성되는 방법.
  12. 제11항에 있어서, 상기 하부 전극의 형성 후에, 상기 메모리 셀부의 제2 층간 절연층에 대한 제거를 수행하여, 상기 하부 전극 상에 유전체막 및 상부 전극을 형성함으로써 용량 소자를 형성하는 방법.
  13. 제12항에 있어서, 상기 상부 전극의 배선 도출부가, 상기 제2 층간 절연층의 나머지 부분을 따라서 형성되는 방법.
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