JPH10173151A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10173151A JPH10173151A JP8335256A JP33525696A JPH10173151A JP H10173151 A JPH10173151 A JP H10173151A JP 8335256 A JP8335256 A JP 8335256A JP 33525696 A JP33525696 A JP 33525696A JP H10173151 A JPH10173151 A JP H10173151A
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Abstract
(57)【要約】
【課題】 配線を接続するための接続孔の加工精度を向
上し、また、半導体基板へのメタル拡散を抑えてＤＲＡ
Ｍの信頼度を向上することのできる技術を提供する。 【解決手段】 周辺回路部のｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域６上の絶縁層およびビット線を構
成するＷＳｉx 膜１７上の絶縁層に第４のコンタクトホ
ール３１ａ，３１ｂをそれぞれ形成し、情報蓄積用容量
素子のプレート電極を構成するＴｉＮ膜２８上の絶縁層
に、第４のコンタクトホール３１ａ，３１ｂとは異なる
製造工程において、スルーホール３６ｃを形成する。
上し、また、半導体基板へのメタル拡散を抑えてＤＲＡ
Ｍの信頼度を向上することのできる技術を提供する。 【解決手段】 周辺回路部のｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域６上の絶縁層およびビット線を構
成するＷＳｉx 膜１７上の絶縁層に第４のコンタクトホ
ール３１ａ，３１ｂをそれぞれ形成し、情報蓄積用容量
素子のプレート電極を構成するＴｉＮ膜２８上の絶縁層
に、第４のコンタクトホール３１ａ，３１ｂとは異なる
製造工程において、スルーホール３６ｃを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報蓄積用容量素
子を備えたメモリセルを有する半導体集積回路装置に関
し、特に、ＤＲＡＭ（Dynamic Random Access Memory）
に適用して有効な技術に関するものである。
子を備えたメモリセルを有する半導体集積回路装置に関
し、特に、ＤＲＡＭ（Dynamic Random Access Memory）
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の一つに、メモリセ
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semicouductor Field Effect Transistor)と情報蓄積用
容量素子とで構成されたＤＲＡＭがある。しかし、ＤＲ
ＡＭはその大容量化に伴い、メモリセルの微細化が進
み、情報蓄積用容量素子の蓄積電荷量が減少して、情報
保持特性が低下するという問題がある。そこで、近年の
大容量ＤＲＡＭでは、情報蓄積容量素子をメモリセル選
択用ＭＩＳＦＥＴの上方に配置し、蓄積電極の表面積を
大きくして蓄積電荷量の増大を図ることができるスタッ
ク構造のメモリセルが採用されている。
ルがメモリセル選択用ＭＩＳＦＥＴ（Metal Insulator
Semicouductor Field Effect Transistor)と情報蓄積用
容量素子とで構成されたＤＲＡＭがある。しかし、ＤＲ
ＡＭはその大容量化に伴い、メモリセルの微細化が進
み、情報蓄積用容量素子の蓄積電荷量が減少して、情報
保持特性が低下するという問題がある。そこで、近年の
大容量ＤＲＡＭでは、情報蓄積容量素子をメモリセル選
択用ＭＩＳＦＥＴの上方に配置し、蓄積電極の表面積を
大きくして蓄積電荷量の増大を図ることができるスタッ
ク構造のメモリセルが採用されている。
【０００３】上記スタック構造のメモリセルのなかで
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルが１６Ｍｂｉｔ以上のＤ
ＲＡＭに用いられている。このＣＯＢ構造のメモリセル
を採用することによって、情報蓄積用容量素子の構造
を、例えばフィン構造またはクラウン構造のように立体
化して蓄積電極の表面積をより大きくとることが可能と
なる。
も、メモリセルに蓄積される情報の入出力に使用される
ビット線の上方に情報蓄積用容量素子を配置するキャパ
シタ・オーバー・ビットライン（Capacitor Over Bitli
ne；ＣＯＢ）構造のメモリセルが１６Ｍｂｉｔ以上のＤ
ＲＡＭに用いられている。このＣＯＢ構造のメモリセル
を採用することによって、情報蓄積用容量素子の構造
を、例えばフィン構造またはクラウン構造のように立体
化して蓄積電極の表面積をより大きくとることが可能と
なる。
【０００４】なお、上記構造の情報蓄積用容量素子を有
するＤＲＡＭについては、例えば、培風館発行「超ＬＳ
Ｉメモリ」１９９４年１１月５日発行、伊藤清男著、Ｐ
１６に記載されている。
するＤＲＡＭについては、例えば、培風館発行「超ＬＳ
Ｉメモリ」１９９４年１１月５日発行、伊藤清男著、Ｐ
１６に記載されている。
【０００５】
【発明が解決しようとする課題】上記構造の情報蓄積用
容量素子を備えたＤＲＡＭについて、本発明者らが検討
したところ、以下のような問題があることを見い出し
た。
容量素子を備えたＤＲＡＭについて、本発明者らが検討
したところ、以下のような問題があることを見い出し
た。
【０００６】図１１は、本発明者によって検討された、
クラウン構造の情報蓄積用容量素子を備えたメモリセル
を有するＤＲＡＭのメモリセルと周辺回路部のｎチャネ
ル型ＭＩＳＦＥＴＱｓの一例を示す要部断面図である。
クラウン構造の情報蓄積用容量素子を備えたメモリセル
を有するＤＲＡＭのメモリセルと周辺回路部のｎチャネ
ル型ＭＩＳＦＥＴＱｓの一例を示す要部断面図である。
【０００７】図１１に示すように、例えば、半導体基板
１の主面上に堆積した第１導電膜（タングステンシリサ
イド（ＷＳｉx ）膜と多結晶シリコン膜の積層膜）でメ
モリセル選択用ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳ
ＦＥＴＱｓのゲート電極５を形成し、この第１導電膜の
上層に堆積した第２導電膜（多結晶シリコン膜１３）で
メモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域
１０上に設けられる第１のコンタクトホール１１内に第
１プラグ電極を形成し、この第２導電膜の上層に堆積し
た第３導電膜（ＷＳｉx 膜１７と多結晶シリコン膜１６
の積層膜）でビット線を形成し、この第３導電膜の上層
に堆積した第４導電膜（多結晶シリコン膜２２，２３，
２５，２７）で情報蓄積用容量素子の下部電極である蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（多結晶シリコン膜４６）で情報蓄積用容量素子
の上部電極であるプレート電極を形成し、この第５導電
膜の上層に堆積した第６導電膜（窒化チタン（ＴｉＮ）
膜３４とタングステン（Ｗ）膜３３とチタン（Ｔｉ）膜
３２の積層膜）でプレート電極、ビット線およびｎチャ
ネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６の引き出し
電極の第１層目の配線を形成する構造が考えられる。
１の主面上に堆積した第１導電膜（タングステンシリサ
イド（ＷＳｉx ）膜と多結晶シリコン膜の積層膜）でメ
モリセル選択用ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳ
ＦＥＴＱｓのゲート電極５を形成し、この第１導電膜の
上層に堆積した第２導電膜（多結晶シリコン膜１３）で
メモリセル選択用ＭＩＳＦＥＴの一方のｎ型半導体領域
１０上に設けられる第１のコンタクトホール１１内に第
１プラグ電極を形成し、この第２導電膜の上層に堆積し
た第３導電膜（ＷＳｉx 膜１７と多結晶シリコン膜１６
の積層膜）でビット線を形成し、この第３導電膜の上層
に堆積した第４導電膜（多結晶シリコン膜２２，２３，
２５，２７）で情報蓄積用容量素子の下部電極である蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（多結晶シリコン膜４６）で情報蓄積用容量素子
の上部電極であるプレート電極を形成し、この第５導電
膜の上層に堆積した第６導電膜（窒化チタン（ＴｉＮ）
膜３４とタングステン（Ｗ）膜３３とチタン（Ｔｉ）膜
３２の積層膜）でプレート電極、ビット線およびｎチャ
ネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６の引き出し
電極の第１層目の配線を形成する構造が考えられる。
【０００８】この場合、上記第３導電膜のビット線は、
第２のコンタクトホール（図示せず）を通してメモリセ
ル選択用ＭＩＳＦＥＴの他方のｎ型半導体領域（図示せ
ず）に接続され、上記第４の導電膜の蓄積電極は、第３
のコンタクトホール２４を通して前記第１のコンタクト
ホール１１内に設けられた第１プラグ電極に接続され、
上記第６導電膜の第１層目の配線は、第４のコンタクト
ホール３１ａ〜３１ｃを通してビット線、ｎチャネル型
ＭＩＳＦＥＴＱｓのｎ型半導体領域６、プレート電極に
接続されている。
第２のコンタクトホール（図示せず）を通してメモリセ
ル選択用ＭＩＳＦＥＴの他方のｎ型半導体領域（図示せ
ず）に接続され、上記第４の導電膜の蓄積電極は、第３
のコンタクトホール２４を通して前記第１のコンタクト
ホール１１内に設けられた第１プラグ電極に接続され、
上記第６導電膜の第１層目の配線は、第４のコンタクト
ホール３１ａ〜３１ｃを通してビット線、ｎチャネル型
ＭＩＳＦＥＴＱｓのｎ型半導体領域６、プレート電極に
接続されている。
【０００９】しかしながら、図１１に示すように、ビッ
ト線上、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領
域６上およびプレート電極上に設けられる第４のコンタ
クトホール３１ａ〜３１ｃは材質および厚さの異なる複
数の絶縁層に同時に形成される。
ト線上、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領
域６上およびプレート電極上に設けられる第４のコンタ
クトホール３１ａ〜３１ｃは材質および厚さの異なる複
数の絶縁層に同時に形成される。
【００１０】すなわち、ビット線上に設けられる第４の
コンタクトホール３１ａは、ＢＰＳＧ（Boron Phospho
Silicate Glass）膜３０、酸化シリコン膜２９および酸
化シリコン膜１８によって構成される絶縁層に形成さ
れ、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６
上に設けられる第４のコンタクトホール３１ｂは、ＢＰ
ＳＧ膜３０、酸化シリコン膜２９、酸化シリコン膜１
８、酸化シリコン膜１２、ＢＰＳＧ膜９、酸化シリコン
膜８およびゲート絶縁膜４と同一層の絶縁膜によって構
成される絶縁層に形成され、プレート電極上に設けられ
る第４のコンタクトホール３１ｃは、ＢＰＳＧ膜３０お
よび酸化シリコン膜２９によって構成される絶縁層に形
成される。
コンタクトホール３１ａは、ＢＰＳＧ（Boron Phospho
Silicate Glass）膜３０、酸化シリコン膜２９および酸
化シリコン膜１８によって構成される絶縁層に形成さ
れ、ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６
上に設けられる第４のコンタクトホール３１ｂは、ＢＰ
ＳＧ膜３０、酸化シリコン膜２９、酸化シリコン膜１
８、酸化シリコン膜１２、ＢＰＳＧ膜９、酸化シリコン
膜８およびゲート絶縁膜４と同一層の絶縁膜によって構
成される絶縁層に形成され、プレート電極上に設けられ
る第４のコンタクトホール３１ｃは、ＢＰＳＧ膜３０お
よび酸化シリコン膜２９によって構成される絶縁層に形
成される。
【００１１】従って、第４のコンタクトホール３１ａ〜
３１ｃは異なる複数のアスペクト比（深さ／幅）を有す
るため、すべての第４のコンタクトホール３１ａ〜３１
ｃを加工精度よく形成することが困難となっている。
３１ｃは異なる複数のアスペクト比（深さ／幅）を有す
るため、すべての第４のコンタクトホール３１ａ〜３１
ｃを加工精度よく形成することが困難となっている。
【００１２】また、情報蓄積用容量素子の容量絶縁膜に
は、従来、酸化シリコン膜または酸化シリコン膜と窒化
シリコン膜からなる２層膜が用いられているが、Ｔａ2
Ｏ5膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜またはＰｂ（Ｚｒ，
Ｔｉ）Ｏ3 膜などの比誘電率の高い酸化メタル膜を容量
絶縁膜に用いることによって、蓄積電荷量の増大を図る
検討がなされている。ここで、プレート電極に従来方法
と同様の多結晶シリコン膜を用いると、多結晶シリコン
膜と容量絶縁膜である酸化メタル膜との間に酸化シリコ
ン膜が形成されて、酸化メタル膜の高誘電率特性が生か
せなくなる。このため、通常、プレート電極はメタル膜
（例えば、Ｗ膜）またはメタルナイトライド膜（例え
ば、ＴｉＮ膜または窒化タングステン（ＷＮ）膜）によ
って構成される。
は、従来、酸化シリコン膜または酸化シリコン膜と窒化
シリコン膜からなる２層膜が用いられているが、Ｔａ2
Ｏ5膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜またはＰｂ（Ｚｒ，
Ｔｉ）Ｏ3 膜などの比誘電率の高い酸化メタル膜を容量
絶縁膜に用いることによって、蓄積電荷量の増大を図る
検討がなされている。ここで、プレート電極に従来方法
と同様の多結晶シリコン膜を用いると、多結晶シリコン
膜と容量絶縁膜である酸化メタル膜との間に酸化シリコ
ン膜が形成されて、酸化メタル膜の高誘電率特性が生か
せなくなる。このため、通常、プレート電極はメタル膜
（例えば、Ｗ膜）またはメタルナイトライド膜（例え
ば、ＴｉＮ膜または窒化タングステン（ＷＮ）膜）によ
って構成される。
【００１３】しかしながら、プレート電極にメタル膜ま
たはメタルナイトライド膜を用いると第４のコンタクト
ホール３１ｂ，３１ｃを形成する際、第４のコンタクト
ホール３１ｃの下地材料であるメタルまたはメタルナイ
トライドが第４のコンタクトホール３１ｃの形成時にエ
ッチングされて、第４のコンタクトホール３１ｂを通し
てｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６に
メタルが拡散し、メタル汚染による少数キャリアのライ
フタイムの劣化が生じる。
たはメタルナイトライド膜を用いると第４のコンタクト
ホール３１ｂ，３１ｃを形成する際、第４のコンタクト
ホール３１ｃの下地材料であるメタルまたはメタルナイ
トライドが第４のコンタクトホール３１ｃの形成時にエ
ッチングされて、第４のコンタクトホール３１ｂを通し
てｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６に
メタルが拡散し、メタル汚染による少数キャリアのライ
フタイムの劣化が生じる。
【００１４】さらに、第４のコンタクトホール３１ａの
下地材料はメタルシリサイド（ＷＳｉx 膜１７）、第４
のコンタクトホール３１ｂの下地材料は半導体基板１を
構成するシリコン、第４のコンタクトホール３１ｃの下
地材料はメタルまたはメタルナイトライドとなり、第４
のコンタクトホール３１ａ〜３１ｃを形成する際のエッ
チング選択比が、それぞれのコンタクトホールで異なっ
てしまう。このため、エッチングの終点を正確に把握す
ることが難しく、第４のコンタクトホール３１ａ〜３１
ｃを加工精度よく形成することが困難となっている。
下地材料はメタルシリサイド（ＷＳｉx 膜１７）、第４
のコンタクトホール３１ｂの下地材料は半導体基板１を
構成するシリコン、第４のコンタクトホール３１ｃの下
地材料はメタルまたはメタルナイトライドとなり、第４
のコンタクトホール３１ａ〜３１ｃを形成する際のエッ
チング選択比が、それぞれのコンタクトホールで異なっ
てしまう。このため、エッチングの終点を正確に把握す
ることが難しく、第４のコンタクトホール３１ａ〜３１
ｃを加工精度よく形成することが困難となっている。
【００１５】本発明の目的は、メタル系材料からなる上
部電極、誘電体膜および下部電極によって構成される情
報蓄積用容量素子を備えたメモリセルを有するＤＲＡＭ
において、配線を接続するための接続孔を加工精度よく
形成することのできる技術を提供することにある。
部電極、誘電体膜および下部電極によって構成される情
報蓄積用容量素子を備えたメモリセルを有するＤＲＡＭ
において、配線を接続するための接続孔を加工精度よく
形成することのできる技術を提供することにある。
【００１６】また、本発明の目的は、上記ＤＲＡＭの信
頼度を向上することのできる技術を提供することにあ
る。
頼度を向上することのできる技術を提供することにあ
る。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、メタル膜または
メタルナイトライド膜によって構成されるプレート電極
と蓄積電極との間に誘電体膜が配置された情報蓄積用容
量素子、およびメタルシリサイド膜によって構成される
ビット線を備えたメモリセルを有しており、シリコン単
結晶によって構成される半導体基板上の絶縁層および上
記ビット線上の絶縁層に形成された第１の接続孔を通し
て、第１層目の配線が上記半導体基板および上記ビット
線を構成するメタルシリサイド膜にそれぞれ接続され、
上記プレート電極上の絶縁層に形成された第２の接続孔
を通して、第２層目の配線または第２層目より上層の配
線が上記プレート電極を構成するメタル膜またはメタル
シリサイド膜に接続されている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、メタル膜または
メタルナイトライド膜によって構成されるプレート電極
と蓄積電極との間に誘電体膜が配置された情報蓄積用容
量素子、およびメタルシリサイド膜によって構成される
ビット線を備えたメモリセルを有しており、シリコン単
結晶によって構成される半導体基板上の絶縁層および上
記ビット線上の絶縁層に形成された第１の接続孔を通し
て、第１層目の配線が上記半導体基板および上記ビット
線を構成するメタルシリサイド膜にそれぞれ接続され、
上記プレート電極上の絶縁層に形成された第２の接続孔
を通して、第２層目の配線または第２層目より上層の配
線が上記プレート電極を構成するメタル膜またはメタル
シリサイド膜に接続されている。
【００１９】（２）また、本発明の半導体集積回路装置
の製造方法は、シリコン単結晶によって構成される半導
体基板の上方にメタルシリサイド膜によって構成される
ビット線を形成する工程と、上記ビット線の上方にメタ
ル膜またはメタルナイトライド膜によって構成されるプ
レート電極、誘電体膜および蓄積電極からなる情報蓄積
用容量素子を形成する工程と、上記半導体基板上の絶縁
層および上記ビット線上の絶縁層に第１の接続孔を形成
した後、これら第１の接続孔を通して上記半導体基板お
よび上記ビット線を構成するメタルシリサイド膜にそれ
ぞれ接続される第１層目の配線を形成する工程と、上記
プレート電極上の絶縁層に第２の接続孔を形成した後、
この第２の接続孔を通して上記プレート電極を構成する
メタル膜またはメタルシリサイド膜に接続される第２層
目の配線または第２層目より上層の配線を形成する工程
とを有している。
の製造方法は、シリコン単結晶によって構成される半導
体基板の上方にメタルシリサイド膜によって構成される
ビット線を形成する工程と、上記ビット線の上方にメタ
ル膜またはメタルナイトライド膜によって構成されるプ
レート電極、誘電体膜および蓄積電極からなる情報蓄積
用容量素子を形成する工程と、上記半導体基板上の絶縁
層および上記ビット線上の絶縁層に第１の接続孔を形成
した後、これら第１の接続孔を通して上記半導体基板お
よび上記ビット線を構成するメタルシリサイド膜にそれ
ぞれ接続される第１層目の配線を形成する工程と、上記
プレート電極上の絶縁層に第２の接続孔を形成した後、
この第２の接続孔を通して上記プレート電極を構成する
メタル膜またはメタルシリサイド膜に接続される第２層
目の配線または第２層目より上層の配線を形成する工程
とを有している。
【００２０】（３）本発明の半導体集積回路装置は、メ
タル膜またはメタルシリサイド膜によって構成されるプ
レート電極と蓄積電極との間に誘電体膜が配置された情
報蓄積用容量素子、およびメタルシリサイド膜によって
構成されるビット線を備えたメモリセルを有しており、
シリコン単結晶によって構成される半導体基板上の絶縁
層に形成された第１の接続孔内にプラグ電極が形成さ
れ、このプラグ電極上の絶縁層、上記ビット線上の絶縁
層および上記プレート電極上の絶縁層に形成された第２
の接続孔を通して、第１層目の配線が上記プラグ電極、
上記ビット線を構成するメタルシリサイド膜および上記
プレート電極を構成するメタル膜またはメタルシリサイ
ド膜にそれぞれ接続されている。
タル膜またはメタルシリサイド膜によって構成されるプ
レート電極と蓄積電極との間に誘電体膜が配置された情
報蓄積用容量素子、およびメタルシリサイド膜によって
構成されるビット線を備えたメモリセルを有しており、
シリコン単結晶によって構成される半導体基板上の絶縁
層に形成された第１の接続孔内にプラグ電極が形成さ
れ、このプラグ電極上の絶縁層、上記ビット線上の絶縁
層および上記プレート電極上の絶縁層に形成された第２
の接続孔を通して、第１層目の配線が上記プラグ電極、
上記ビット線を構成するメタルシリサイド膜および上記
プレート電極を構成するメタル膜またはメタルシリサイ
ド膜にそれぞれ接続されている。
【００２１】（４）また、本発明の半導体集積回路装置
の製造方法は、シリコン単結晶によって構成される半導
体基板の上方にメタルシリサイド膜によって構成される
ビット線を形成する工程と、上記ビット線の上方にメタ
ル膜またはメタルナイトライド膜によって構成されるプ
レート電極、誘電体膜および蓄積電極からなる情報蓄積
用容量素子を形成する工程と、上記半導体基板上の絶縁
層に第１の接続孔を形成した後、この第１の接続孔内に
プラグ電極を形成する工程と、上記プラグ電極上の絶縁
層、上記ビット線上の絶縁層および上記プレート電極上
の絶縁層に第２の接続孔を形成した後、これら第２の接
続孔を通して上記プラグ電極、上記ビット線を構成する
メタルシリサイド膜および上記プレート電極を構成する
メタル膜またはメタルナイトライド膜にそれぞれ接続さ
れる第１層目の配線を形成する工程とを有している。
の製造方法は、シリコン単結晶によって構成される半導
体基板の上方にメタルシリサイド膜によって構成される
ビット線を形成する工程と、上記ビット線の上方にメタ
ル膜またはメタルナイトライド膜によって構成されるプ
レート電極、誘電体膜および蓄積電極からなる情報蓄積
用容量素子を形成する工程と、上記半導体基板上の絶縁
層に第１の接続孔を形成した後、この第１の接続孔内に
プラグ電極を形成する工程と、上記プラグ電極上の絶縁
層、上記ビット線上の絶縁層および上記プレート電極上
の絶縁層に第２の接続孔を形成した後、これら第２の接
続孔を通して上記プラグ電極、上記ビット線を構成する
メタルシリサイド膜および上記プレート電極を構成する
メタル膜またはメタルナイトライド膜にそれぞれ接続さ
れる第１層目の配線を形成する工程とを有している。
【００２２】上記した手段（１）および（２）によれ
ば、半導体基板上の絶縁層およびビット線を構成するメ
タルシリサイド膜上の絶縁層には第１の接続孔が形成さ
れ、プレート電極を構成するメタル膜またはメタルナイ
トライド膜上の絶縁層には、上記第１の接続孔とは異な
る製造工程において第２の接続孔が形成される。
ば、半導体基板上の絶縁層およびビット線を構成するメ
タルシリサイド膜上の絶縁層には第１の接続孔が形成さ
れ、プレート電極を構成するメタル膜またはメタルナイ
トライド膜上の絶縁層には、上記第１の接続孔とは異な
る製造工程において第２の接続孔が形成される。
【００２３】従って、第１の接続孔の下地材料はシリコ
ンとメタルシリサイドであり、第２の接続孔の下地材料
はメタルまたはメタルナイトライドとなるので、第１の
接続孔または第２の接続孔を形成する際のエッチング選
択比の確保が容易となり、所望する加工形状を有する第
１の接続孔および第２の接続孔が形成しやすくなる。ま
た、第２の接続孔を形成する際、プレート電極を構成す
るメタル膜またはメタルナイトライド膜がエッチングさ
れても、半導体基板が露出していないので、メタルが半
導体基板に拡散しにくく半導体基板のメタル汚染を防ぐ
ことができる。
ンとメタルシリサイドであり、第２の接続孔の下地材料
はメタルまたはメタルナイトライドとなるので、第１の
接続孔または第２の接続孔を形成する際のエッチング選
択比の確保が容易となり、所望する加工形状を有する第
１の接続孔および第２の接続孔が形成しやすくなる。ま
た、第２の接続孔を形成する際、プレート電極を構成す
るメタル膜またはメタルナイトライド膜がエッチングさ
れても、半導体基板が露出していないので、メタルが半
導体基板に拡散しにくく半導体基板のメタル汚染を防ぐ
ことができる。
【００２４】さらに、上記した手段（３）および（４）
によれば、半導体基板上にプラグ電極を配置することに
よって、第２の接続孔が形成されるビット線上の絶縁
層、プレート電極上の絶縁層およびプラグ電極上の絶縁
層のそれぞれの厚さが加工しやすい範囲内となるので、
所望する加工形状を有する第２の接続孔を形成しやすく
なる。また、プレート電極上の絶縁層に第２の接続孔を
形成する際、プレート電極を構成するメタル膜またはメ
タルナイトライド膜がエッチングされても、半導体基板
上にはプラグ電極が配置されているので、メタルが半導
体基板に拡散しにくく半導体基板のメタル汚染を防ぐこ
とができる。
によれば、半導体基板上にプラグ電極を配置することに
よって、第２の接続孔が形成されるビット線上の絶縁
層、プレート電極上の絶縁層およびプラグ電極上の絶縁
層のそれぞれの厚さが加工しやすい範囲内となるので、
所望する加工形状を有する第２の接続孔を形成しやすく
なる。また、プレート電極上の絶縁層に第２の接続孔を
形成する際、プレート電極を構成するメタル膜またはメ
タルナイトライド膜がエッチングされても、半導体基板
上にはプラグ電極が配置されているので、メタルが半導
体基板に拡散しにくく半導体基板のメタル汚染を防ぐこ
とができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２７】（実施の形態１）本発明の一実施の形態で
あるＤＲＡＭおよびその製造方法を図１〜図６を用いて
説明する。
あるＤＲＡＭおよびその製造方法を図１〜図６を用いて
説明する。
【００２８】図１は、本発明の一実施の形態であるＤＲ
ＡＭのメモリセルおよび周辺回路部のｎチャネル型ＭＩ
ＳＦＥＴＱｓを示す半導体基板の要部断面図である。
ＡＭのメモリセルおよび周辺回路部のｎチャネル型ＭＩ
ＳＦＥＴＱｓを示す半導体基板の要部断面図である。
【００２９】図１に示すように、半導体基板１の主面上
に堆積した第１導電膜（ＷＳｉx 膜と多結晶シリコン膜
の積層膜）でメモリセル選択用ＭＩＳＦＥＴおよびｎチ
ャネル型ＭＩＳＦＥＴＱｓのゲート電極５を形成し、こ
の第１導電膜の上層に堆積した第２導電膜（多結晶シリ
コン膜１３）でメモリセル選択用ＭＩＳＦＥＴの一方の
ｎ型半導体領域１０上に設けられる第１のコンタクトホ
ール１１内に第１プラグ電極を形成し、この第２導電膜
の上層に堆積した第３導電膜（ＷＳｉx 膜１７と多結晶
シリコン膜１６の積層膜）でビット線を形成し、この第
３導電膜の上層に堆積した第４導電膜（多結晶シリコン
膜２２，２３，２５，２７）で情報蓄積用容量素子の蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（ＴｉＮ膜２８）で情報蓄積用容量素子のプレー
ト電極を形成し、この第５導電膜の上層に堆積した第６
導電膜（ＴｉＮ膜３４とＷ膜３３とＴｉ膜３２の積層
膜）でビット線およびｎチャネル型ＭＩＳＦＥＴＱｓの
ｎ型半導体領域６の引き出し電極の第１層目の配線を形
成し、この第６導電膜の上層に堆積した第７導電膜（Ｔ
ｉＮ膜３９とアルミニウム合金（Ａｌ）膜３８とＷ膜３
７の積層膜）でプレート電極および第１層目の配線の引
き出し電極の第２層目の配線を形成している。
に堆積した第１導電膜（ＷＳｉx 膜と多結晶シリコン膜
の積層膜）でメモリセル選択用ＭＩＳＦＥＴおよびｎチ
ャネル型ＭＩＳＦＥＴＱｓのゲート電極５を形成し、こ
の第１導電膜の上層に堆積した第２導電膜（多結晶シリ
コン膜１３）でメモリセル選択用ＭＩＳＦＥＴの一方の
ｎ型半導体領域１０上に設けられる第１のコンタクトホ
ール１１内に第１プラグ電極を形成し、この第２導電膜
の上層に堆積した第３導電膜（ＷＳｉx 膜１７と多結晶
シリコン膜１６の積層膜）でビット線を形成し、この第
３導電膜の上層に堆積した第４導電膜（多結晶シリコン
膜２２，２３，２５，２７）で情報蓄積用容量素子の蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（ＴｉＮ膜２８）で情報蓄積用容量素子のプレー
ト電極を形成し、この第５導電膜の上層に堆積した第６
導電膜（ＴｉＮ膜３４とＷ膜３３とＴｉ膜３２の積層
膜）でビット線およびｎチャネル型ＭＩＳＦＥＴＱｓの
ｎ型半導体領域６の引き出し電極の第１層目の配線を形
成し、この第６導電膜の上層に堆積した第７導電膜（Ｔ
ｉＮ膜３９とアルミニウム合金（Ａｌ）膜３８とＷ膜３
７の積層膜）でプレート電極および第１層目の配線の引
き出し電極の第２層目の配線を形成している。
【００３０】この際、ビット線はＢＰＳＧ膜３０、酸化
シリコン膜２９および酸化シリコン膜１８によって構成
される絶縁層に形成された第４のコンタクトホール３１
ａを通して第１層目の配線に接続され、ｎチャネル型Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域６はＢＰＳＧ膜３０、
酸化シリコン膜２９、酸化シリコン膜１８、酸化シリコ
ン膜１２、ＢＰＳＧ膜９、酸化シリコン膜８およびゲー
ト絶縁膜４と同一層の絶縁膜によって構成される絶縁層
に形成された第４のコンタクトホール３１ｂを通して第
１層目の配線に接続され、プレート電極は層間絶縁膜３
５、ＢＰＳＧ膜３０および酸化シリコン膜２９によって
構成される絶縁層に形成されたスルーホール３６ｃを通
して第２層目の配線に接続され、さらに、第１層目の配
線は層間絶縁膜３５によって構成される絶縁層に形成さ
れたスルーホール３６ａ，３６ｂを通して第２層目の配
線に接続されている。
シリコン膜２９および酸化シリコン膜１８によって構成
される絶縁層に形成された第４のコンタクトホール３１
ａを通して第１層目の配線に接続され、ｎチャネル型Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域６はＢＰＳＧ膜３０、
酸化シリコン膜２９、酸化シリコン膜１８、酸化シリコ
ン膜１２、ＢＰＳＧ膜９、酸化シリコン膜８およびゲー
ト絶縁膜４と同一層の絶縁膜によって構成される絶縁層
に形成された第４のコンタクトホール３１ｂを通して第
１層目の配線に接続され、プレート電極は層間絶縁膜３
５、ＢＰＳＧ膜３０および酸化シリコン膜２９によって
構成される絶縁層に形成されたスルーホール３６ｃを通
して第２層目の配線に接続され、さらに、第１層目の配
線は層間絶縁膜３５によって構成される絶縁層に形成さ
れたスルーホール３６ａ，３６ｂを通して第２層目の配
線に接続されている。
【００３１】このように、本実施の形態１では、ビット
線を構成するＷＳｉx 膜１７上およびｎチャネル型ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域６上には第４のコンタク
トホール３１ａ，３１ｂがそれぞれ形成され、プレート
電極を構成するＴｉＮ膜２８上にはスルーホール３６ｃ
が形成されている。
線を構成するＷＳｉx 膜１７上およびｎチャネル型ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域６上には第４のコンタク
トホール３１ａ，３１ｂがそれぞれ形成され、プレート
電極を構成するＴｉＮ膜２８上にはスルーホール３６ｃ
が形成されている。
【００３２】従って、第４のコンタクトホール３１ａ，
３１ｂの下地材料はＷＳｉx 膜１７とｎ型半導体領域６
を構成するシリコンであり、スルーホール３６ａ〜３６
ｃの下地材料は窒化チタン膜２８，３４であるので、そ
れぞれのエッチング選択比の確保が容易となり、所望す
る加工形状を有する第４のコンタクトホール３１ａ，３
１ｂおよびスルーホール３６ａ〜３６ｃが形成しやすく
なる。また、スルーホール３６ｃを形成する際にプレー
ト電極を構成するＴｉＮ膜２８がエッチングされても、
半導体基板１の表面は露出していないので、ｎチャネル
型ＭＩＳＦＥＴＱｓのｎ型半導体領域６へのメタルの拡
散を防ぐことができる。
３１ｂの下地材料はＷＳｉx 膜１７とｎ型半導体領域６
を構成するシリコンであり、スルーホール３６ａ〜３６
ｃの下地材料は窒化チタン膜２８，３４であるので、そ
れぞれのエッチング選択比の確保が容易となり、所望す
る加工形状を有する第４のコンタクトホール３１ａ，３
１ｂおよびスルーホール３６ａ〜３６ｃが形成しやすく
なる。また、スルーホール３６ｃを形成する際にプレー
ト電極を構成するＴｉＮ膜２８がエッチングされても、
半導体基板１の表面は露出していないので、ｎチャネル
型ＭＩＳＦＥＴＱｓのｎ型半導体領域６へのメタルの拡
散を防ぐことができる。
【００３３】次に、前記図１に示したＤＲＡＭの製造方
法を図２〜図６を用いて説明する。
法を図２〜図６を用いて説明する。
【００３４】まず、図２に示すように、ｐ- 型シリコン
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２、フィールド絶縁膜３およびゲート絶縁膜４
を順次形成する。
単結晶からなる半導体基板１の主面上に周知の方法でｐ
型ウエル２、フィールド絶縁膜３およびゲート絶縁膜４
を順次形成する。
【００３５】次に、図示はしないが、半導体基板１上に
リン（Ｐ）が導入された多結晶シリコン膜、ＷＳｉ
x 膜、酸化シリコン膜および窒化シリコン膜を順次堆積
する。その後、フォトレジストをマスクにして上記窒化
シリコン膜、酸化シリコン膜、ＷＳｉx 膜および多結晶
シリコン膜からなる積層膜を順次エッチングすることに
より、ＷＳｉx 膜および多結晶シリコン膜からなるメモ
リセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極５
および周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｓのゲ
ート電極５を形成する。
リン（Ｐ）が導入された多結晶シリコン膜、ＷＳｉ
x 膜、酸化シリコン膜および窒化シリコン膜を順次堆積
する。その後、フォトレジストをマスクにして上記窒化
シリコン膜、酸化シリコン膜、ＷＳｉx 膜および多結晶
シリコン膜からなる積層膜を順次エッチングすることに
より、ＷＳｉx 膜および多結晶シリコン膜からなるメモ
リセルのメモリセル選択用ＭＩＳＦＥＴのゲート電極５
および周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｓのゲ
ート電極５を形成する。
【００３６】なお、上記ゲート電極５を構成するメタル
シリサイド膜にＷＳｉx 膜を用いたが、その他のメタル
シリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉ
x ）膜、チタンシリサイド（ＴｉＳｉx ）膜、タンタル
シリサイド（ＴａＳｉx ）膜などを用いてもよい。
シリサイド膜にＷＳｉx 膜を用いたが、その他のメタル
シリサイド膜、例えばモリブデンシリサイド（ＭｏＳｉ
x ）膜、チタンシリサイド（ＴｉＳｉx ）膜、タンタル
シリサイド（ＴａＳｉx ）膜などを用いてもよい。
【００３７】次に、半導体基板１に熱酸化処理を施すこ
とによって、ゲート電極５を構成するＷＳｉx 膜および
多結晶シリコン膜の側壁に薄い酸化シリコン膜（図示せ
ず）を形成する。
とによって、ゲート電極５を構成するＷＳｉx 膜および
多結晶シリコン膜の側壁に薄い酸化シリコン膜（図示せ
ず）を形成する。
【００３８】次に、フォトレジストならびに上記窒化シ
リコン膜、酸化シリコン膜、ＷＳｉx 膜および多結晶シ
リコン膜からなる積層膜をマスクにして、周辺回路部の
ｐ型ウエル２にｎ型不純物、例えばＰをイオン注入し、
ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソー
ス領域、ドレイン領域）６を、ゲート電極５に対して自
己整合で形成する。
リコン膜、酸化シリコン膜、ＷＳｉx 膜および多結晶シ
リコン膜からなる積層膜をマスクにして、周辺回路部の
ｐ型ウエル２にｎ型不純物、例えばＰをイオン注入し、
ｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域（ソー
ス領域、ドレイン領域）６を、ゲート電極５に対して自
己整合で形成する。
【００３９】その後、半導体基板１上に堆積された窒化
シリコン膜をＲＩＥ（Reactive IonEtching）法などの
異方性エッチングで加工することによって、ゲート電極
５の側壁にサイドウォールスペーサを形成し、ゲート電
極５を窒化シリコン膜からなる絶縁膜７で覆う。
シリコン膜をＲＩＥ（Reactive IonEtching）法などの
異方性エッチングで加工することによって、ゲート電極
５の側壁にサイドウォールスペーサを形成し、ゲート電
極５を窒化シリコン膜からなる絶縁膜７で覆う。
【００４０】なお、上記サイドウォールスペーサを形成
した後、周辺回路部のｐ型ウエル２に高濃度のｎ型不純
物、例えば砒素（Ａｓ）をイオン注入することにより、
ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン
領域をＬＤＤ（Lightly Doped Drain)構造としてもよ
い。
した後、周辺回路部のｐ型ウエル２に高濃度のｎ型不純
物、例えば砒素（Ａｓ）をイオン注入することにより、
ｎチャネル型ＭＩＳＦＥＴＱｓのソース領域、ドレイン
領域をＬＤＤ（Lightly Doped Drain)構造としてもよ
い。
【００４１】次に、半導体基板１上に酸化シリコン膜８
およびＢＰＳＧ膜９をＣＶＤ法によって堆積した後、９
００〜９５０℃のリフロー処理により上記ＢＰＳＧ膜９
の表面を平坦化する。
およびＢＰＳＧ膜９をＣＶＤ法によって堆積した後、９
００〜９５０℃のリフロー処理により上記ＢＰＳＧ膜９
の表面を平坦化する。
【００４２】その後、フォトレジストをマスクにしてＢ
ＰＳＧ膜９、酸化シリコン膜８およびゲート絶縁膜４と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用ＭＩＳＦＥＴの一方の後に形成されるｎ型
半導体領域１０上に第１のコンタクトホール１１を形成
する。
ＰＳＧ膜９、酸化シリコン膜８およびゲート絶縁膜４と
同一層の絶縁膜を順次エッチングすることにより、メモ
リセル選択用ＭＩＳＦＥＴの一方の後に形成されるｎ型
半導体領域１０上に第１のコンタクトホール１１を形成
する。
【００４３】次いで、上記第１のコンタクトホール１１
内にＰが導入された多結晶シリコン膜１３からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜１
３に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域１０が形成される。
内にＰが導入された多結晶シリコン膜１３からなる第１
プラグ電極を形成する。なお、この多結晶シリコン膜１
３に導入されたＰの拡散によってメモリセル選択用ＭＩ
ＳＦＥＴの一方のｎ型半導体領域１０が形成される。
【００４４】次に、半導体基板１上に酸化シリコン膜１
２をＣＶＤ法によって堆積する。次いで、図示はしない
が、フォトレジストをマスクにして酸化シリコン膜１
２、ＢＰＳＧ膜９、酸化シリコン膜８およびゲート絶縁
膜４と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の後に形成さ
れるｎ型半導体領域上に第２のコンタクトホールを形成
する。なお、この際、後に形成されるビット線を周辺回
路部に延在し、周辺回路部の半導体基板１に接続するた
めの第２のコンタクトホール１５を形成してもよい。
２をＣＶＤ法によって堆積する。次いで、図示はしない
が、フォトレジストをマスクにして酸化シリコン膜１
２、ＢＰＳＧ膜９、酸化シリコン膜８およびゲート絶縁
膜４と同一層の絶縁膜を順次エッチングすることによ
り、メモリセル選択用ＭＩＳＦＥＴの他方の後に形成さ
れるｎ型半導体領域上に第２のコンタクトホールを形成
する。なお、この際、後に形成されるビット線を周辺回
路部に延在し、周辺回路部の半導体基板１に接続するた
めの第２のコンタクトホール１５を形成してもよい。
【００４５】次いで、半導体基板１上にＰが導入された
多結晶シリコン膜１６およびＷＳｉx 膜１７をＣＶＤ法
によって順次堆積した後、フォトレジストをマスクにし
てＷＳｉx 膜１７および多結晶シリコン膜１６を順次エ
ッチングすることにより、ＷＳｉx 膜１７および多結晶
シリコン膜１６からなるビット線を形成する。
多結晶シリコン膜１６およびＷＳｉx 膜１７をＣＶＤ法
によって順次堆積した後、フォトレジストをマスクにし
てＷＳｉx 膜１７および多結晶シリコン膜１６を順次エ
ッチングすることにより、ＷＳｉx 膜１７および多結晶
シリコン膜１６からなるビット線を形成する。
【００４６】また、多結晶シリコン膜１６に導入された
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域は形成され、ビット線は第２のコンタ
クトホールを通して、このメモリセル選択用ＭＩＳＦＥ
Ｔの他方のｎ型半導体領域に接続される。なお、この
際、多結晶シリコン膜１６に導入されたＰの拡散によっ
て周辺回路部のｐ型ウエル２にもｎ型半導体領域１４が
形成され、第２のコンタクトホール１５を通して、ビッ
ト線が上記ｎ型半導体領域１４に接続される。
Ｐの拡散によってメモリセル選択用ＭＩＳＦＥＴの他方
のｎ型半導体領域は形成され、ビット線は第２のコンタ
クトホールを通して、このメモリセル選択用ＭＩＳＦＥ
Ｔの他方のｎ型半導体領域に接続される。なお、この
際、多結晶シリコン膜１６に導入されたＰの拡散によっ
て周辺回路部のｐ型ウエル２にもｎ型半導体領域１４が
形成され、第２のコンタクトホール１５を通して、ビッ
ト線が上記ｎ型半導体領域１４に接続される。
【００４７】次に、図３に示すように、半導体基板１上
に酸化シリコン膜１８、窒化シリコン膜１９およびＢＰ
ＳＧ膜２０をＣＶＤ法によって順次堆積した後、９００
〜９５０℃のリフロー処理により上記ＢＰＳＧ膜２０の
表面を平坦化し、次いで、半導体基板１上に酸化シリコ
ン膜２１を堆積する。
に酸化シリコン膜１８、窒化シリコン膜１９およびＢＰ
ＳＧ膜２０をＣＶＤ法によって順次堆積した後、９００
〜９５０℃のリフロー処理により上記ＢＰＳＧ膜２０の
表面を平坦化し、次いで、半導体基板１上に酸化シリコ
ン膜２１を堆積する。
【００４８】次に、半導体基板１上にＰが導入された多
結晶シリコン膜２２をＣＶＤ法によって堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜２２をエ
ッチングする。次いで、半導体基板１上にＣＶＤ法によ
って堆積されたＰが導入された多結晶シリコン膜２３を
ＲＩＥ法などの異方性エッチングによって加工し、上記
多結晶シリコン膜２２の側壁に多結晶シリコン膜２３か
らなるサイドウォールスペーサを形成する。
結晶シリコン膜２２をＣＶＤ法によって堆積した後、フ
ォトレジストをマスクにして多結晶シリコン膜２２をエ
ッチングする。次いで、半導体基板１上にＣＶＤ法によ
って堆積されたＰが導入された多結晶シリコン膜２３を
ＲＩＥ法などの異方性エッチングによって加工し、上記
多結晶シリコン膜２２の側壁に多結晶シリコン膜２３か
らなるサイドウォールスペーサを形成する。
【００４９】次いで、フォトレジストをマスクにしてメ
モリセルの酸化シリコン膜２１、ＢＰＳＧ膜２０、窒化
シリコン膜１９、酸化シリコン膜１８および酸化シリコ
ン膜１２を順次エッチングすることにより、第１のコン
タクトホール１１内に設けられた第１プラブ電極上に第
３のコンタクトホール２４を形成し、その後、半導体基
板１上にＰが導入された多結晶シリコン膜２５およびＢ
ＰＳＧ膜２６をＣＶＤ法によって順次堆積する。
モリセルの酸化シリコン膜２１、ＢＰＳＧ膜２０、窒化
シリコン膜１９、酸化シリコン膜１８および酸化シリコ
ン膜１２を順次エッチングすることにより、第１のコン
タクトホール１１内に設けられた第１プラブ電極上に第
３のコンタクトホール２４を形成し、その後、半導体基
板１上にＰが導入された多結晶シリコン膜２５およびＢ
ＰＳＧ膜２６をＣＶＤ法によって順次堆積する。
【００５０】次に、フォトレジストをマスクにしてＢＰ
ＳＧ膜２６および多結晶シリコン膜２５，２２を順次エ
ッチングした後、半導体基板１上にＰが導入された多結
晶シリコン膜２７をＣＶＤ法によって堆積する。次い
で、この多結晶シリコン膜２７をＲＩＥ法などの異方性
エッチングによって加工し、メモリセルのＢＰＳＧ膜２
６および多結晶シリコン膜２５，２２の側壁に多結晶シ
リコン膜２７を残す。
ＳＧ膜２６および多結晶シリコン膜２５，２２を順次エ
ッチングした後、半導体基板１上にＰが導入された多結
晶シリコン膜２７をＣＶＤ法によって堆積する。次い
で、この多結晶シリコン膜２７をＲＩＥ法などの異方性
エッチングによって加工し、メモリセルのＢＰＳＧ膜２
６および多結晶シリコン膜２５，２２の側壁に多結晶シ
リコン膜２７を残す。
【００５１】次に、図４に示すように、例えば、フッ酸
溶液を用いたウエットエッチングによって、ＢＰＳＧ膜
２６、酸化シリコン膜２１およびＢＰＳＧ膜２０を除去
し、メモリセルに多結晶シリコン膜２２，２３，２５，
２７からなる円筒型の蓄積電極を形成する。
溶液を用いたウエットエッチングによって、ＢＰＳＧ膜
２６、酸化シリコン膜２１およびＢＰＳＧ膜２０を除去
し、メモリセルに多結晶シリコン膜２２，２３，２５，
２７からなる円筒型の蓄積電極を形成する。
【００５２】次に、半導体基板１上に厚さ約２ｎｍの窒
化シリコン膜（図示せず）をＣＶＤ法によって堆積し、
続いて、厚さ約２０ｎｍの非晶質の酸化タンタル（Ｔａ
2 Ｏ5)膜（図示せず）をＣＶＤ法によって堆積した後、
半導体基板１に熱酸化処理を施すことによって、上記Ｔ
ａ2 Ｏ5 膜を結晶化する。その後、半導体基板１上にＴ
ｉＮ膜２８をＣＶＤ法によって堆積し、次いで、フォト
レジストをマスクにしてこのＴｉＮ膜２８をエッチング
することにより、ＴｉＮ膜２８からなるプレート電極を
形成する。
化シリコン膜（図示せず）をＣＶＤ法によって堆積し、
続いて、厚さ約２０ｎｍの非晶質の酸化タンタル（Ｔａ
2 Ｏ5)膜（図示せず）をＣＶＤ法によって堆積した後、
半導体基板１に熱酸化処理を施すことによって、上記Ｔ
ａ2 Ｏ5 膜を結晶化する。その後、半導体基板１上にＴ
ｉＮ膜２８をＣＶＤ法によって堆積し、次いで、フォト
レジストをマスクにしてこのＴｉＮ膜２８をエッチング
することにより、ＴｉＮ膜２８からなるプレート電極を
形成する。
【００５３】なお、容量絶縁膜にＴａ2 Ｏ5 膜を用いた
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用い
てもよく、また、上記プレート電極を構成する膜にＴｉ
Ｎ膜を用いたが、その他のメタルナイトライド膜（例え
ば、ＷＮ膜）またはメタル膜（例えば、Ｗ膜）などを用
いてもよい。
が、その他の酸化メタル膜（例えば、（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜）などを用い
てもよく、また、上記プレート電極を構成する膜にＴｉ
Ｎ膜を用いたが、その他のメタルナイトライド膜（例え
ば、ＷＮ膜）またはメタル膜（例えば、Ｗ膜）などを用
いてもよい。
【００５４】次に、図５に示すように、半導体基板１上
に酸化シリコン膜２９およびＢＰＳＧ膜３０をＣＶＤ法
によって順次堆積した後、９００〜９５０℃のリフロー
処理により上記ＢＰＳＧ膜３０の表面を平坦化する。な
お、ＢＰＳＧ膜３０の表面の平坦化には、ＣＭＰ（Chem
ical Mechanical Polishing ；化学的機械研磨）法を併
用してもよい。
に酸化シリコン膜２９およびＢＰＳＧ膜３０をＣＶＤ法
によって順次堆積した後、９００〜９５０℃のリフロー
処理により上記ＢＰＳＧ膜３０の表面を平坦化する。な
お、ＢＰＳＧ膜３０の表面の平坦化には、ＣＭＰ（Chem
ical Mechanical Polishing ；化学的機械研磨）法を併
用してもよい。
【００５５】次いで、フォトレジストをマスクにしてＢ
ＰＳＧ膜３０、酸化シリコン膜２９および酸化シリコン
膜１８を順次エッチングすることにより、ＷＳｉx 膜１
７および多結晶シリコン膜１６からなるビット線上に第
４のコンタクトホール３１ａを形成する。
ＰＳＧ膜３０、酸化シリコン膜２９および酸化シリコン
膜１８を順次エッチングすることにより、ＷＳｉx 膜１
７および多結晶シリコン膜１６からなるビット線上に第
４のコンタクトホール３１ａを形成する。
【００５６】同時に、ＢＰＳＧ膜３０、酸化シリコン膜
２９、酸化シリコン膜１８、酸化シリコン膜１２、ＢＰ
ＳＧ膜９、酸化シリコン膜８およびゲート絶縁膜４と同
一層の絶縁膜を順次エッチングすることにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に第４の
コンタクトホール３１ｂを形成する。
２９、酸化シリコン膜１８、酸化シリコン膜１２、ＢＰ
ＳＧ膜９、酸化シリコン膜８およびゲート絶縁膜４と同
一層の絶縁膜を順次エッチングすることにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に第４の
コンタクトホール３１ｂを形成する。
【００５７】次に、半導体基板１上に、例えばＴｉ膜３
２、Ｗ膜３３およびＴｉＮ膜３４を順次堆積して積層構
造の金属膜を形成した後、この金属膜をフォトレジスト
をマスクにしてエッチングすることにより、ビット線ま
たはｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６
に接続される第１層目の配線を形成する。
２、Ｗ膜３３およびＴｉＮ膜３４を順次堆積して積層構
造の金属膜を形成した後、この金属膜をフォトレジスト
をマスクにしてエッチングすることにより、ビット線ま
たはｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６
に接続される第１層目の配線を形成する。
【００５８】次に、図６に示すように、半導体基板１上
にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 Ｈ5)4)をソースとしたプラズマＣＶＤ法によって酸化
シリコン膜を堆積し、続いて、半導体基板１上にＳＯＧ
（Spin On Glass)膜を塗布する。その後、このＳＯＧ膜
をＲＩＥ法によってエッチバックして平坦化処理を施
し、次いで、再度ＴＥＯＳをソースとしたプラズマＣＶ
Ｄ法によって酸化シリコン膜を堆積することにより、３
層構造の層間絶縁膜３５を設ける。
にＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ
2 Ｈ5)4)をソースとしたプラズマＣＶＤ法によって酸化
シリコン膜を堆積し、続いて、半導体基板１上にＳＯＧ
（Spin On Glass)膜を塗布する。その後、このＳＯＧ膜
をＲＩＥ法によってエッチバックして平坦化処理を施
し、次いで、再度ＴＥＯＳをソースとしたプラズマＣＶ
Ｄ法によって酸化シリコン膜を堆積することにより、３
層構造の層間絶縁膜３５を設ける。
【００５９】その後、フォトレジストをマスクにして上
記層間絶縁膜３５、ＢＰＳＧ膜３０および酸化シリコン
膜２９を順次エッチングすることにより、ＴｉＮ膜２８
からなるプレート電極上にスルーホール３６ｃを形成す
る。
記層間絶縁膜３５、ＢＰＳＧ膜３０および酸化シリコン
膜２９を順次エッチングすることにより、ＴｉＮ膜２８
からなるプレート電極上にスルーホール３６ｃを形成す
る。
【００６０】同時に、上記層間絶縁膜３５をエッチング
することにより、ビット線に接続された第１層目の配線
上およびｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領
域６に接続された第１層目の配線上にスルーホール３６
ａおよびスルーホール３６ｂをそれぞれ形成する。
することにより、ビット線に接続された第１層目の配線
上およびｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領
域６に接続された第１層目の配線上にスルーホール３６
ａおよびスルーホール３６ｂをそれぞれ形成する。
【００６１】次に、半導体基板１上に、例えば、Ｗ膜３
７、Ａｌ膜３８およびＴｉＮ膜３９を順次堆積して積層
構造の金属膜を形成した後、この金属膜をフォトレジス
トをマスクにしてエッチングすることにより、第２層目
の配線を形成する。
７、Ａｌ膜３８およびＴｉＮ膜３９を順次堆積して積層
構造の金属膜を形成した後、この金属膜をフォトレジス
トをマスクにしてエッチングすることにより、第２層目
の配線を形成する。
【００６２】最後に、半導体基板１の表面をパッシベー
ション膜４０で被覆することにより、図１に示した本実
施の形態１のＤＲＡＭが完成する。
ション膜４０で被覆することにより、図１に示した本実
施の形態１のＤＲＡＭが完成する。
【００６３】（実施の形態２）図９は、本発明の他の実
施の形態であるＤＲＡＭのメモリセルおよび周辺回路部
のｎチャネル型ＭＩＳＦＥＴＱｓを示す半導体基板の要
部断面図である。
施の形態であるＤＲＡＭのメモリセルおよび周辺回路部
のｎチャネル型ＭＩＳＦＥＴＱｓを示す半導体基板の要
部断面図である。
【００６４】図９に示すように、半導体基板１の主面上
に堆積した第１導電膜（ＷＳｉx 膜と多結晶シリコン膜
の積層膜）でメモリセル選択用ＭＩＳＦＥＴおよびｎチ
ャネル型ＭＩＳＦＥＴＱｓのゲート電極５を形成し、こ
の第１導電膜の上層に堆積した第２導電膜（多結晶シリ
コン膜１３）でメモリセル選択用ＭＩＳＦＥＴの一方の
ｎ型半導体領域１０上に設けられる第１のコンタクトホ
ール１１内に第１プラグ電極を形成し、この第２導電膜
の上層に堆積した第３導電膜（ＷＳｉx 膜１７と多結晶
シリコン膜１６の積層膜）でビット線を形成し、この第
３導電膜の上層に堆積した第４導電膜（多結晶シリコン
膜２２，２３，２５，２７）で情報蓄積用容量素子の蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（ＴｉＮ膜２８）で情報蓄積用容量素子のプレー
ト電極を形成し、この第５導電膜の上層に堆積した第６
導電膜（バリアメタル層４３とＴｉＮ膜４２とＷ膜４４
の積層膜）でｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導
体領域６上に設けられる第５のコンタクトホール４１内
に第２プラグ電極を形成し、この第６導電膜の上層に堆
積した第７導電膜（ＴｉＮ膜３４とＷ膜３３とＴｉ膜３
２の積層膜）でビット線、ｎチャネル型ＭＩＳＦＥＴＱ
ｓのｎ型半導体領域６およびプレート電極の引き出し電
極の第１層目の配線を形成している。
に堆積した第１導電膜（ＷＳｉx 膜と多結晶シリコン膜
の積層膜）でメモリセル選択用ＭＩＳＦＥＴおよびｎチ
ャネル型ＭＩＳＦＥＴＱｓのゲート電極５を形成し、こ
の第１導電膜の上層に堆積した第２導電膜（多結晶シリ
コン膜１３）でメモリセル選択用ＭＩＳＦＥＴの一方の
ｎ型半導体領域１０上に設けられる第１のコンタクトホ
ール１１内に第１プラグ電極を形成し、この第２導電膜
の上層に堆積した第３導電膜（ＷＳｉx 膜１７と多結晶
シリコン膜１６の積層膜）でビット線を形成し、この第
３導電膜の上層に堆積した第４導電膜（多結晶シリコン
膜２２，２３，２５，２７）で情報蓄積用容量素子の蓄
積電極を形成し、この第４導電膜の上層に堆積した第５
導電膜（ＴｉＮ膜２８）で情報蓄積用容量素子のプレー
ト電極を形成し、この第５導電膜の上層に堆積した第６
導電膜（バリアメタル層４３とＴｉＮ膜４２とＷ膜４４
の積層膜）でｎチャネル型ＭＩＳＦＥＴＱｓのｎ型半導
体領域６上に設けられる第５のコンタクトホール４１内
に第２プラグ電極を形成し、この第６導電膜の上層に堆
積した第７導電膜（ＴｉＮ膜３４とＷ膜３３とＴｉ膜３
２の積層膜）でビット線、ｎチャネル型ＭＩＳＦＥＴＱ
ｓのｎ型半導体領域６およびプレート電極の引き出し電
極の第１層目の配線を形成している。
【００６５】この際、ビット線はＢＰＳＧ膜３０、酸化
シリコン膜２９および酸化シリコン膜１８によって構成
される絶縁層に形成された第４のコンタクトホール３１
ａを通して第１層目の配線に接続され、ｎチャネル型Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域６は酸化シリコン膜２
９、酸化シリコン膜１８、酸化シリコン膜１２、ＢＰＳ
Ｇ膜９、酸化シリコン膜８およびゲート絶縁膜４と同一
層の絶縁膜によって構成される絶縁層に形成された第５
のコンタクトホール４１内に設けられた第２プラグ電極
を介し、ＢＰＳＧ膜３０によって構成される絶縁層に形
成された第４のコンタクトホール３１ｂを通して第１層
目の配線に接続され、プレート電極はＢＰＳＧ膜３０お
よび酸化シリコン膜２９によって構成される絶縁層に形
成された第４のコンタクトホール３１ｃを通して第１層
目の配線に接続される。
シリコン膜２９および酸化シリコン膜１８によって構成
される絶縁層に形成された第４のコンタクトホール３１
ａを通して第１層目の配線に接続され、ｎチャネル型Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域６は酸化シリコン膜２
９、酸化シリコン膜１８、酸化シリコン膜１２、ＢＰＳ
Ｇ膜９、酸化シリコン膜８およびゲート絶縁膜４と同一
層の絶縁膜によって構成される絶縁層に形成された第５
のコンタクトホール４１内に設けられた第２プラグ電極
を介し、ＢＰＳＧ膜３０によって構成される絶縁層に形
成された第４のコンタクトホール３１ｂを通して第１層
目の配線に接続され、プレート電極はＢＰＳＧ膜３０お
よび酸化シリコン膜２９によって構成される絶縁層に形
成された第４のコンタクトホール３１ｃを通して第１層
目の配線に接続される。
【００６６】このように、本実施の形態２では、第４の
コンタクトホール３１ａが形成されるビット線上の絶縁
層はＢＰＳＧ膜３０、酸化シリコン膜２９および酸化シ
リコン膜１８によって構成され、第４のコンタクトホー
ル３１ｂが形成される第２プラグ電極上の絶縁層はＢＰ
ＳＧ膜３０によって構成され、第４のコンタクトホール
３１ｃが形成されるプレート電極上の絶縁層はＢＰＳＧ
膜３０および酸化シリコン膜２９によって構成される。
コンタクトホール３１ａが形成されるビット線上の絶縁
層はＢＰＳＧ膜３０、酸化シリコン膜２９および酸化シ
リコン膜１８によって構成され、第４のコンタクトホー
ル３１ｂが形成される第２プラグ電極上の絶縁層はＢＰ
ＳＧ膜３０によって構成され、第４のコンタクトホール
３１ｃが形成されるプレート電極上の絶縁層はＢＰＳＧ
膜３０および酸化シリコン膜２９によって構成される。
【００６７】従って、上記第４のコンタクトホール３１
ａ〜３１ｃが形成されるビット線上、第２プラグ電極上
およびプレート電極上のそれぞれの絶縁層の厚さが加工
しやすい範囲内となるので、所望する加工形状を有する
第４のコンタクトホール３１ａ〜３１ｃが形成しやすく
なる。また、プレート電極上に第４のコンタクトホール
３１ｃを形成する際、プレート電極を構成するＴｉＮ膜
２８がエッチングされても、ｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域６上に第２プラグ電極が配置され
ているので、メタルの上記ｎ型半導体領域６への拡散を
防ぐことができる。
ａ〜３１ｃが形成されるビット線上、第２プラグ電極上
およびプレート電極上のそれぞれの絶縁層の厚さが加工
しやすい範囲内となるので、所望する加工形状を有する
第４のコンタクトホール３１ａ〜３１ｃが形成しやすく
なる。また、プレート電極上に第４のコンタクトホール
３１ｃを形成する際、プレート電極を構成するＴｉＮ膜
２８がエッチングされても、ｎチャネル型ＭＩＳＦＥＴ
Ｑｓのｎ型半導体領域６上に第２プラグ電極が配置され
ているので、メタルの上記ｎ型半導体領域６への拡散を
防ぐことができる。
【００６８】次に、前記図９に示したＤＲＡＭの製造方
法を図７〜図９を用いて説明する。
法を図７〜図９を用いて説明する。
【００６９】まず、前記実施の形態１において前記図２
〜図４を用いて説明した製造方法と同様に、半導体基板
１上にメモリセルのメモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｓのゲート
電極５を形成した後、メモリセルに多結晶シリコン膜１
３からなる第１プラグ電極、ＷＳｉx 膜１７および多結
晶シリコン膜１６からなるビット線、多結晶シリコン膜
２２，２３，２５，２７からなる情報蓄積用容量素子の
蓄積電極、ならびにＴｉＮ膜２８からなる情報蓄積用容
量素子のプレート電極を順次形成する。
〜図４を用いて説明した製造方法と同様に、半導体基板
１上にメモリセルのメモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路部のｎチャネル型ＭＩＳＦＥＴＱｓのゲート
電極５を形成した後、メモリセルに多結晶シリコン膜１
３からなる第１プラグ電極、ＷＳｉx 膜１７および多結
晶シリコン膜１６からなるビット線、多結晶シリコン膜
２２，２３，２５，２７からなる情報蓄積用容量素子の
蓄積電極、ならびにＴｉＮ膜２８からなる情報蓄積用容
量素子のプレート電極を順次形成する。
【００７０】次に、図７に示すように、半導体基板１上
に酸化シリコン膜２９をＣＶＤ法によって堆積した後、
フォトレジストをマスクにして酸化シリコン膜２９、酸
化シリコン膜１８、酸化シリコン膜１２、ＢＰＳＧ膜
９、酸化シリコン膜８およびゲート絶縁膜４と同一層の
絶縁膜を順次エッチングすることにより、ｎチャネル型
ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に第５のコンタ
クトホール４１を形成する。
に酸化シリコン膜２９をＣＶＤ法によって堆積した後、
フォトレジストをマスクにして酸化シリコン膜２９、酸
化シリコン膜１８、酸化シリコン膜１２、ＢＰＳＧ膜
９、酸化シリコン膜８およびゲート絶縁膜４と同一層の
絶縁膜を順次エッチングすることにより、ｎチャネル型
ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に第５のコンタ
クトホール４１を形成する。
【００７１】次に、半導体基板１上にスパッタリング法
によって、Ｔｉ膜（図示せず) およびＴｉＮ膜４２を順
次堆積した後、半導体基板１に窒素雰囲気中で６５０〜
７００℃の温度のランプアニール処理を約１分間施し、
上記Ｔｉ膜と半導体基板１を構成するシリコン単結晶と
を反応させて、接触部分にＴｉＳｉx 膜を形成すること
により、ｎ型半導体領域６上にＴｉＳｉx 膜からなるバ
リアメタル層４３を設ける。次いで、半導体基板１上に
ＣＶＤ法によってＷ膜４４を堆積し、続いて、Ｗ膜４
４、ＴｉＮ膜４２およびＴｉ膜をエッチバックすること
によって、第５のコンタクトホール４１内にＷ膜４４を
埋め込み、Ｗ膜４４、ＴｉＮ膜４２およびバリアメタル
層４３からなる第２プラグ電極を形成する。
によって、Ｔｉ膜（図示せず) およびＴｉＮ膜４２を順
次堆積した後、半導体基板１に窒素雰囲気中で６５０〜
７００℃の温度のランプアニール処理を約１分間施し、
上記Ｔｉ膜と半導体基板１を構成するシリコン単結晶と
を反応させて、接触部分にＴｉＳｉx 膜を形成すること
により、ｎ型半導体領域６上にＴｉＳｉx 膜からなるバ
リアメタル層４３を設ける。次いで、半導体基板１上に
ＣＶＤ法によってＷ膜４４を堆積し、続いて、Ｗ膜４
４、ＴｉＮ膜４２およびＴｉ膜をエッチバックすること
によって、第５のコンタクトホール４１内にＷ膜４４を
埋め込み、Ｗ膜４４、ＴｉＮ膜４２およびバリアメタル
層４３からなる第２プラグ電極を形成する。
【００７２】なお、第５のコンタクトホール４１内に設
けられる上記Ｗ膜４４、ＴｉＮ膜４２およびバリアメタ
ル層４３は、下記方法によって形成してもよい。
けられる上記Ｗ膜４４、ＴｉＮ膜４２およびバリアメタ
ル層４３は、下記方法によって形成してもよい。
【００７３】まず、半導体基板１上にスパッタリング法
によってＴｉ膜を堆積した後、半導体基板１に窒素雰囲
気中で６５０〜７００℃の温度のランプアニール処理を
約１分間施し、上記Ｔｉ膜と半導体基板１を構成するシ
リコン単結晶とを反応させて、接触部分にＴｉＳｉx 膜
を形成する。次いで、Ｈ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液
によって未反応のＴｉ膜を除去し、ｎ型半導体領域６上
にＴｉＳｉx 膜からなるバリアメタル層４３を設けた
後、半導体基板１上にスパッタリング法によってＴｉＮ
膜４２を堆積し、続いてＣＶＤ法によってＷ膜４４を堆
積する。この後、Ｗ膜４４およびＴｉＮ膜４２をエッチ
バックすることによって、第５のコンタクトホール４１
内にＷ膜４４を埋め込み、Ｗ膜４４、ＴｉＮ膜４２およ
びバリアメタル層４３からなる第２プラグ電極を形成す
る。
によってＴｉ膜を堆積した後、半導体基板１に窒素雰囲
気中で６５０〜７００℃の温度のランプアニール処理を
約１分間施し、上記Ｔｉ膜と半導体基板１を構成するシ
リコン単結晶とを反応させて、接触部分にＴｉＳｉx 膜
を形成する。次いで、Ｈ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液
によって未反応のＴｉ膜を除去し、ｎ型半導体領域６上
にＴｉＳｉx 膜からなるバリアメタル層４３を設けた
後、半導体基板１上にスパッタリング法によってＴｉＮ
膜４２を堆積し、続いてＣＶＤ法によってＷ膜４４を堆
積する。この後、Ｗ膜４４およびＴｉＮ膜４２をエッチ
バックすることによって、第５のコンタクトホール４１
内にＷ膜４４を埋め込み、Ｗ膜４４、ＴｉＮ膜４２およ
びバリアメタル層４３からなる第２プラグ電極を形成す
る。
【００７４】次に、図８に示すように、半導体基板１上
にＢＰＳＧ膜３０をＣＶＤ法によって堆積した後、９０
０〜９５０℃のリフロー処理により上記ＢＰＳＧ膜３０
の表面を平坦化する。
にＢＰＳＧ膜３０をＣＶＤ法によって堆積した後、９０
０〜９５０℃のリフロー処理により上記ＢＰＳＧ膜３０
の表面を平坦化する。
【００７５】次いで、フォトレジストをマスクにしてＢ
ＰＳＧ膜３０、酸化シリコン膜２９および酸化シリコン
膜１８を順次エッチングすることにより、ＷＳｉx 膜１
７および多結晶シリコン膜１６からなるビット線上に第
４のコンタクトホール３１ａを形成し、ＢＰＳＧ膜３０
をエッチングすることにより、第５のコンタクトホール
４１内に設けられたＷ膜４４、ＴｉＮ膜４２およびバリ
アメタル層４３からなる第２プラグ電極上に第４のコン
タクトホール３１ｂを形成し、ＢＰＳＧ膜３０および酸
化シリコン膜２９を順次エッチングすることにより、Ｔ
ｉＮ膜２８からなるプレート電極上に第４のコンタクト
ホール３１ｃを形成する。
ＰＳＧ膜３０、酸化シリコン膜２９および酸化シリコン
膜１８を順次エッチングすることにより、ＷＳｉx 膜１
７および多結晶シリコン膜１６からなるビット線上に第
４のコンタクトホール３１ａを形成し、ＢＰＳＧ膜３０
をエッチングすることにより、第５のコンタクトホール
４１内に設けられたＷ膜４４、ＴｉＮ膜４２およびバリ
アメタル層４３からなる第２プラグ電極上に第４のコン
タクトホール３１ｂを形成し、ＢＰＳＧ膜３０および酸
化シリコン膜２９を順次エッチングすることにより、Ｔ
ｉＮ膜２８からなるプレート電極上に第４のコンタクト
ホール３１ｃを形成する。
【００７６】次に、半導体基板１上に、例えば、Ｔｉ膜
３２、Ｗ膜３３およびＴｉＮ膜３４を順次堆積して積層
構造の金属膜を形成した後、この金属膜をフォトレジス
トをマスクにしてエッチングすることにより、第１層目
の配線を形成する。第１層目の配線は第４のコンタクト
ホール３１ａを通してビット線に接続され、第４のコン
タクトホール３１ｂを通してｎチャネル型ＭＩＳＦＥＴ
のｎ型半導体領域６上に設けられた第２プラグ電極に接
続され、第４のコンタクトホール３１ｃを通してプレー
ト電極と接続される。
３２、Ｗ膜３３およびＴｉＮ膜３４を順次堆積して積層
構造の金属膜を形成した後、この金属膜をフォトレジス
トをマスクにしてエッチングすることにより、第１層目
の配線を形成する。第１層目の配線は第４のコンタクト
ホール３１ａを通してビット線に接続され、第４のコン
タクトホール３１ｂを通してｎチャネル型ＭＩＳＦＥＴ
のｎ型半導体領域６上に設けられた第２プラグ電極に接
続され、第４のコンタクトホール３１ｃを通してプレー
ト電極と接続される。
【００７７】この後、図９に示すように、半導体基板１
上に層間絶縁膜３５を設けた後、フォトレジストをマス
クにしてこの層間絶縁膜３５をエッチングすることによ
り、第１層目の配線上にスルーホール３６ａ〜３６ｃを
形成し、次いで、Ｗ膜３７、Ａｌ膜３８およびＴｉＮ膜
３９からなる第２層目の配線を形成する。
上に層間絶縁膜３５を設けた後、フォトレジストをマス
クにしてこの層間絶縁膜３５をエッチングすることによ
り、第１層目の配線上にスルーホール３６ａ〜３６ｃを
形成し、次いで、Ｗ膜３７、Ａｌ膜３８およびＴｉＮ膜
３９からなる第２層目の配線を形成する。
【００７８】（実施の形態３）図１０は、本発明の他の
実施の形態であるＤＲＡＭのメモリセルおよび周辺回路
部のｎチャネル型ＭＩＳＦＥＴＱｓを示す半導体基板の
要部断面図である。
実施の形態であるＤＲＡＭのメモリセルおよび周辺回路
部のｎチャネル型ＭＩＳＦＥＴＱｓを示す半導体基板の
要部断面図である。
【００７９】図１０に示すように、前記実施の形態２と
同様に、ビット線は第４のコンタクトホール３１ａを通
して第１層目の配線に接続され、ｎチャネル型ＭＩＳＦ
ＥＴＱｓのｎ型半導体領域６は第５のコンタクトホール
４１内に設けられた第２プラグ電極を介し、第４のコン
タクトホール３１ｂを通して第１層目の配線に接続さ
れ、プレート電極は第４のコンタクトホール３１ｃを通
して第１層目の配線に接続される。
同様に、ビット線は第４のコンタクトホール３１ａを通
して第１層目の配線に接続され、ｎチャネル型ＭＩＳＦ
ＥＴＱｓのｎ型半導体領域６は第５のコンタクトホール
４１内に設けられた第２プラグ電極を介し、第４のコン
タクトホール３１ｂを通して第１層目の配線に接続さ
れ、プレート電極は第４のコンタクトホール３１ｃを通
して第１層目の配線に接続される。
【００８０】しかしながら、第５のコンタクトホール４
１内に設けられた第２プラグ電極は、バリアメタル層４
３および多結晶シリコン膜４５によって構成されてい
る。
１内に設けられた第２プラグ電極は、バリアメタル層４
３および多結晶シリコン膜４５によって構成されてい
る。
【００８１】次に、前記図１０に示した周辺回路部のｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上の第
５のコンタクトホール４１内に設けられる第２プラグ電
極の製造方法を説明する。
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上の第
５のコンタクトホール４１内に設けられる第２プラグ電
極の製造方法を説明する。
【００８２】前記実施の形態２と同様な製造方法で第５
のコンタクトホール４１を形成した後、半導体基板１上
にＣＶＤ法によって多結晶シリコン膜４５を堆積する。
次いで、この多結晶シリコン膜４５に、ｎ型の不純物、
例えばＰをスパッタリング法によって導入した後、多結
晶シリコン膜４５をエッチバックすることによって、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に設
けられた第５のコンタクトホール４１内に多結晶シリコ
ン膜４５を埋め込む。
のコンタクトホール４１を形成した後、半導体基板１上
にＣＶＤ法によって多結晶シリコン膜４５を堆積する。
次いで、この多結晶シリコン膜４５に、ｎ型の不純物、
例えばＰをスパッタリング法によって導入した後、多結
晶シリコン膜４５をエッチバックすることによって、ｎ
チャネル型ＭＩＳＦＥＴＱｓのｎ型半導体領域６上に設
けられた第５のコンタクトホール４１内に多結晶シリコ
ン膜４５を埋め込む。
【００８３】なお、図示はしないが、ｎ型ウエル上にも
第５のコンタクトホールを形成してもよく、この第５の
コンタクトホール内に設けられる第２プラグ電極は、ｎ
型の不純物、例えばＰがスパッタリング法などによって
導入されたｎ型の多結晶シリコン膜で構成される。ま
た、ｐ型ウエル２上またはｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域上にも第５のコンタクトホールを形成し
てもよく、この第５のコンタクトホール内に設けられる
第２プラグ電極は、ｐ型の不純物、例えばボロン（Ｂ）
がスパッタリング法などによって導入されたｐ型の多結
晶シリコン膜で構成される。
第５のコンタクトホールを形成してもよく、この第５の
コンタクトホール内に設けられる第２プラグ電極は、ｎ
型の不純物、例えばＰがスパッタリング法などによって
導入されたｎ型の多結晶シリコン膜で構成される。ま
た、ｐ型ウエル２上またはｐチャネル型ＭＩＳＦＥＴの
ｐ型半導体領域上にも第５のコンタクトホールを形成し
てもよく、この第５のコンタクトホール内に設けられる
第２プラグ電極は、ｐ型の不純物、例えばボロン（Ｂ）
がスパッタリング法などによって導入されたｐ型の多結
晶シリコン膜で構成される。
【００８４】次に、半導体基板１上にＴｉ膜をスパッタ
リング法によって堆積した後、半導体基板１に窒素雰囲
気中で６５０〜７００℃の温度のランプアニール処理を
約１分間施し、上記Ｔｉ膜と第５のコンタクトホール４
１内に埋め込まれた多結晶シリコン膜４５とを反応させ
て、接触部分にＴｉＳｉx 膜を形成する。次いで、Ｈ2
Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液によって、未反応のＴｉ膜
を除去することによって、第５のコンタクトホール４１
内に埋め込まれた多結晶シリコン膜４５上にＴｉＳｉx
膜からなるバリアメタル層４３を形成し、バリアメタル
層４３および多結晶シリコン膜４５によって第２プラグ
電極を構成する。
リング法によって堆積した後、半導体基板１に窒素雰囲
気中で６５０〜７００℃の温度のランプアニール処理を
約１分間施し、上記Ｔｉ膜と第５のコンタクトホール４
１内に埋め込まれた多結晶シリコン膜４５とを反応させ
て、接触部分にＴｉＳｉx 膜を形成する。次いで、Ｈ2
Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液によって、未反応のＴｉ膜
を除去することによって、第５のコンタクトホール４１
内に埋め込まれた多結晶シリコン膜４５上にＴｉＳｉx
膜からなるバリアメタル層４３を形成し、バリアメタル
層４３および多結晶シリコン膜４５によって第２プラグ
電極を構成する。
【００８５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００８６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８７】（１）本発明によれば、メタル系材料から
なる上部電極、誘電体膜および下部電極によって構成さ
れる情報蓄積用容量素子を有するＤＲＡＭにおいて、接
続孔を形成する際のエッチング選択比の確保が容易とな
り、また、接続孔を形成する複数の絶縁層の厚さが加工
しやすい範囲内となるので、接続孔の加工精度を向上す
ることができる。
なる上部電極、誘電体膜および下部電極によって構成さ
れる情報蓄積用容量素子を有するＤＲＡＭにおいて、接
続孔を形成する際のエッチング選択比の確保が容易とな
り、また、接続孔を形成する複数の絶縁層の厚さが加工
しやすい範囲内となるので、接続孔の加工精度を向上す
ることができる。
【００８８】（２）さらに、本発明によれば、メタル系
材料による半導体基板のメタル汚染を防ぐことができる
ので、上記ＤＲＡＭの信頼度を向上することができる。
材料による半導体基板のメタル汚染を防ぐことができる
ので、上記ＤＲＡＭの信頼度を向上することができる。
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図８】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１１】本発明者によって検討されたＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ ｎ型半導体領域（ソース領域、ドレイン領域） ７ 絶縁膜 ８ 酸化シリコン膜 ９ ＢＰＳＧ膜 １０ ｎ型半導体領域 １１ 第１のコンタクトホール １２ 酸化シリコン膜 １３ 多結晶シリコン膜 １４ ｎ型半導体領域 １５ 第２のコンタクトホール １６ 多結晶シリコン膜 １７ タングステンシリサイド膜 １８ 酸化シリコン膜 １９ 窒化シリコン膜 ２０ ＢＰＳＧ膜 ２１ 酸化シリコン膜 ２２ 多結晶シリコン膜 ２３ 多結晶シリコン膜 ２４ 第３のコンタクトホール ２５ 多結晶シリコン膜 ２６ ＢＰＳＧ膜 ２７ 多結晶シリコン膜 ２８ 窒化チタン膜 ２９ 酸化シリコン膜 ３０ ＢＰＳＧ膜 ３１ａ 第４のコンタクトホール ３１ｂ 第４のコンタクトホール ３１ｃ 第４のコンタクトホール ３２ チタン膜 ３３ タングステン膜 ３４ 窒化チタン膜 ３５ 層間絶縁膜 ３６ａ スルーホール ３６ｂ スルーホール ３６ｃ スルーホール ３７ タングステン膜 ３８ アルミニウム膜 ３９ 窒化チタン膜 ４０ パッシベーション膜 ４１ 第５のコンタクトホール ４２ 窒化チタン膜 ４３ バリアメタル層 ４４ タングステン膜 ４５ 多結晶シリコン膜 ４６ 多結晶シリコン膜 Ｑｓ ｎチャネル型ＭＩＳＦＥＴ
フロントページの続き (72)発明者 飯島 晋平 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉田 誠 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 熊内 隆宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 早川 崇 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 大角 正紀 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (8)
- 【請求項１】 上部電極と下部電極との間に誘電体膜が
配置された情報蓄積用容量素子を備えたメモリセルを有
する半導体集積回路装置であって、半導体基板上の絶縁
層に形成された第１の接続孔を通して第１層目の配線が
前記半導体基板に接続され、前記情報蓄積用容量素子の
前記上部電極上の絶縁層に形成された第２の接続孔を通
して第２層目の配線または第２層目より上層の配線が前
記上部電極に接続されていることを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板の上方に上部電極、誘電体
膜および下部電極からなる情報蓄積用容量素子を形成す
る工程と、前記半導体基板上の絶縁層に第１の接続孔を
形成した後、前記第１の接続孔を通して前記半導体基板
に接続される第１層目の配線を形成する工程と、前記上
部電極上の絶縁層に第２の接続孔を形成した後、前記第
２の接続孔を通して前記上部電極に接続される第２層目
の配線または第２層目よりも上層の配線を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３】 上部電極と下部電極との間に誘電体膜が
配置された情報蓄積用容量素子を備えたメモリセルを有
する半導体集積回路装置であって、半導体基板上の絶縁
層に形成された第１の接続孔内にプラグ電極が形成さ
れ、前記プラグ電極上の絶縁層および前記情報蓄積用容
量素子の前記上部電極上の絶縁層に形成された第２の接
続孔を通して、第１層目の配線が前記プラグ電極および
前記上部電極にそれぞれ接続されていることを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、半導体基板の上方に上部電極、誘電体
膜および下部電極からなる情報蓄積用容量素子を形成す
る工程と、前記半導体基板上の絶縁層に第１の接続孔を
形成した後、前記第１の接続孔内にプラグ電極を形成す
る工程と、前記プラグ電極上の絶縁層および前記上部電
極上の絶縁層に第２の接続孔を形成した後、前記第２の
接続孔を通して前記プラグ電極および前記上部電極にそ
れぞれ接続される第１層目の配線を形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１または３記載の半導体集積回路
装置において、前記情報蓄積用容量素子の前記上部電極
を構成する材料は、メタル、メタルナイトライド、メタ
ルシリサイドまたはメタル酸化物であることを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項３記載の半導体集積回路装置にお
いて、前記プラグ電極は、バリアメタル層および多結晶
シリコン膜からなる積層膜、またはタングステン層、接
着層およびバリアメタル層からなる積層膜であることを
特徴とする半導体集積回路装置。 - 【請求項７】 請求項５記載の半導体集積回路装置にお
いて、前記メタルはタングステンまたは白金であり、前
記メタルナイトライドは窒化チタンまたは窒化タングス
テンであることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項６記載の半導体集積回路装置にお
いて、前記バリアメタル層はチタンシリサイド膜であ
り、前記接着層は窒化チタン膜であることを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335256A JPH10173151A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335256A JPH10173151A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173151A true JPH10173151A (ja) | 1998-06-26 |
Family
ID=18286496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8335256A Withdrawn JPH10173151A (ja) | 1996-12-16 | 1996-12-16 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2784799A1 (fr) * | 1998-10-14 | 2000-04-21 | St Microelectronics Sa | Cellule memoire |
| JP2002190581A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100705518B1 (ko) * | 1999-05-18 | 2007-04-10 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
-
1996
- 1996-12-16 JP JP8335256A patent/JPH10173151A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2784799A1 (fr) * | 1998-10-14 | 2000-04-21 | St Microelectronics Sa | Cellule memoire |
| EP0996153A1 (fr) * | 1998-10-14 | 2000-04-26 | STMicroelectronics S.A. | Cellule memoire |
| KR100705518B1 (ko) * | 1999-05-18 | 2007-04-10 | 소니 가부시끼 가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2002190581A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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