JP5464928B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 46
- 239000010410 layer Substances 0.000 claims description 180
- 239000011229 interlayer Substances 0.000 claims description 114
- 239000003990 capacitor Substances 0.000 claims description 84
- 238000005530 etching Methods 0.000 claims description 35
- 239000010408 film Substances 0.000 description 157
- 238000000034 method Methods 0.000 description 34
- 239000000758 substrate Substances 0.000 description 27
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 16
- 229910010271 silicon carbide Inorganic materials 0.000 description 16
- 230000002093 peripheral effect Effects 0.000 description 15
- 230000006870 function Effects 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
また、回路30の周辺回路は、半導体基板5の表面領域及びその表面上部に設けられている。周辺回路は、メモリセルの動作の制御機能を有する。制御回路やセンスアンプやデコーダのようなメモリ部2を駆動するための回路などが設けられている。周辺回路は、概ね層間絶縁層41に覆われている。
一般に、メモリ部(例示:DRAM)とロジック部とを混載した半導体装置では、ロジック部において配線を形成した後、メモリ部において容量部を形成し、続いて両部において上部配線に係る配線工程を形成する製造方法が考えられる。しかし、その場合、図16の説明で既述したように、容量部を形成することで段差が形成される可能性がある。段差が形成されると、その後の配線工程の加工が困難になる可能性がある。そうなると、上部電極とその上層配線との間でのショートや、上層配線のビアのオープンやショート、配線オープンやショートが発生する。
2 メモリ部
3 ロジック部
5 半導体基板
10 セルトランジスタ
11 コンタクト
15 ビア
12、12a 容量部
12A、12Aa 上部電極
12B、12Ba 誘電体層
12C、12Ca 下部電極
13、13a 上部電極
14、16 配線
30 回路
31 コンタクト
33、35 ビア
32、34、36 配線
41、42、43、44 層間絶縁層
51、52、53、54 表層絶縁層
53A SiCN層
53B SiC層
53C SiCN層
62 金属膜
71 窪み
72、73 シリンダ
74 溝部
82 ワード線
84 ビット線
Claims (11)
- 第1領域の第1層間層に配線を形成する工程と、
前記配線形成後に、第2領域の前記第1層間層における表面領域をエッチングする工程と、
前記エッチングした領域に下方へ伸びる複数の開口部を形成する工程と、
前記複数の開口部に下部電極層、誘電体層及び共通上部電極を形成して、複数の容量部を形成する工程と
を具備し、
前記複数の容量部を形成する工程は、
前記第1層間層の上面と前記共通上部電極の上面とが略同一平面上になるように、前記共通上部電極を形成する工程を備える
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第1層間層は、上部表面にエッチングストッパ膜を有し、
前記第1層間層における表面領域をエッチングする工程は、
前記エッチングストッパ膜を含む前記第1層間層の上部表面領域をエッチングする工程を備え、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法において、
前記第1領域及び前記第2領域に、前記第1層間層上に第2層間層を形成する工程と、
前記第1領域の前記第2層間層に前記配線の上部表面から上方に延在する第1ビア及び第1上部配線を、前記第2領域の第2層間層に前記共通上部電極の上部表面から上方に延在する第2ビア及び第2上部配線をそれぞれ形成する工程と
を更に具備し、
前記1ビアと前記第2ビアとは略同一の高さである
半導体装置の製造方法。 - 請求項1乃至3のいずれか一項に記載の半導体装置の製造方法において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置の製造方法。 - 請求項1乃至4のいずれか一項に記載の半導体装置の製造方法において、
前記複数の開口部は、前記第1層間層及び、前記第1層間層の下に形成された1つ又は複数の層間層にまたがって形成される
半導体装置の製造方法。 - 請求項1乃至5のいずれか一項に記載の半導体装置の製造方法において、
前記第1領域にはロジックが形成され、前記第2領域にはメモリが形成される
半導体装置の製造方法。 - 第1領域の第1層間層の表面領域に設けられた配線と、
第2領域の前記第1層間層の表面領域に上部が設けられた共通上部電極と、
前記共通上部電極を共通の上部電極とし、下方へ伸びる複数の容量部と
を具備し、
前記第1層間層の上面と前記共通上部電極の上面とは略同一の平面上にあり、
前記第1層間層は、上部表面にエッチングストッパ膜を備え、
前記共通上部電極の上面は、前記エッチングストッパ膜を有さず、
前記エッチングストッパ膜の上面と前記共通上部電極の上面とは略同一平面上にある
半導体装置。 - 請求項7に記載の半導体装置において、
前記第1領域に設けられ、前記配線の上部表面から上方に延在し、第2層間層にある第1ビアと、
前記第1ビアの上面に設けられ、前記第2層間層にある第1上層配線と、
前記第2領域に設けられ、前記共通上部電極の上部表面から上方に延在し、前記第2層間層にある第2ビアと、
前記第2ビアの上面に設けられ、前記第2層間層にある第2上層配線と
を更に具備し、
前記1ビアと前記第2ビアとは略同一の高さである
半導体装置。 - 請求項7又は8に記載の半導体装置において、
前記複数の容量部の各々は、シリンダ型の容量素子、ハーフクラウン型の容量素子、及びクラウン型の容量素子の内から選択された容量素子である
半導体装置。 - 請求項7乃至9のいずれか一項に記載の半導体装置において、
前記複数の容量部は、前記第1層間層及び、前記第1層間層の下に形成された1つ又は複数の層間層にまたがって形成される
半導体装置。 - 請求項7乃至10のいずれか一項に記載の半導体装置において、
前記第1領域にはロジックが設けられ、前記第2領域にはメモリが設けられている
半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009157858A JP5464928B2 (ja) | 2009-07-02 | 2009-07-02 | 半導体装置及び半導体装置の製造方法 |
US12/801,867 US8258039B2 (en) | 2009-07-02 | 2010-06-29 | Semiconductor device and manufacturing method thereof |
US13/531,388 US8471322B2 (en) | 2009-07-02 | 2012-06-22 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009157858A JP5464928B2 (ja) | 2009-07-02 | 2009-07-02 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011014731A JP2011014731A (ja) | 2011-01-20 |
JP5464928B2 true JP5464928B2 (ja) | 2014-04-09 |
Family
ID=43412181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009157858A Expired - Fee Related JP5464928B2 (ja) | 2009-07-02 | 2009-07-02 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8258039B2 (ja) |
JP (1) | JP5464928B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5638408B2 (ja) * | 2011-01-28 | 2014-12-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US8236645B1 (en) * | 2011-02-07 | 2012-08-07 | GlobalFoundries, Inc. | Integrated circuits having place-efficient capacitors and methods for fabricating the same |
US20120223413A1 (en) | 2011-03-04 | 2012-09-06 | Nick Lindert | Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer |
JP5703105B2 (ja) * | 2011-04-15 | 2015-04-15 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5689392B2 (ja) * | 2011-09-02 | 2015-03-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
CN104025294A (zh) * | 2011-10-07 | 2014-09-03 | 英特尔公司 | 金属互连当中dram电容器的形成 |
JP5947093B2 (ja) * | 2012-04-25 | 2016-07-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
US9466663B2 (en) | 2013-10-25 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement having capacitor separated from active region |
US9276057B2 (en) * | 2014-01-27 | 2016-03-01 | United Microelectronics Corp. | Capacitor structure and method of manufacturing the same |
JP2015233069A (ja) | 2014-06-09 | 2015-12-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6263093B2 (ja) | 2014-06-25 | 2018-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6441989B2 (ja) * | 2017-04-27 | 2018-12-19 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体 |
KR102521222B1 (ko) * | 2017-11-15 | 2023-04-12 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
WO2019193787A1 (ja) * | 2018-04-04 | 2019-10-10 | パナソニックIpマネジメント株式会社 | 電子デバイス |
TWI685085B (zh) * | 2019-02-26 | 2020-02-11 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
US20210242127A1 (en) * | 2020-01-31 | 2021-08-05 | Qualcomm Incorporated | Back-end-of-line (beol) sidewall metal-insulator-metal (mim) capacitor |
JP7284121B2 (ja) * | 2020-03-23 | 2023-05-30 | 株式会社東芝 | アイソレータ |
US11605704B1 (en) * | 2021-10-08 | 2023-03-14 | Nanya Technology Corporation | Capacitor array and method for forming the same |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000332216A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置及びその製造方法 |
JP4285619B2 (ja) * | 1999-12-22 | 2009-06-24 | 富士通株式会社 | 半導体装置の製造方法 |
KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
JP2004063559A (ja) | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 半導体装置 |
KR100527668B1 (ko) * | 2003-03-07 | 2005-11-28 | 삼성전자주식회사 | 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법 |
JP2004342787A (ja) * | 2003-05-15 | 2004-12-02 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
JP2005005337A (ja) * | 2003-06-10 | 2005-01-06 | Renesas Technology Corp | Dram混載半導体集積回路装置の製造方法 |
JP2005086150A (ja) | 2003-09-11 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP3892867B2 (ja) | 2004-11-19 | 2007-03-14 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
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JP5142692B2 (ja) * | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2009
- 2009-07-02 JP JP2009157858A patent/JP5464928B2/ja not_active Expired - Fee Related
-
2010
- 2010-06-29 US US12/801,867 patent/US8258039B2/en not_active Expired - Fee Related
-
2012
- 2012-06-22 US US13/531,388 patent/US8471322B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8471322B2 (en) | 2013-06-25 |
US20120261798A1 (en) | 2012-10-18 |
US8258039B2 (en) | 2012-09-04 |
JP2011014731A (ja) | 2011-01-20 |
US20110001216A1 (en) | 2011-01-06 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131023 |
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A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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