JP5638408B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成する、半導体装置が提供される。
同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備える、半導体装置の製造方法が提供される。
第1の実施の形態の半導体装置について説明する。
図1は、第1の実施の形態における半導体装置を模式的に示す上面図である。図2は、第1の実施の形態における半導体装置を模式的に示す断面図である。
この半導体装置において、上部接続配線18の上面30とキャップ膜6cの上面34とが、同一面を構成している。本実施の形態において、同一面とは、下記の測定方法で測定したとき、表面の平均高さに対する凹凸の高さのバラツキの最大値が好ましくは30nm以下であり、より好ましくは20nm以下であり、更に好ましくは10nm以下である平面をいう。こうした測定方法としては、例えば、SEM(Scanning Electron Microscope)やTEM(Transmission Electron Microscope)を用いて上部接続配線18の上面30およびキャップ膜6cの上面34を含む断面画像を取得し、この断面画像から段差の高さのバラツキを測定する方法や、半導体装置の製造工程における検査工程に広く用いられている段差計により、平面方向の高さのプロファイルを測定する方法、等が挙げられる。
本実施の形態に係る容量素子19は、記憶回路200を構成するメモリ素子として形成されている。この容量素子19は、キャップ膜6a、層間絶縁膜7a、キャップ膜6b、層間絶縁膜7b、キャップ膜6cおよび配線8a、8bで構成される2層の多層配層内に設けられた凹部40中に埋設されている。凹部40は、平面視において、孔23と、孔23の外側に連続して設けられた配線溝28とから構成されている。この配線溝28は、容量素子19が埋設された孔23の周囲から所定方向に延在して設けられている。そして、この配線溝28内には上部接続配線18が埋設されている。こうした凹部40の開口面はキャップ膜6cの上面と同じ位置に形成されている。言い換えると、本実施の形態においては、上部接続配線18の上面30とキャップ膜6cの上面34とが、同一面を構成している。
本実施の形態においては、上部接続配線18が埋設電極と同一材料かつ一体に構成されているので、下部電極14の高さを高くするために、上部接続配線18の高さを低く形成することができる。
図3〜図24は、第1の実施の形態の半導体装置の製造方法を示す工程図である。
以上により、本実施の形態の半導体装置が得られる。
本実施の形態においては、容量素子19が多層配線層内に埋め込まれるとともに、この容量素子19の間に少なくとも1層以上の配線層(論理回路100を構成する配線8a及び層間絶縁膜7a)が設けられている。こうした構造により、容量素子19の容量を確保しつつも、多層配線層が厚くなることを抑えることができる。これにより、論理回路100のコンタクト高さを低く抑えることが可能で、容量素子19の挿入による寄生抵抗や寄生容量の増大を抑制することが可能となる。
次に、第2の実施の形態の半導体装置について、図面を用いて説明する。
図25は、第2の実施の形態の半導体装置の構造を示す断面図である。第2の実施の形態においては、凹部40は容量素子19が埋め込まれた孔23と、孔23の外側に連続して設けられており上部接続配線18が埋め込まれた配線溝28とから構成されており、配線溝28の下面41とキャップ膜6cの下面43とが、同一面を構成する点以外は、第1の実施の形態と同様である。ここで、同一面とは第1の実施の形態のものと同じ定義を意味する。
次に、第3の実施の形態の半導体装置について、図面を用いて説明する。
図26は、第3の実施の形態の半導体装置の構造を示す断面図である。第3の実施の形態では、能動素子3aと容量素子19とを電気的に接続する容量コンタクト13cの高さと比較して、能動素子3bと配線8aとを電気的に接続する接続コンタクト13の高さが高い点以外は第1の実施の形態と同様である。この接続コンタクト13は、その上面から下面までシームレスに形成されている。
次に、第4の実施の形態の半導体装置について、図面を用いて説明する。
図27は、第4の実施の形態の半導体装置の構造を示す断面図である。接続コンタクト13が、2つの接続コンタクト13a及び接続コンタクト13bで構成される点を除いて、第3の実施の形態と同様である。
次に、第5の実施の形態の半導体装置について、図面を用いて説明する。
図28は、第5の実施の形態の半導体装置の構造を示す断面図である。第5の実施の形態においては、図28に示すように、容量素子19を構成する下部電極14および容量絶縁膜15と、層間絶縁膜7a、7bとの間に、側壁保護膜50が形成されている。すなわち、下部電極14が、隣接する容量素子19の間の領域における層間絶縁膜7a、7bと接しないように、側壁保護膜50が形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a、7bに亘って、下部電極14の側壁上がシームレスの側壁保護膜50に覆われている。近年の微細化された半導体装置においては、配線間の比誘電率を低くするために、層間絶縁膜7a、7bの内部に、微細な空孔を形成する、いわゆる多孔質膜を用いることがあるが、本実施の形態に示すように、隣接した容量素子19の間に、側壁保護膜50を形成することにより、これらの間の領域における層間絶縁膜7a、7b内部への下部電極14の侵入を防ぐことができる。これにより、下部電極14を安定に形成し、かつ、互いに隣接した容量素子19との下部電極14間のリーク電流の低減や、長期絶縁信頼性の向上という効果が得られる。こうした側壁保護膜50は、例えば、国際公開第2004/107434号パンフレットにおいて、バリア絶縁膜として示されているような、ジビニルシロキサンベンゾシクロブテン等の有機シリカ物を含むバリア絶縁膜を用いてもよい。あるいは、シリコン窒化膜(SiN)、シリコン炭化物(SiC)、シリコン炭窒化物(SiCN)、シリコン酸炭化物(SiOC)を側壁保護膜50として用いても良い。本実施の形態においては、側壁保護膜50(堆積層)は、隣接する絶縁層(層間絶縁膜7a、7b)よりも密度を高くすることができる。
なお、図28には、本実施の形態を、それぞれ第1の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
第5の実施の形態による製造方法によれば、第1の実施の形態による製造工程の図16に示したように、凹部40(孔23及び配線溝28)を形成した後、たとえば、孔23の側壁上に層間絶縁膜7a、7bよりも膜密度の高い側壁保護膜50となる絶縁膜を堆積する。こうした堆積層(側壁保護膜50)は、少なくともシリコン原子を含む絶縁膜であることが好ましく、例えば、シリコン酸化膜(SiO2)、シリコン炭化物(SiC)、シリコン窒化膜(SiN)、シリコン炭窒化物(SiCN)のような、化学気相成長法による絶縁膜や、或いは一般に低誘電率膜と呼ばれる、シリコン、酸素、炭素を含む絶縁膜や、或いは、ベンゾシクロブテンのような、プラズマ重合法により形成される膜を用いても良い。すなわち、本実施の形態による効果を得るためには、層間絶縁膜7a、7bの側壁に形成された空孔部分を閉塞させることができる絶縁膜を用いればよい。
次に、第6の実施の形態の製造方法を、説明する。
図30は、第6の実施の形態を示す断面図である。第6の実施の形態においては、図30に示すように、容量素子19(例えば、容量素子19を構成する下部電極14および容量絶縁膜15)と、配線層間絶縁膜7a、7bとの間に、側壁保護膜50a、50bが形成されている。更に、これらの側壁保護膜50a、50bは、層間絶縁膜7a、7bの領域にのみ形成されており、すなわち、下部電極14が隣接する容量素子19の間の領域における層間絶縁膜7a、7bと接しないように、下部電極14の側壁上には側壁保護膜50a、50bおよびキャップ膜6a、6bが形成されている。言い換えると、下部電極14が設けられている全ての層間絶縁膜7a、7bに亘って、下部電極14の側壁上が側壁保護膜50a、50bおよびキャップ膜6a、bに覆われている。また、これらの側壁保護膜50a、50bは、層間絶縁膜7a、7bに含有される元素のうち、少なくともひとつを含み、かつ、層間絶縁膜7a、7bよりも、高い密度を有している。
なお、図30には、本実施の形態を、第1の実施の形態に対して適用した図面を示したが、言うまでも無く、本実施の形態は、本発明の他の実施の形態に対しても適用することができるものである。
第6の実施の形態による製造方法によれば、第1の実施の形態による製造工程の図16に示したように、孔23及び配線溝28を形成した後、側壁保護膜50a、50bとなる改質層を形成する。こうした改質層は、層間絶縁膜7a、7bの表層を改質することにより、形成される。すなわち、水素、窒素、炭素、弗素、またはそれらにヘリウムやアルゴンなどの不活性ガスを添加した雰囲気においてプラズマを励起し、層間絶縁膜7a、7bの表層を改質させることにより、側壁保護膜50a、50bを形成する。あるいは、少なくとも酸素を含む雰囲気中で紫外線照射処理を施すことにより、層間絶縁膜7a、7bの表層を改質し、側壁保護膜50a、50bを形成する。
上述の工程により下部電極14を形成した後は、図18以降の工程と同様に、容量素子を形成する工程を施せばよい。
半導体基板とは、半導体装置が構成された基板であり、特に単結晶シリコン基板上に作られたものだけでなく、SOI(Silicon On Insulator)基板やTFT(Thin Film Transistor)、液晶製造用基板などの基板も含む。
2 素子分離膜
3a、3b 能動素子
4 コンタクト層間絶縁膜
5a、5b、5c コンタクト層間絶縁膜
6、6a、6b、6c、6d キャップ膜
7a、7b、7c、7d 層間絶縁膜
8a、8b、8c、8d 配線
10 セルコンタクト
10a、10b セルコンタクト
11 ビットコンタクト
12 ビット線
13、13a、13b 接続コンタクト
13c 容量コンタクト
14 下部電極
15 容量絶縁膜
16 上部電極
18 上部接続配線
18a 引出配線部
18c 埋設電極
19 容量素子
20 シリサイド
21a、21c ハードマスク
22 フォトレジスト
23 孔
24a、24b、24c 下層レジスト
25a、25b、25c 低温酸化膜
26a、26b、26c 反射防止膜
27a、27b、27c フォトレジスト
28 配線溝
29 フォトレジスト
30 上面
33 開口部
34 上面
35 開口部
36 開口部
37 開口部
38 導電膜
39 導電膜
40 凹部
41 下面
43 下面
50、50a、50b 側壁保護膜
100 論理回路
110 半導体基板
200 記憶回路
201 固定電位を有する配線
202 信号配線
210 容量素子
220 周辺回路
Claims (10)
- 基板と、
前記基板上に設けられており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内の記憶回路領域に形成されており、前記多層配線層内に設けられた凹部内に埋め込まれた少なくとも1以上の容量素子および周辺回路を有する記憶回路と、
平面視において、前記基板内の前記記憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極から構成される前記容量素子上に積層している上部接続配線と、
前記容量素子が埋め込まれている前記配線層のうち最上層に設けられた前記論理回路を構成する前記配線の上面に接するように設けられたキャップ層と、を備え、
前記上部接続配線の上面と前記キャップ層の上面とが、同一面を構成し、
前記凹部は、前記容量素子が埋め込まれた孔と、前記孔の外側に連続して設けられており前記上部接続配線が埋め込まれた配線溝とから構成されており、
前記配線溝の下面と前記キャップ層の下面とが、同一面を構成する、半導体装置。 - 請求項1に記載の半導体装置であって、
前記基板上の前記記憶回路領域に形成された第1能動素子と、
前記基板上の前記論理回路領域に形成された第2能動素子と、
前記第1能動素子と前記容量素子とを電気的に接続する容量コンタクトと、
前記第2能動素子と前記論理回路の前記配線とを電気的に接続する接続コンタクトと、をさらに備える、半導体装置。 - 請求項2に記載の半導体装置であって、
前記接続コンタクトは、その上面から下面までシームレスに構成されている、半導体装置。 - 請求項2に記載の半導体装置であって、
前記接続コンタクトは、第1接続コンタクトと、前記第1接続コンタクトと前記配線とを電気的に接続しており、前記第1接続コンタクトとは異なる第2接続コンタクトと、を備える、半導体装置。 - 請求項2〜4のいずれか一項に記載の半導体装置であって、
前記容量コンタクトはWを含む材料で構成されている、半導体装置。 - 請求項2〜5のいずれか一項に記載の半導体装置であって、
前記基板上に設けられており、第1セルコンタクト及び第2セルコンタクトが埋設された第1コンタクト絶縁層と、
前記第1コンタクト絶縁層上に設けられており、前記容量コンタクト及び前記接続コンタクトが埋設された第2コンタクト絶縁層と、をさらに備え、
前記第1コンタクト絶縁層又は前記第2コンタクト絶縁層が、シリコン酸化膜より低い誘電率を有する、半導体装置。 - 請求項2〜6のいずれか一項に記載の半導体装置であって、
前記基板上と前記論理回路を構成する前記配線の下面との間に、前記容量素子及び前記接続コンタクトのみ有する第3コンタクト絶縁層をさらに備える、半導体装置。 - 請求項6に記載の半導体装置であって、
前記容量コンタクトが設けられている前記第2コンタクト絶縁層に設けられたビット線をさらに備え、
前記ビット線がWを含む材料で構成されている、半導体装置。 - 請求項1〜8のいずれか一項に記載の半導体装置であって、
前記絶縁層と前記下部電極との間に側壁保護膜が形成されている、半導体装置。 - 同一の基板上に記憶回路と論理回路とを有する半導体装置の製造方法であって、
前記基板上に絶縁層を形成し、前記絶縁層に配線溝を形成するとともに、前記配線溝を埋め込む金属膜を形成する工程と、
前記金属膜を平坦化した後、前記金属膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記絶縁層の一部を除去して凹部を形成する工程と、
前記凹部内において、下部電極、容量絶縁膜、及び上部電極を埋め込むとともに、前記凹部内及び前記キャップ膜上に上部接続配線形成用金属膜を形成する工程と、
前記キャップ膜上の前記上部接続配線形成用金属膜を選択的に除去することにより、上部接続配線を形成する工程と、を備え、
前記凹部は、前記下部電極、前記容量絶縁膜、及び前記上部電極から構成される容量素子が埋め込まれた孔と、前記孔の外側に連続して設けられており前記上部接続配線が埋め込まれた配線溝とから構成されており、
前記配線溝の下面と前記キャップ膜の下面とが、同一面を構成する、半導体装置の製造方法。
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