JP5863381B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第1トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第1トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第1トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第1コンタクトと、を備え、
前記金属配線は、前記第1コンタクトと同じ材料で構成されている、
半導体装置が提供される。
基板に、ゲート電極及び第1拡散層を備える第1トランジスタを形成する工程と、
前記第1トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第1拡散層上の前記層間絶縁層に、コンタクトを埋設するための第1コンタクト孔を形成する工程と、
前記配線溝及び第1コンタクト孔に同じ金属層を埋設する工程と、
前記第1層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法が提供される。
第1の実施の形態の半導体装置について説明する。
図1及び図2は、第1の実施の形態における半導体装置を模式的に示す上面図である。図3〜図5は、図2に示されたA−A´線断面図、B−B´線断面図、及びC−C´線断面図である。
本実施の形態において、金属配線(ゲート裏打ち配線30)は、第1コンタクト(セルコンタクト10a)と同じ材料で構成されている。
記憶回路200は、容量素子19、ゲート電極32、ビット線34を含む。容量素子19は、六角形の拡散層上に2つ形成される。容量素子19は、容量コンタクト13(容量素子接続コンタクト)を介して拡散層に接続される。ゲート電極32は、複数の拡散層に亘って形成される。ビット線34は、ゲート裏打ち配線30とは略直交する方向に形成される。ビット線34は、セルコンタクト10c(ビット線接続コンタクト)を介して拡散層に接続される。
第1の実施の形態では、論理回路領域において、最下層配線とセルコンタクト10bとを接続するコンタクト層が不要となる。この場合、論理回路領域の多層配線層は一段下がることになるので、記憶回路領域の設計において、配線層一層分のリソースが不足することになる。
図6〜図17は、第1の実施の形態の半導体装置の製造方法の工程手順を示す図である。図6〜図17において、WLはワード線の長手方向の断面部分を示し、BLはビット線の長手方向の断面部分を示す。これらの図は、説明しやすいように、1つの図面中に、多方向の断面図が含まれているものである。
以下、詳細に説明する。
ここで、コンタクト層間絶縁膜4に開口部を形成する方法の詳細を説明する。
すなわち、引き続いて、キャップ膜6b上に層間絶縁膜7bを形成する。層間絶縁膜7bに、通常用いられるダマシン法により、配線8bを形成する。
以上により、第1の実施の形態の半導体装置が得られる。
次いで、第2の実施の形態の半導体装置について説明する。
図18は、第2の実施の形態の半導体装置を模式的に示す断面図である。
第2の実施の形態は、容量素子19の下端と、キャップ膜6bとの間に層間絶縁膜7bが形成されている点を除いて、第1の実施の形態と同様である。
以下、詳細に説明する。
(第3の実施の形態)
次いで、第3の実施の形態の半導体装置について説明する。
図19は、第3の実施の形態の半導体装置を模式的に示す断面図である。
第3の実施の形態は、ビット線34bの同一層の論理回路領域にコンタクト層が形成されている点を除いて、第1の実施の形態と同様である。
以下、詳細に説明する。
また、ゲート裏打ち配線30は、ワード線(ゲート電極32)と接しつつ、同層に形成されているので、ワード線の抵抗を低減させつつ、容量素子19の上層の配線層の設計の自由度を高めることが可能となる。
以下、参考形態の例を付記する。
[1]
基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第1トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層内に設けられた容量素子と、
前記第1トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第1トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第1コンタクトと、を備え、
前記金属配線は、前記第1コンタクトと同じ材料で構成されている、
半導体装置。
[2]
[1]に記載の半導体装置において、
前記基板に設けられており、前記第1トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する第2トランジスタと、
前記第2トランジスタと第1配線とを接続する第2コンタクトと、を備えており、
前記第1配線は、前記多層配線層のうち最下層の配線層に位置しており、
前記第2コンタクトは、前記金属配線と同じ材料で構成されている、
半導体装置。
[3]
[1]または[2]に記載の半導体装置において、
前記金属配線は、Wを含む材料で構成されている、半導体装置。
[4]
[2]に記載の半導体装置において、
前記記憶回路領域に位置し、前記第1配線と同一層に設けられており、前記第1トランジスタの前記拡散層に接続するビット線を備える、半導体装置。
[5]
[4]に記載の半導体装置において、
前記ビット線は、前記第1配線と同じ材料で構成されている、半導体装置。
[6]
[1]から[5]のいずれか1項に記載の半導体装置において、
前記第1トランジスタと前記容量素子とを接続する容量コンタクトを備えており、
前記容量素子の下部電極は、前記容量コンタクトの上面及び側壁の少なくとも上部を覆う半導体装置。
[7]
[6]に記載の半導体装置において、
前記容量コンタクトは、層間方向に配列された、少なくとも3つ以上のコンタクトを有する、半導体装置。
[8]
基板に、ゲート電極及び第1拡散層を備える第1トランジスタを形成する工程と、
前記第1トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成するとともに、前記第1拡散層上の前記層間絶縁層に、コンタクトを埋設するための第1コンタクト孔を形成する工程と、
前記配線溝及び第1コンタクト孔に同じ金属層を埋設する工程と、
前記層間絶縁層上に絶縁層を形成する工程と、
前記絶縁層内に、容量素子を埋設する工程と、を有する、
半導体装置の製造方法。
[9]
[8]に記載の半導体装置の製造方法において、
前記第1トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する前記基板に、第2拡散層を備える第2トランジスタを形成する工程と、
前記第2トランジスタ上に前記層間絶縁層を形成する工程と、
前記第2拡散層上の前記層間絶縁層にコンタクトを埋設するための第2コンタクト孔を形成する工程と、
前記第2コンタクト孔及び前記配線溝に同じ金属層を埋設する工程と、を有する、
半導体装置の製造方法。
[10]
[9]に記載の半導体装置の製造方法において、
前記層間絶縁層上に、前記絶縁層の最下層に位置する第1絶縁層を形成する工程と、
前記第1絶縁層に、前記配線溝内の金属層に達するビット線用配線溝を形成するとともに、前記第2コンタクト孔内の金属層に達する第1配線溝を形成する工程と、
前記ビット線用配線溝及び前記第1配線溝に同じ金属層を埋設する工程と、
前記第1絶縁層上の第2絶縁層内に、前記容量素子を埋設する工程と、を有する半導体装置の製造方法。
[11]
[8]から[10]のいずれか1項に記載の半導体装置の製造方法において、
前記層間絶縁層上にキャップ層を形成する工程と、
前記キャップ層上に前記絶縁層を形成する工程と、
前記絶縁層に、前記キャップ層に到達しない凹部を形成する工程と、
前記凹部に前記容量素子を埋設する工程と、を有する、半導体装置の製造方法。
2 素子分離膜
3a、3b 能動素子
4 コンタクト層間絶縁膜
5、5a、5b コンタクト層間絶縁膜
6a、6b、6c、6d、6e、6f キャップ膜
7a、7b、7c、7d、7e 層間絶縁膜
8a、8b、8c、8d、8e 配線
10a、10b、10c、10d セルコンタクト
13、13a、13b 容量コンタクト
14 下部電極
15 容量絶縁膜
16 上部電極
17 バリアメタル膜
18 上部接続配線
18a 引出配線部
18b 埋設電極
19 容量素子
20 シリサイド層
30 ゲート裏打ち配線
31 ハードマスク
32 ゲート電極
34、34bビット線
35 配線
36 ビットコンタクト
41 コンタクト孔
42 裏打ち配線溝
43 コンタクト孔
44 コンタクト孔
45 ビットコンタクト孔
46 ビット線溝
47 配線溝
48 コンタクト孔
50 金属膜
52 金属膜
54 フォトレジスト
55 孔
56 金属膜
57 ビア孔
58 フォトレジスト
59 孔
100 論理回路
110 半導体基板
200 記憶回路
201a、201b 固定電位を有する配線
202 グローバルビット配線
202a、202b 信号配線
203 電源・グラウンド配線
210 容量素子
220 周辺回路
Claims (12)
- 基板と、
前記基板上に設けられた層間絶縁層と、
前記基板に設けられており、前記層間絶縁層内に埋め込まれた第1トランジスタと、
前記基板に設けられており、前記第1トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に位置する第2トランジスタと、
前記層間絶縁層上に設けられた多層配線層と、
前記多層配線層のうち最下層より上層に設けられた容量素子と、
前記第1トランジスタを構成するゲート電極及び拡散層と、
前記ゲート電極の上面と接しており、前記ゲート電極と同一方向に延在しており、かつ前記層間絶縁層内に埋設された金属配線と、
前記第1トランジスタの拡散層に接続しており、前記層間絶縁層内に埋設された第1コンタクトと、
前記第2トランジスタと電気的に接続する接続コンタクトと、
前記金属配線と前記接続コンタクトとを接続する接続配線と、を備え、
前記接続配線は、前記多層配線層のうち前記最下層の配線層に位置しており、
前記容量素子は、前記第1コンタクトと電気的に接続しており、
前記金属配線は、前記第1コンタクトと同じ材料で構成されている、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第2トランジスタと第1配線とを接続する第2コンタクトと、を備えており、
前記第1配線は、前記多層配線層のうち最下層の配線層に位置しており、
前記第2コンタクトは、前記金属配線と同じ材料で構成されている、
半導体装置。 - 請求項2に記載の半導体装置において、
前記接続配線と前記第1配線と同じ材料で構成されている、
半導体装置。 - 請求項1から3のいずれか1項に記載の半導体装置において、
前記金属配線は、Wを含む材料で構成されている、半導体装置。 - 請求項2に記載の半導体装置において、
前記記憶回路領域に位置し、前記第1配線と同一層に設けられており、前記第1トランジスタの前記拡散層に接続するビット線を備える、半導体装置。 - 請求項5に記載の半導体装置において、
前記ビット線は、前記第1配線と同じ材料で構成されている、半導体装置。 - 請求項1から6のいずれか1項に記載の半導体装置において、
前記第1トランジスタと前記容量素子とを接続する容量コンタクトを備えており、
前記容量素子の下部電極は、前記容量コンタクトの上面及び側壁の少なくとも上部を覆う半導体装置。 - 請求項7に記載の半導体装置において、
前記容量コンタクトは、層間方向に配列された、少なくとも3つ以上のコンタクトを有する、半導体装置。 - 基板に、ゲート電極及び第1拡散層を備える第1トランジスタと、前記第1トランジスタを含む記憶回路領域とは異なる領域である論理回路領域に第2拡散層を備える第2トランジスタとを形成する工程と、
前記第1トランジスタおよび前記第2トランジスタ上に層間絶縁層を形成する工程と、
前記ゲート電極上の前記層間絶縁層に、前記ゲート電極と同一方向に延在する配線溝を形成し、前記第1拡散層上の前記層間絶縁層に、コンタクトを埋設するための第1コンタクト孔を形成し、かつ前記第2拡散層上の前記層間絶縁層に接続コンタクトを埋設するための接続コンタクト孔を形成する工程と、
前記配線溝、第1コンタクト孔および接続コンタクト孔に同じ金属層を埋設する工程と、
前記層間絶縁層上に、第1絶縁層と第2絶縁層を有する絶縁層を形成する工程と、
前記絶縁層の最下層に位置する前記第1絶縁層に、前記配線溝内の金属層および前記接続コンタクト孔内の金属層に達する接続配線溝を形成するとともに、接続配線溝に金属層を埋設する工程と、
前記第2絶縁層内に、前記第1コンタクト孔に埋設された金属層と電気的に接続する、容量素子を埋設する工程と、を有する、
半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第2拡散層上の前記層間絶縁層にコンタクトを埋設するための第2コンタクト孔を形成する工程と、
前記第2コンタクト孔及び前記配線溝に同じ金属層を埋設する工程と、を有する、
半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第2コンタクト孔を形成する工程が、さらに前記層間絶縁層にビットコンタクト孔を形成する工程を含み、
前記金属層を埋設する工程が、さらに前記ビットコンタクト孔を前記同じ金属層で埋設する工程を含み、
前記第1絶縁層に、前記ビットコンタクト孔内の金属層に達するビット線用配線溝を形成するとともに、前記第2コンタクト孔内の金属層に達する第1配線溝を形成する工程と、
前記ビット線用配線溝及び前記第1配線溝に同じ金属層を埋設する工程と、
前記第2絶縁層内に、前記第1コンタクト孔に埋設された金属層と電気的に接続する、前記容量素子を埋設する工程と、を有する半導体装置の製造方法。 - 請求項9から11のいずれか1項に記載の半導体装置の製造方法において、
前記第1絶縁層上にキャップ層を形成する工程と、
前記キャップ層にビア孔を形成し、前記ビア孔を金属膜で埋設し、前記金属膜をエッチングすることにより、前記キャップ層より突出した突出部を有しており、前記第1コンタクト孔に埋設された金属層と電気的に接続する、容量コンタクトを形成する工程と、
前記キャップ層上に前記第2絶縁層を形成する工程と、
前記第2絶縁層に、前記キャップ層に到達しない凹部であって、前記凹部の底部には前記容量コンタクトの上部が露出している前記凹部を形成する工程と、
前記凹部に前記容量素子を埋設する工程と、を有する、半導体装置の製造方法。
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