DE10146146B4 - Verfahren zur elektrischen Isolation nebeneinander liegender metallischer Leiterbahnen und Halbleiterbauelement mit voneinander isolierten metallischen Leiterbahnen - Google Patents

Verfahren zur elektrischen Isolation nebeneinander liegender metallischer Leiterbahnen und Halbleiterbauelement mit voneinander isolierten metallischen Leiterbahnen Download PDF

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Abstract

Verfahren zur elektrischen Isolation von Leiterbahnen mit den folgenden Schritten:
a) Bereitstellen eines Halbleiterwafers mit. einem Substrat (6), in dem Halbleiterbauelemente angeordnet sind;
b) Bilden von nebeneinanderliegenden metallischen Leiterbahnen (2), die eine aluminiumhaltige Legierung umfassen, auf dem Substrat (6);
c) anschließend Aussetzen des Halbleiterwafers einer oxidierenden Atmosphäre, so dass sich eine dünne Aluminiumoxidschicht (20) auf den metallischen Leiterbahnen (2) bildet, die die aluminiumhaltige Legierung passiviert;
d) anschließend Aufbringen eines dielektrischen Materials (3), das unter Wärmeeinwirkung polymerisiert, auf den Leiterbahnen (2); und
e) Erhöhen und Beibehalten der Temperatur des Halbleiterwafers (6), so daß das dielektrische Material (3) polymerisiert.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur elektrischen Isolation nebeneinanderliegender metallischer Leiterbahnen, die insbesondere durch ein Ätzverfahren aus einer aluminiumhaltigen Legierungsschicht gebildet worden sind, und auf ein Verfahren zur elektrischen Isolation nebeneinanderliegender metallischer Leiterbahnen auf einem Feld aus Speicherzellen zur dynamischen Speicherung mit wahlfreiem Zugriff (DRAM). Darüber hinaus betrifft die Erfindung ein Halbleiterbauelement mit einer Vielzahl von Speicherzellen mit darauf angeordneten metallischen Leiterbahnen.
  • DRAM-Speicherzellen können als Eintransistor-Speicherzellen realisiert werden und umfassen einen Auslesetransistor und einen Speicherkondensator. In dem Speicherkondensator ist die Information in Form einer elektrischen Ladung gespeichert, die eine logische Größe, "0" oder "1", darstellt. Durch Ansteuerung des Auslesetransistors über eine Wortleitung kann diese Information über eine Bitleitung ausgelesen werden.
  • Somit sind in der Regel oberhalb der eigentlichen Speicherzelle mehrere Metallisierungsebenen angeordnet, über die die Funktionen der Speicherzelle erfüllt werden. Insbesondere weisen sogenannte embedded DRAM-Speicherzellenfelder, das heißt DRAM-Speicherzellenfelder die mit anwendungsspezifischen Logik- und Verarbeitungskomponenten gemeinsam auf einem Chip integriert sind, eine oder mehrere Metallisierungsebenen oberhalb dem DRAM-Speicherzellenfeld auf.
  • Da von Speichergeneration zu Speichergeneration die Speicherdichte zunimmt, muß die benötigte Fläche der Eintransistor-Speicherzelle von Generation zu Generation reduziert werden.
  • Ebenfalls ist erforderlich, daß der laterale Abstand benachbarter Leiterbahnen reduziert wird. Um die damit einhergehende kapazitive Kopplung zwischen benachbarten Leiterbahnen zu reduzieren, ist es notwendig geworden, einerseits den Widerstand der Leiterbahnen, beispielsweise durch Verwendung einer AlCu-Legierung zu reduzieren, andererseits als isolierendes Material zwischen den Leiterbahnen einer Metallisierungsebene sogenannte low-k Dielektrika zu verwenden, das heißt, Dielektrika mit einer Dielektrizitätskonstanten kleiner als 4.
  • Damit ein Dielektrikum für die Integration in eine subtraktive AlCu-Metallisierung, bei der zunächst eine AlCu-Legierung ganzflächig aufgebracht und darauf folgend Leiterbahnen photolithographisch definiert und geätzt werden, geeignet ist, ist es notwendig, daß dieses sogenannte "Gap-fill"-Eigenschaften besitzt, damit insbesondere zwischen den Metallbahnen ein lunkerfreies Auffüllen und somit eine gute Isolation gewährleistet wird.
  • Dielektrika, die derartige "Gap-fill"-Eigenschaften aufweisen, sind üblicherweise verfließbar und härten in einem Plasma- oder Ofen-Prozeß aus, während dem der Polymerisationsprozeß abläuft. Während dieses Plasma- oder Ofen-Prozesses, die jeweils typischerweise bei einer Temperatur von ungefähr 400 °C stattfinden, gast in der Regel Wasser aus, das einerseits die Metallbahnen, andererseits aber auch die darunterliegenden aktiven Bereiche der DRAM-Speicherzelle oder anderer Halbleiter-Bauelemente beeinträchtigen kann. Es wurde bislang angenommen, daß das ausgasende Wasser zu einer Korrosion der Metallbahnen führt und den Widerstand der Metallbahnen erhöht, wodurch die Zuverlässigkeit der Metallbahnen und damit des Halbleiter-Bauelements beeinträchtigt wird.
  • Aus diesem Grunde ist es als notwendig erachtet worden, direkt über den Metallbahnen eine dünne Schicht aus beispielsweise SiO2 oder Si3N4 als Feuchtigkeitsbarriere vorzusehen. 3 zeigt einen beispielhaften Querschnitt durch eine auf einer SiO2-Schicht 1 angeordnete Metallisierungsstruktur 2, auf der eine dielektrische Schicht 3 aus einem Material mit einer niedrigen Dielektrizitätskonstante angeordnet ist. Als Feuchtigkeitsbarriere ist eine SiO2-Schicht 5 vorgesehen. Auf der dielektrischen Schicht 3 befindet sich darüber hinaus eine SiO2-Schicht 4.
  • Beispielsweise wird in S. McClatchie, K. Beekman und A. Kiermasz, "CVD low-k for gap fill & planarisation" EUROPEAN SEMICONDUCTOR, August 1999, Seiten 32 bis 33 die Notwendigkeit einer Zwischenschicht als Feuchtigkeitsbarriere für darunterliegende Schichten angesprochen.
  • Ebenfalls wird in der US 5,693,566 beschrieben, daß auf den Metallbahnen eine SiO2-Schicht zum Abschirmen der Vorrichtungen vor Feuchtigkeit notwendig ist. Die SiO2-Schicht wird durch einen separaten CVD-Schritt abgeschieden.
  • Lösungsmöglichkeiten dieser Probleme werden insbesondere auch in der US 6,171,945 angesprochen.
  • Mit einer derartigen Feuchtigkeitsbarrieren-Zwischenschicht, die üblicherweise aus SiO2 oder Si3N4 besteht, ist nämlich einerseits die Problematik verbunden, daß diese in der Regel eine höhere Dielektrizitätskonstante als die umgebende dielektrische Schicht aufweist, wodurch die kapazitive Kopplung wiederum erhöht wird. Andererseits ist es auch schwierig, die Strukturgrößen weiter zu verkleinern, wenn eine zusätzliche Zwischenschicht zwischen Leiterbahnen und isolierendem Material aufgebracht werden muß.
  • In der EP 0 680 085 A1 ist ein Verfahren zur Herstellung einer Halbleiteranordnung beschrieben, bei dem metallische Leiterbahnen durch ein organisches Dielektrikum voneinander isoliert sind. Das Dielektrikum wird auf den die Leiterbahnen enthaltenden Halbleiterwafer aufgebracht. Das Dielektrikum kann ein organisches Polymer sein wie Parylen oder Polyimid. Es sind zwei Ausführungsformen beschrieben, bei denen einerseits eine Einkapselungsschicht vor der Abscheidung des Polymers aufgebracht wird und andererseits eine solche Einkapselungsschicht nicht aufgebracht wird. Im letzteren Fall liegt ein Verfahren vor, das die Schritte a), b) und d) des Verfahrens nach dem Anspruch 1 aufweist. In der EP 0 551 306 B1 oder der WO 00/51174 A1, ist beschrieben, daß als Dielektrikum geeignete Polymere, gemäß Schritt e) des Verfahrens nach dem Anspruch 1 zum Polymerisieren erhitzt werden und Wasser ausscheiden. In weiteren Veröffentlichungen, beispielsweise US 6 015 457 , US 6 291 628 B1 und US 5 858 547 sind weitere dielektrische Materialien beschrieben, die unter Wärmeeinwirkung polymerisieren.
  • In verschiedenen anderen Veröffentlichungen, beispielsweise US 2001/0005609.A1 oder Kottler, V.: "An In-Situ Xray Photoelectron Spectroscopy Study of AlOx Spin Tunnel Barrier Formation", in Journal of Applied Physics, 15. März 2001, Band 89, Nr. 6, Seiten 3301 bis 3306 oder Chin, A.: "Device and Reliability of High-k Al2O3 Gate Dielectric with Good Mobility and Low Dit-Symposium on VLSI Technology", Digest of Technical Papers, Kyoto, Japan, 14. bis 16. Juni 1999, Tokio, Japan Society of Applied Physics, Seiten 135 bis 136 sind Verfahren zur Bildung von Aluminiumoxid für Halbleiterbauelemente gemäß Schritt c) des Verfahrens nach dem Anspruch 1 beschrieben.
    •
  • Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein verbessertes Verfahren zur elektrischen Isolation nebeneinanderliegender metallischer Leiterbahnen, insbesondere anwendbar für ein Halbleiterbauelement mit DRAM-Zellenfeld, sowie ein Halbleiterbauelement mit einer Vielzahl nebeneinanderliegender metallischer Leiterbahnen bereitzustellen, das ohne die für das gewählte Isolationsmaterial sonst übliche Abscheidung einer Zwischenschicht, insbesondere einer Feuchtigkeitsbarriereschicht, zwischen den Leiterbahnen und der elektrischen Isolation auskommt.
  • Gemäß der vorliegenden Erfindung wird die Aufgabe durch ein Verfahren zur elektrischen Isolation von Leiterbahnen gelöst, mit den folgenden Schritten: Bereitstellen eines Halbleiterwafers mit einem Substrat, in dem Halbleiterbauelemente angeordnet sind; Bilden von nebeneinanderliegenden metallischen Leiterbahnen, die eine aluminiumhaltige Legierung umfassen, auf. dem Substrat; anschließend Aussetzen des Halbleiterwafers einer oxidierenden Atmosphäre, so dass sich eine dünne Aluminiumoxidschicht auf den metallischen Leiterbahnen bildet; anschließend Aufbringen eines dielektrischen Materials, das unter Wärmeeinwirkung polymerisiert, auf den Leiterbahnen; und Erhöhen und Beibehalten der Temperatur des Halbleiterwafers, so daß das dielektrische Material polymerisiert.
  • Die vorliegende Erfindung ist besonders anwendbar zur Herstellung einer elektrischen Isolation nebeneinanderliegender metallischer Leiterbahnen, die in einem Halbleiterbauelement auf oder oberhalb eines DRAM-Speicherzellenfelds verlaufen. Des weiteren liefert die Erfindung ein Halbleiterbauelement mit einer Vielzahl von nebeneinander in oder auf einem Halbleitersubstrat gebildeten Speicherzellen und mit einer Vielzahl von nebeneinanderliegenden, auf den Speicherzellen angeordneten, Aluminium enthaltenden metallischen Leiterbahnen, die durch ein dielektrisches polymerisiertes Material voneinander elektrisch isoliert sind, wobei jede der Speicherzellen einen Auswahltransistor und einen Speicherkondensator umfasst und die metallischen Leiterbahnen von den Speicherzellen mindestens teilweise durch mindestens eine Isolationsschicht getrennt sind und das Speicherzellenfeld kontaktieren, wobei das dielektrische Material ohne Zwischenschicht an eine aufgrund von Passivierungseffekten auf den metallischen Leiterbahnen gebildete dünne Aluminiumoxidschicht angrenzt.
  • Wie bei der vorliegenden Erfindung herausgefunden wurde, kann überraschenderweise auf das Abscheiden der Feuchtigkeitsbarrieren-Zwischenschicht unmittelbar auf den metallischen Leiterbahnen aus einer aluminiumhaltigen Legierung verzichtet werden, auch wenn die dielektrische Schicht zur elektrischen Isolation einer Wärmebehandlung zur Polymerisation des dielektrischen Materials unterzogen wird.
  • Vorzugsweise wird dazu der Selbstpassivierungseffekt von Aluminium ausgenutzt. Nach Bildung aluminiumhaltiger Leiterbahnen wird der Wafer aus der entsprechenden Bearbeitungsanlage herausgenommen, wodurch die Leiterbahnen der Umgebungsatmosphäre ausgesetzt werden. Dabei reagiert das Aluminium mit Sauerstoff, und es bildet sich eine dünne passivierende Aluminiumoxidschicht auf der Oberfläche der Leiterbahnen. Die metallischen Leiterbahnen aus der aluminiumhaltigen Legierung werden während des Polymerisationsschrittes durch das ausgasende Wasser nicht angegriffen.
  • Vorzugsweise kann dieser Effekt auch erreicht oder verstärkt werden, wenn der Wafer mit den strukturierten metallischen Leiterbahnen einer zusätzlichen oder alternativ vorgenommenen Passivierungsbehandlung in einem Sauerstoff-Plasma unterzogen wird, um beispielsweise den Halbleiterwafer nach der Bildung der metallischen Leiterbahnen auch zu reinigen.
  • Wenn die metallischen Leiterbahnen darüber hinaus beispielsweise auf einem DRAM-Zellenfeld oder einer anderen Halbleiter-Anordnung angeordnet sind, so werden die aktiven Bereiche entweder durch eine zusätzlich unterhalb der Metallisierungsschicht aufgebrachte Isolationsschicht oder aber durch eine üblicherweise verwendete Zwischenschicht geschützt. Beispielsweise kann vor Abscheiden der Metallisierungsschicht zusätzlich eine Isolationsschicht, die als Feuchtigkeitsbarriere, wirkt, beispielsweise aus SiO2, Si3N4, SiON, BSG, PSG oder BPSG, zumindest teilweise über den aktiven Bereichen abgeschieden werden. Dabei bedeutet der Begriff "zumindest teilweise" vorzugsweise ganzflächig mit Ausnahme von Kontaktöffnungen zu darunterliegenden Strukturen.
  • Im übrigen trennen bei DRAM-Zellen Isolationsschichten oder Zwischenschichten zumindest teilweise die aktiven Bereiche von den Metallisierungsebenen, und sie umfassen in der Regel SiO2, Si3N4, SiON, BSG (Borsilikatglas), PSG (Phosphorsilikatglas) oder BPSG (Bor-Phosphorsilikatglas). Somit können auch diese Schichten als Feuchtigkeitsbarriere wirken.
  • Als dielektrische Materialien zur gegenseitigen Isolation der Leiterbahnen werden üblicherweise polymerisierbare Materialien verwendet, die insbesondere unter Abspaltung von Wasser polymerisieren. Vorzugsweise sind sie verfließbar, d.h. sie haben gute gap-fill-Eigenschaft, durch die sie die Zwischenräume zwischen benachbarten Leiterbahnen nach Erwärmen lunkerfrei auffüllen.
  • Beispiele für dielektrische Materialien umfassen übliche sogenannte low-k-Materialien, wie kohlenstoffhaltiges Siliziumdioxid (SiCOH), beispielsweise Low-k Flowfill von der Firma Trikon, die eine niedrige Dielektrizitätskonstante aufweisen, ferner organische oder anorganische Spin-on-Gläser (SOG). Es können aber auch dielektrische Materialien, die nicht zu den low-k-Materialien gehören, verwendet werden, beispielsweise organische oder anorganische Spin-on-Gläser mit vergleichsweise hoher Dielektrizitätskonstante. Auch in diesem Fall lassen sich die vorteilhaften Effekte der vorliegenden Erfindung, nämlich daß eine Strukturverkleinerung problemlos möglich ist, erzielen.
  • Im Wärmebehandlungsschritt wird der Halbleiterwafer auf eine Temperatur gebracht und auf dieser Temperatur eine ausreichende Zeit lang gehalten, so daß eine Polymerisation beziehungsweise Vernetzung des dielektrischen Materials stattfindet. Üblicherweise werden dazu Temperaturen von bis zu etwa 400 °C verwendet.
  • Als Material für die Leiterbahnen wird eine aluminiumhaltige Legierung verwendet, also insbesondere eine AlCu-Legierung mit einem Kupferanteil von etwa 0,5 bis 2 Gewichtsprozent (Gewichts-%), vorzusweise 0,5 bis 1 Gewichts-%. Aber es kann auch eine andere aluminiumhaltige Legierung verwendet werden.
  • Insgesamt werden somit durch die vorliegende Erfindung die folgenden Vorteile erzielt:
    • – Dadurch, daß auf die als Feuchtigkeitsbarriere dienende Zwischenschicht verzichtet werden kann, ist eine weitere Strukturverkleinerung der Metallisierung sowie der Halbleiter-Vorrichtung mit Metallisierung problemlos möglich. Des weiteren werden die Komplexität des Herstellungsverfahrens erniedrigt und die Kosten verringert.
    • – Wird als Dielektrikum ein Dielektrikum mit niedriger Dielektrizitätskonstante verwendet, so wird die effektive Dielektrizitätskonstante nicht durch das Einbringen der Zwischenschicht mit hoher Dielektrizitätskonstante erhöht. Dadurch wird die kapazitive Kopplung benachbarter Leiterbahnen verringert, wodurch die Leistungsfähigkeit der Vorrichtung erhöht wird.
  • Die vorliegende Erfindung wird unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert werden.
  • 1 zeigt schematisch metallische Leiterbahnen, die durch ein Dielektrikum mit niedriger Dielektrizi tätskonstanten durch das erfindungsgemäße Verfahren voneinander isoliert sind;
  • 2 zeigt schematisch den Querschnitt durch eine embedded DRAM-Anordnung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 3 zeigt schematisch metallische Leiterbahnen, die auf herkömmliche Weise durch ein Dielektrikum mit niedriger Dielektrizitätskonstanten voneinander isoliert sind.
  • In 1 bezeichnet Bezugszeichen 1 einen Ausschnitt aus einem Halbleiterwafer. Dargestellt ist eine auf einem Halbleiter-Substrat aufgebrachte SiO2-Schicht, auf der eine Metallisierungsstruktur 2 zu bilden ist. Beispielsweise kann die SiO2-Schicht 1 über den aktiven Gebieten einer Halbleiter-Anordnung oder über einer unteren Metallisierungsebene einer Halbleiter-Anordnung angeordnet sein.
  • Zur Bildung der Metallisierungsstruktur 2 wird zunächst eine Titanschicht als Haftvermittler sowie eine AlCu-Legierungsschicht mit einem Kupferanteil von 0,5 Gewichts-%, typischerweise in einer Dicke von 300 bis 450 nm ganzflächig aufgebracht. Zum Ätzen der Leiterbahnen 2 wird die Legierungsschicht zunächst mit einem etwa 100 bis 300 nm Hartmaskenmaterial aus SiO2, SiON oder einer Kombination aus diesen sowie mit einem Photoresistmaterial abgedeckt. Das Photoresistmaterial wird entsprechend den zu erzeugenden Leiterbahnen unter Verwendung einer Maske photolithographisch strukturiert. Darauf folgend wird zunächst die Hartmaske in einem Plasma-Ätzverfahren unter Verwendung von CF4/CHF3 als Ätzgas geätzt. Nach Entfernen des restlichen Photoresistmaterials wird das erfindungsgemäße Verfahren zum Ätzen des Metallschichtsystems durchgeführt.
  • Dazu wird die aluminiumhaltige Legierungsschicht durch ein reaktives Ionenätzverfahren unter Verwendung eines Ätzgasgemisches aus BCl3/Cl2/CH4/N2 geätzt . Gegebenenfalls erfolgt nun ein Reinigungsschritt in einem Sauerstoff-Plasma zur Entfernung von Photoresist-Resten. Es kann auch noch ein Schritt zur Passivierung der Oberflächen der Leiterbahnen stattfinden.
  • Anschließend wird der Wafer aus der Ätzanlage herausgenommen, und das erfindungsgemäße Verfahren zur elektrischen Isolation der erzeugten Leiterbahnen wird durchgeführt, wobei die Hartmaskenreste auf den Leiterbahnen verbleiben. Durch das Herausnehmen des Wafers gelangen die Leiterbahnen an die Umgebungsluft und werden sofort durch Bildung einer dünnen Al2O3-Schicht 20 passiviert. Zusätzlich oder alternativ kann der die Strukturen tragende Halbleiterwafer einer Behandlung mit einem Sauerstoff-Plasma ausgesetzt werden, was überlicherweise zur Reinigung des Halbleiterwafers durchgeführt wird. Während dieser Plasmabehandlung wird die Passivierungsschicht verstärkt.
  • Zur elektrischen Isolation der erzeugten Leiterbahnen wird zunächst ein dielektrisches Material 3 aufgebracht. Beispielsweise kann ein sogenanntes Low-k-Flowfill-Material von der Firma Trikon, wie in S. McClatchie et al., European Semiconductor, August 1999, Seite 32 bis 33 beschrieben, das heißt ein Film auf Siliziumdioxidbasis mit einer Dielektrizitätskonstante von ungefähr 2,7 durch ein CVD-Verfahren aufgebracht werden. Anschließend wird das Halbleiter-Substrat einer Wärmebehandlung bei etwa 400 °C unterzogen, wodurch eine Polymerisation und ein Verfließen des dielektrischen Materials, so daß die Zwischenräume zwischen den Metallbahnen aufgefüllt werden, stattfindet.
  • Damit ist die elektrische Isolation der Metallbahnen abgeschlossen. Gegebenenfalls kann je nach Prozeßablauf zusätzlich eine SiO2-Schicht auf der Oberfläche der dielektrischen Schicht abgeschieden werden.
  • 2 veranschaulicht ein zweites Ausführungsbeispiel der vorliegenden Erfindung, bei dem die metallischen Leiterbahnen auf einem embedded DRAM-Zellenfeld angeordnet sind.
  • In 2 bezeichnet Bezugszeichen 14 den Speicher-Bereich und Bezugszeichen 15 den Logik-Bereich einer embedded DRAM-Anordnung. Auf einem Halbleiter-Substrat 6 sind im Speicher-Bereich 14 Source- und Drain-Elektrode 10 sowie Gate-Elektrode 11 eines Auswahltransistors angeordnet. Benachbarte Speicherzellen sind durch Isolationsbereiche 12 voneinander isoliert. Der Speicherkondensator ist im vorliegenden Fall als Stacked-Kondensator ausgeführt und umfaßt eine untere Kondensatorelektrode 7, beispielsweise aus Wolfram, ein Kondensator-Dielektrikum 8, beispielsweise aus einem Siliziumdioxid-/Siliziumnitrid-/Siliziumdioxid-Schichtstapel (ONO) sowie eine obere Kondensatorelektrode 9 aus einem üblicherweise verwendeten Material. Über der Kondensator-Schicht ist eine weitere isolierende Schicht 1, beispielsweise aus SiO2, angeordnet. Auf dieser isolierenden Schicht 1 sind Leiterbahnen 2 aus einer AlCu-Legierung durch ein reaktives Ionenätzverfahren wie vorstehend beschrieben gebildet und durch eine erfindungsgemäß gebildete, dünne Aluminiumoxidschicht passiviert worden. Die Leiterbahnen 2 sind durch Kontaktlöcher 13, welche mit einem elektrisch leitenden Material gefüllt sind, mit der darunterliegenden DRAM-Zelle verbunden.
  • Zur gegenseitigen Isolation wird im folgenden eine verfließbare dielektrische Schicht 3, beispielsweise low-k Flowfill von der Firma Trikon aufgebracht. Anschließend wird die Temperatur auf ca. 400 °C erhöht und beibehalten, so daß das low k-Dielektrikum aushärtet. Abschließend wird eine SiO2-Schicht 4 als Deckschicht aufgebracht.
  • Wieder sind die metallischen Leiterbahnen aufgrund des Passivierungseffekts von Aluminium, der die Bildung einer dünnen Aluminiumoxidschicht auf den metallischen Leiterbahnen beinhaltet, vor ausgasendem Wasser geschützt. Dadurch, daß die SiO2-Schicht 1 zwischen der dielektrischen Schicht 3 und der oberen Kondensatorelektrode 9 angeordnet ist und somit als Feuchtigkeitsbarriere wirkt, wird darüber hinaus eine Beeinträchtigung des Kondensators durch ausgasendes Wasser verhindert.
  • Die Metallisierungsstruktur kann dabei auch auf eine DRAM-Zellenanordnung mit Grabenkondensatoren angewendet werden. In diesem Fall würde die Si2-Schicht 16 als Feuchtigkeitsbarriere wirken. Während der Speicherkondensator bei Stacked-Capacitor-Speicherzellen auf dem Halbleitersubstrat gebildet ist, ist demgegenüber bei Grabenkondensatoren (Trench Capacitor-Speicherzelle) der Kondensator in einem im Halbleitersubstrat angeordneten Graben ausgebildet.
  • In gleicher Weise erfolgt die gegenseitige Isolierung der Leiterbahnen 2 in dem Logikbereich 15 der embedded DRAM-Anordnung. Darüber hinaus sind die Leiterbahnen 17 ebenfalls durch ein reaktives Ionenätzverfahren aus einer AlCu-Legierungsschicht gebildet und durch eine erfindungsgemäß gebildete, dünne Aluminiumschicht passiviert worden. Die dielektrische Schicht 18 wird dabei wie vorstehend beschrieben ohne eine zuvor abgeschiedene Feuchtigkeitsbarrierenschicht aufgebracht. Die SiO2-Schicht 16 schützt die darunterliegenden Vorrichtungskomponenten vor Feuchtigkeit, und die AlCu-Leiterbahnen sind aufgrund des erfindungsgemäßen Passivierungseffekts von Aluminium vor Feuchtigkeit geschützt. Dadurch, daß die Kontaktlöcher 19 erst nach der Polymerisation gebildet und mit elektrisch leitendem Material gefüllt werden, treten keine Beeinträchtigungen der Kontakte auf.
  • Somit ist es durch die vorliegende Erfindung möglich, metallische Leiterbahnen aus einer aluminiumhaltigen Legierung ohne eine eigens abgeschiedene Feuchtigkeitsbarrierenschicht voneinander durch ein polymerisierbares dielektrisches Material zu isolieren, auch wenn während des Polymerisationsprozesses Wasser ausgast. Dadurch kann das Herstellungsverfahren weiter vereinfacht werden, die Größe der gesamten Vorrichtung kann in einfacher Weise verkleinert werden, und ein unerwünschter Anstieg der Dielektrizitätskonstanten wird vermieden.
    • 1
    SiO2-Schicht
    2
    metallische Leiterbahn
    3
    dielektrische Schicht
    4
    SiO2-Schicht
    5
    Feuchtigkeitsbarrierenschicht
    6
    Halbleiter-Substrat
    7
    untere Kondensatorelektrode
    8
    Kondensator-Dielektrikum
    9
    obere Kondensatorelektrode
    10
    Source-/Drain-Elektrode
    11
    Gate-Elektrode
    12
    Isolationsbereich
    13
    Kontaktloch
    14
    Speicherzellenbereich
    15
    Logikbereich
    16
    SiO2-Schicht
    17
    AlCu-Leiterbahn
    18
    dielektrische Schicht
    19
    Kontaktloch
    20
    Al2O3-Schicht

Claims (11)

  1. Verfahren zur elektrischen Isolation von Leiterbahnen mit den folgenden Schritten: a) Bereitstellen eines Halbleiterwafers mit. einem Substrat (6), in dem Halbleiterbauelemente angeordnet sind; b) Bilden von nebeneinanderliegenden metallischen Leiterbahnen (2), die eine aluminiumhaltige Legierung umfassen, auf dem Substrat (6); c) anschließend Aussetzen des Halbleiterwafers einer oxidierenden Atmosphäre, so dass sich eine dünne Aluminiumoxidschicht (20) auf den metallischen Leiterbahnen (2) bildet, die die aluminiumhaltige Legierung passiviert; d) anschließend Aufbringen eines dielektrischen Materials (3), das unter Wärmeeinwirkung polymerisiert, auf den Leiterbahnen (2); und e) Erhöhen und Beibehalten der Temperatur des Halbleiterwafers (6), so daß das dielektrische Material (3) polymerisiert.
  2. Verfahren nach Anspruch 1, bei dem der Halbleiterwafer nach der Bildung der metallischen Leiterbahnen (2)und vor dem Aufbringen des dielektrischen Material (3) an die Umgebungsluft gebracht wird.
  3. Verfahren nach Anspruch 1 oder 2, bei dem der Halbleiterwafer nach der Bildung der metallischen Leiterbahnen (2) und vor dem Aufbringen des dielektrischen Materials (3) mit einem Sauerstoff-Plasma behandelt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das polymerisierte dielektrische Material (3) eine Dielektrizitätskonstante kleiner als 4 aufweist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem nach dem Schritt e) des Erwärmens des Halbleiterwafers eine Siliziumoxidschicht (4) auf dem Halbleiterwafer aufgebracht wird.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das im Schritt d) aufgebrachte dielektrische Material (3) unter Wärmeeinwirkung verfließbar ist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das im Schritt d) aufgebrachte dielektrische Material (3) im Schritt e) unter Abspaltung von Wasser polymerisiert.
  8. Halbleiterbauelement mit einer Vielzahl von nebeneinander in oder auf einem Halbleitersubstrat gebildeten Speicherzellen und mit einer Vielzahl von nebeneinanderliegenden, auf den Speicherzellen angeordneten, Aluminium enthaltenden metallischen Leiterbahnen (2), die durch ein dielektrisches polymerisiertes Material (3) voneinander elektrisch isoliert sind, wobei jede der Speicherzellen einen Auswahltransistor und einen Speicherkondensator umfasst und die metallischen Leiterbahnen (2) von den Speicherzellen mindestens teilweise durch mindestens eine Isolationsschicht (1, 16) getrennt sind und das Speicherzellenfeld kontaktieren, dadurch gekennzeichnet, daß das dielektrische Material (3) ohne Zwischenschicht an eine aufgrund von Passivierungseffekten auf den metallischen Leiterbahnen (2) gebildete dünne Aluminiumoxidschicht (20) angrenzt.
  9. Halbleiterbauelement nach Anspruch 8, ferner mit einer auf dem dielektrischen Material (3) aufgebrachten Siliziumoxidschicht (4).
  10. Halbleiterbauelement nach Anspruch 8 oder 9, bei dem das dielektrische Material (3) eine Dielektrizitätskonstante kleiner als r aufweist.
  11. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, bei dem die Isolationsschicht (1, 16) aus den Materialien SiO2, Si3N4, SiON, BSG, PSG oder BPSG ausgewählt ist.
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