DE4310955A1 - Verfahren zum Bearbeiten eines Halbleiterwafers - Google Patents

Verfahren zum Bearbeiten eines Halbleiterwafers

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Description

Die Erfindung betrifft ein Verfahren zum Bearbeiten eines Halbleiterwafers, insbesondere ein Verfahren zum Ätzen von Kontaktöffnungen durch die elektrische Isolierschichten zur in unterschiedlichen Höhen liegenden Kontakten eines Wafers.
Beim Bearbeiten eines Halbleiterwafers ist man ständig be­ strebt, die Schaltungsdichte zu erhöhen und so die fertige Größe des Halbleiterchips zu verringern. Einer der bekannten Wege zu diesem Ziel besteht darin, die verschiedenen Elemen­ te und Schaltungen im Wafer in einer Weise anzuordnen, die gemeinhin als vertikale Integration bekannt ist. Steigt der Schaltungsaufwand und wird so die vertikale Integration kom­ pliziert, so verändert sich die Wafertopographie immer stär­ ker. Höhenunterschiede können dabei 50 bis 100% oder darüber quer zum Plättchen betragen, so daß erhebliche Probleme durch Unter- und Überätzen der gewünschten Kontakte die Fol­ ge sind. Deshalb ist es wünschenswert, die Kontakte über Öffnungen einer bestimmten Schicht in mehreren Schritten zu ätzen, da es dann möglich ist, eine große Anzahl verschiede­ ner Tiefen der Kontakte an unterschiedlichen Stellen des Wa­ fers zu bearbeiten.
Der Vorgang ist in den Fig. 1 und 2 schematisch darge­ stellt. So besteht gemäß Fig. 1 ein Halbleiterwafer 10 aus einem Massensubstrat 12, Feldoxidbereichen 14, leitfähige dotierten, siliciumaufweisenden aktiven Bereichen 16a, 16b und 16c und Leiterbahnen 18a, 18b und 18c. Die Leiterbahnen 18 sind seitlich von Abstandsisoliermaterial 20, ty­ pischerweise einem Oxid umgeben. Eine Schicht 20 aus geglät­ tetem dielektrischen Oxid bildet die Oberschicht des Wafers. Es sollen nun in diesem Beispiel Kontaktöffnungen zu den Oberflächen der Bereiche 16a, 16b und der Leiterbahn 18c ge­ ätzt werden. Die Höhe der Oberseite der Leiterbahn 18c in­ nerhalb der elektrischen Schicht 22 ist jedoch wesentlich verschieden von der Höhe der Oberseiten der Bereiche 16a und 16b.
Das beim Ätzen auftretende Problem wird aus Fig. 2 deut­ lich. Man hat über den Bereichen 16a, 16b und der Leiterbahn 18c in der dielektrischen Schicht 22 mit den Kontaktöffnun­ gen bzw. -durchgängen 24a, 24b und 24c begonnen. Die Öffnung 24c ist bereits bis zur Oberseite der Leiterbahn 18c durch­ geätzt. Die Öffnungen 24a und 24b müssen jedoch bis zur Oberseite der Bereiche 16a und 16b noch weiter geätzt wer­ den. Dabei kann der Bereich 18c überätzt werden, so daß die Leiterbahn 18c beschädigt oder zerstört wird.
Typischerweise besteht die Leiterbahn 18c aus Silicium, bei­ spielsweise aus einem leitfähig dotierten Polysilicium mit einem Silicid wie WSix oder TiSix höherer Leitfähigkeit an der Oberseite. Die dielektrische Isolierschicht 22 besteht typischerweise im wesentlichen aus SiO2. Die chemischen Ätz­ verfahren sind vorzugsweise so ausgewählt, daß beim Ätzen ein größerer Betrag SiO2 entfernt wird als dies für Poly­ silicium an der Stelle der Fall ist, an der die Ätzung den Kontakt 18c erreicht. Trotzdem kann das exponierte Material der Leiterbahn 18c zu einem wesentlichen Grad weggeätzt wer­ den, während die Öffnungen 24a und 24b weiter geätzt werden, so daß sich Schäden oder Ausfall ergeben.
Diesen Nachteil hat man damit zu vermeiden gesucht, daß man in einer Photomaskiertechnik die Öffnungen 24a und 24b ge­ trennt von der Öffnung 24c ätzt. Dieses Verfahren erfordert jedoch mehrere Ätzvorgänge und verlängert die Bearbeitungs­ zeit, abgesehen von einer Kostenerhöhung.
Der Erfindung liegt somit die Aufgabe zugrunde, diese Nach­ teile zu vermeiden und das Ätzverfahren der eingangs ge­ schilderten Art zu verbessern.
Die genannte Aufgabe ist erfindungsgemäß durch die Merkmale des Anspruchs 1 bzw. des Anspruchs 6 bzw. des Anspruchs 8 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
Ein Ausführungsbeispiel der Erfindung ist nachstehend anhand der Zeichnung erläutert. Es zeigt:
Fig. 1 und 2 schematische Darstellungen eines Wafers zur Erläuterung des Ätzverfahrens,
Fig. 3 bis 5 eine schematische Darstellung der Verfah­ rensschritte gemäß einem erfindungsgemä­ ßen Ätzverfahren und
Fig. 6 bis 8 eine schematische Darstellung der Verfah­ rensschritte eines abgeänderten erfindungs­ gemäßen Ätzverfahrens.
Ein bevorzugtes Verfahren wird anhand der Fig. 3 bis 5 erläutert. Fig. 3 zeigt den bereits in Fig. 1 dargestell­ ten Wafer, der nunmehr als Wafer 10a bezeichnet ist, nachdem Feldoxidbereiche 14, aktive Bereiche 16a, 16b und 16c, Leiterbahnen 18a, 18b und 18c und Abstandsisolieroxide 20 ausgebildet sind. Die Bereiche 16a, 16b, 16c und die Bahn 18c definieren mehrere leitfähige Zonen mit Außenflächen 30, 32, 34 und 36. Die Fläche 36 liegt in einer anderen Höhe als die Flächen 30, 32 und 34, die alle etwa in der gleichen Hö­ he liegen. Die äußeren leitfähigen Flächen 38 und 40 der Bahnen 18a und 18b liegen etwa in gleichen Höhe. Die Außen­ fläche 36 definiert eine Leitfähigkeitszone in großer Höhe, die Außenflächen 38 und 40 definieren nächstniedrigere, leitfähige Zonen unterhalb der leitfähigen Zone 36 und die Zonen 30, 32 und 24 definieren untere leitfähige Bereiche. Die leitfähigen Zonen in der oberen und mittleren Höhe be­ stehen aus Lagen von Silicid WSix oder TiSix. Die unteren leitfähigen Zonen bestehen typischerweise aus leitfähig do­ tierten und aktivierten- Siliciumsubstratbereichen.
Eine geglättete dielektrische Isolierschicht 42 mit einer Oberseite 44 ist über dem Wafer aufgebracht. Beispielsweise kann diese Schicht aus Bor und/oder Phosphor dotiertem SiO2 bestehen. Eine Photoresistschicht 46 ist über der planaren dielektrischen Isolierschicht 42 aufgebracht. Die Photo­ resistschicht 46 wird exponiert und entwickelt, um ein Muster mit mehreren bestimmten Öffnungen 24a, 24b und 24c in der Schicht zu bilden und die Oberseite 44 der dielektri­ schen Schicht an den Stellen zu öffnen, an denen die Kon­ taktöffnungen durch die dielektrische Isolierschicht 42 zu den leitfähigen Zonen in den verschiedenen Höhen eingear­ beitet werden sollen. Das Muster über der dielektrischen Isolierschicht 42 definiert damit diese Kontaktöffnungen.
In Fig. 4 ist die Photoresistschicht 46 noch vorhanden und die Kontaktöffnungen 24a, 24b und 24c werden zunächst nach unten in die Isolierschicht 42 geätzt und dann an der Ober­ seite 36 der leitfähigen Zone unterbrochen. Beispielsweise sei ein chemischen Ätzverfahren angegeben, das für Polysili­ cium, WSix und TiSix hochselektiv ist, und CHF3 bei 35 sccm, Ar bei 60 sccm und CF4 bis 25 sccm und einer Leistung von 700 W benutzt. Damit ergeben sich erste Basen 48 für die Kontaktöffnungen 24a und 24b. Nach dem ersten Ätzvorgang wird eine Ätzstoppschicht 50 bestimmter Dicke auf der Ober­ seite 38 der zugehörigen leitfähigen Zone aufgebracht. Diese Schicht 50 ist vorzugsweise Wolfram, das selektiv aufge­ bracht werden kann, so daß es nur auf exponierten Silicium­ flächen aufliegt, wie dies dem Fachmann bekannt ist. Ein derartiges Verfahren ist beispielsweise von Wolf et al in "Silicon Processing for the VLSI Era, Vol. 1-Process Tech­ nology", Seiten 402, 403, Lattice Press, Sunset Beach, Ca­ lifornia (1986) beschrieben. Andere Ätzstopperwerkstoffe sind beispielsweise auch TiSix und Al. Ein weiteres Verfah­ ren zum selektiven Aufbringen ist erläutert in Tsunenari et al., "Electrical Characteristics of Selective Tungsten Plugged Contacts Under The Optimized Condition", ein Doku­ ment, das bei der VLSI Conference Proceedings 1991 vorge­ stellt wurde.
Gemäß Fig. 5, in der die Photoresistschicht 46 noch vorhan­ den ist, werden anschließend die Kontaktöffnungen 24a und 24b in die Isolierschicht 42 bis zu den Oberseiten 30, 32 der leitfähigen Zonen eingeätzt, an denen ein elektrischer Kontakt erfolgen soll. Dabei dient die Ätzstoppschicht 50 über der Oberseite 36 als Schutzschicht beim zweiten Ätzvor­ gang. Im Falle, daß die Schicht 42 SiO2 und die Schicht 50 W enthält, kann man beispielsweise das vorgenannte chemische Ätzverfahren mit CHF3 bei 35 sccm, Ar bei 60 sccm und CF4 bei 25 sccm mit einer Leistung von 700 W verwenden. Dies erlaubt ein selektives Wegätzen von SiO2 bezüglich Wolfram im Verhältnis 10:1. Die Dicke der Schicht 50 ist bezüglich des selektiven Ätzvorgangs so gewählt, daß die Schicht 50 nicht eher abgetragen wird, als das Ätzen an den Oberseiten 30 und 32 unterbrochen wird. Vorzugsweise beträgt beispiels­ weise die Dicke der Schicht 50 etwa 200 000 pm (2000 Ång­ ström). Anschließend wird die Photoresistschicht 42 entfernt (nicht dargestellt).
Die Ätzstoppschicht 50 kann entweder elektrisch leitfähig oder nicht leitfähig sein. Als Beispiel für eine elektrisch nicht leitfähige Schicht sei ein Nitrid angegeben, bei­ spielsweise Si3N4. Ist das Ätzstoppmaterial nicht leitfähig, so wird in einem weiteren Schritt das Ätzstoppmaterial nach dem zweiten Ätzvorgang weggeätzt, bevor die Kontaktöffnung 24c dann mit leitfähigem Material ausgefüllt wird, um den elektrischen Kontakt mit der Komponente 18c herzustellen.
Anhand der Fig. 6 bis 8 wird ein abgeändertes erfindungs­ gemäßes Verfahren dargestellt. Dabei sind anhand der Fig. 3 bis 5 bereits erläuterte gleiche Komponenten mit gleichen Bezugszeichen versehen, wobei leicht unterschiedliche Bau­ teile in den Fig. 6 bis 8 mit einem "x" versehen sind. So zeigt Fig. 6 einen modifizierten Wafer 10x. Der Waferaus­ schnitt 10x hat eine dielektrische Schicht 42x von größerer Dicke als die dielektrische Schicht 42 des Wafers 10a. Die Schicht 42x besitzt eine Oberseite 44x, die in dem Abstand A von den Oberseiten 38, 40 der nächstniedrigeren leitfähigen Zonen angeordnet ist.
Gemäß Fig. 7 hat man eine Photoresistschicht aufgebracht und mit Muster versehen und ein erster Ätzvorgang für die Kontaktöffnungen 24a, 24b und 24c ist erfolgt, der an der Oberseite 36 der hohen leitfähigen Zone unterbrochen worden ist. Eine Ätzstoppschicht 50 ist aufgebracht worden. Der erste Ätzvorgang ist soweit fortgeschritten, daß zwischen den ersten Basen 48 der Kontaktöffnungen 24a und 24b und den Oberseiten 30 und 32 der unteren leitfähigen Zonen noch ein verbleibender Ätzabstand "B" vorhanden ist. Der erste Ab­ stand "A" ist größer als der zweite Abstand "B". Dies ist also anders als beim Verfahren der Fig. 3 bis 5.
Dieses Verhältnis, wonach "A" größer ist als "B" ermöglicht es, einen Ätzvorgang der Schicht 42 anzuschließen bis die Kontaktöffnungen 24a und 24b zu den Oberseiten 30, 32 hinab­ reichen, ohne eine Photoresistschicht zu benutzen. Da der Ätzabstand "B" kleiner ist als der Ätzabstand "A", kann man die Zeit für die Ätzunterbrechung an den Schichten 30 und 32 wählen, bevor soviel Material der Schicht 42 entfernt worden ist, daß die Oberseiten 38 und 40 freigelegt würden, was nicht erwünscht ist. Vorzugsweise wird das Photoresistmate­ rial vor der selektiven Ablagerung der Schicht 50 entfernt.
Die vorbeschriebenen Verfahren ermöglichen wirksam das Ätzen von Kontakten/Durchgängen mit unterschiedlichen Tiefen, und schützt das Material an den höhergelegenen Kontakten gegen weiteres Ätzen. Damit kann man auf eine Maskierung verzich­ ten, die sonst erforderlich ist, um Kontakte in unterschied­ lichen Tiefen bzw. Höhen eines Substrats zu ätzen.
Die vorgenannten Schritte können prinzipiell in situ im gleichen System durchgeführt werden. Bei einem Mehrkammer­ system wie AME5000 kann das Ätzen und selektive Aufbringen in der gleichen Kammer oder zwei unterschiedlichen Kammern durchgeführt werden, wobei die Wafer im Vakuum sind.

Claims (10)

1. Verfahren zum Bearbeiten eines Halbleiterwafers mit folgenden Schritten:
Ein Wafer mit mehreren leitfähigen Zonen wird her­ gestellt, deren Oberseiten in unterschiedlichen Höhen des Wafers liegen und mindestens eine obere leitfähige Zone und mindestens eine untere leitfähige Zone definieren,
auf dem Wafer wird eine planare, dielektrische Isolierschicht aufgebracht,
die dielektrische Isolierschicht wird mit einem Muster versehen, um Kontaktöffnungen zu definieren, durch die bestimmte leitfähige Zonen in verschiedenen Höhen zu­ gänglich gemacht werden sollen,
in der mit Muster versehenen Isolierschicht werden in einem ersten Ätzvorgang die Kontaktöffnungen nach unten geätzt und an der Oberseite der oberen leitfähigen Zone, an der ein elektrischer Kontakt hergestellt werden soll, unter­ brochen,
nach dem ersten Ätzvorgang wird eine Ätzstopp­ schicht von bestimmter Dicke selektiv auf der Oberseite der oberen leitfähigen Zone aufgebracht und
in einem zweiten Ätzvorgang werden die Kontakt­ öffnungen in der mit Muster versehenen Isolierschicht bis zu den Oberseiten der unteren leitfähigen Zone, an denen ein elektrischer Kontakt hergestellt werden soll, eingeätzt, wobei die Ätzstoppschicht auf der oberen leitfähigen Zone als Schutzschicht beim zweiten Ätzvorgang dient.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die obere leitfähige Zone aus einem Material der Gruppe bestehend aus leitfähig dotiertem Silicium, WSix oder TiSix ausgewählt ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß das Ätzstoppmaterial elektrisch leitfähig ist.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß das Ätzstoppmaterial isolierend ist und das Ätzstoppmaterial nach dem zweiten Ätzvorgang durch Ätzen entfernt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß das Ätzstoppmaterial aus der Gruppe bestehend aus W, TiSi2 und Al ausgewählt ist.
6. Verfahren, insbesondere nach Anspruch 1 mit folgenden Schritten:
eine Photoresistschicht wird auf die planare dielektrische Isolierschicht aufgebracht,
das Muster der Öffnungen wird durch Exponieren und Entwickeln der Photoresistschicht gebildet,
nach dem ersten Ätzvorgang bleibt die Photoresist­ schicht vorhanden und wird das Ätzstoppmaterial bestimmter Dicke auf die Oberseite der oberen leitfähigen Zone auf ge­ bracht,
der zweite Ätzvorgang erfolgt, wobei die Photo­ resistschicht noch vorhanden ist und
nach dem zweiten Ätzvorgang wird die Photoresist­ schicht entfernt.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Ätzstoppmaterial isolierend ist und nach dem zweiten Ätzvorgang durch Ätzen entfernt wird.
8. Verfahren, insbesondere nach Anspruch 1 mit fol­ genden Schritten:
die leitfähigen Zonen im Wafer werden in unter­ schiedlichen Höhen ausgebildet und definieren a) eine obere kleine leitfähige Zone, b) eine nächsthöhere leitfähige Zone unterhalb der oberen leitfähigen Zone und c) eine untere leitfähige Zone,
die planare dielektrische Isolierschicht auf dem Wafer wird derart aufgebracht, daß ihre Oberseite von der Oberseite der nächstniedrigeren leitfähigen Zone einen er­ sten Abstand aufweist,
die planare dielektrische Isolierschicht erhält eine Photoresistschicht,
nach dem Ausbilden des Musters wird der erste Ätzvorgang derart durchgeführt, daß man bei Erreichen der Oberseite der oberen leitfähigen Zone einen zweiten Abstand zwischen den Basen der Kontaktöffnungen und der Oberseite der unteren leitfähigen Zone erhält,
der erste Abstand wird größer gehalten als der zweite Abstand,
nach dem ersten Ätzvorgang wird eine Ätzstopp­ schicht bestimmter Dicke auf die Oberseite der oberen leit­ fähigen Zone aufgebracht und die Photoresistschicht ent­ fernt,
anschließend erfolgt der zweite Ätzvorgang für das Durchätzen der Kontaktöffnungen zur unteren leitfähigen Zo­ ne, an der ein elektrischer Kontakt hergestellt werden soll, wobei die Ätzstoppschicht über der oberen leitfähigen Zone als Schutzschicht beim zweiten Ätzvorgang dient.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß das Entfernen der Photoresistschicht nach dem ersten Ätzvorgang unter vor dem selektiven Aufbringen der Ätzstopp­ schicht erfolgt.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekenn­ zeichnet, daß das Ätzstoppmaterial isolierend ist und nach dem zweiten Ätzvorgang durch Ätzen entfernt wird.
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