DE69932472T2 - Halbleiter-Schmelzsicherung - Google Patents

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Description

  • Hintergrund der Erfindung
  • Die Erfindung bezieht sich im Allgemeinen auf Sicherungen und im Besonderen auf Sicherungen, die in integrierten Halbleiterschaltkreisen benutzt werden.
  • Wie nach dem Stand der Technik bekannt benutzen viele moderne integrierte Halbleiterschaltkreise Sicherungen zum Schutz empfindlicher Teile während des Herstellungsprozesses sowie zur Ansteuerung von überzähligen Schaltungen, wie überzähligen Speicherzellen im Falle von dynamischen Speichereinheiten mit willkürlichem Zugriff (DRAMs). Es gibt typischerweise zwei Arten von Sicherungen; eine laserbrennbare Sicherung und eine elektrisch brennbare Sicherung (zum Beispiel über einen Strom). Elektrisch brennbare Sicherungen haben in Bezug auf die Ausmaße Vorteile gegenüber laserbrennbaren Sicherungen.
  • Eine Technik, die bei der Herstellung einer elektrisch brennbaren Sicherung benutzt wird, ist die Abdeckung mit einem umgebenden dielektrischen Material wie Siliziumdioxid oder BPSG-Material. Nachdem das Sicherungsmaterial durchgebrannt ist, kann es jedoch mit der Zeit dazu kommen, dass das Material wandert (d.h. ausheilt) und ein Zustand einer ungewollten Kurzschlussschaltung eintritt. Weiterhin treten, wenn die Sicherung durchgebrannt ist, mechanische Kräfte in dem umgebenden Dielektrikum auf, die Risse im dielektrischen Material verursachen können, während sich aufgrund der Explosion des Sicherungsmaterial dieses ausdehnt. Diese Explosionseffekte können benachbarte Sicherungen schädigen.
  • Bei einer anderen Technik wird ein Hohlraum über der Sicherung aufgebaut. Diese Technik ist in einer Anzahl von Patenten veröffentlicht, wie dem Patent JP-A-5803385, das die Versiegelung einer Harzschicht zur Schaffung eines Hohlraumes in dem Loch eines nichtleitenden Filmteiles der Sicherung vorschlägt und im Patent DE-C-19600398, das die Bildung eines hohlen Raumes erklärt, der an mindestens einer Oberfläche des Sicherungspunktes angrenzt. Somit wird das Sicherungsmaterial, wenn die Sicherung zur Schaffung einer offenen Schaltung durchgebrannt ist, einigermaßen innerhalb des zur Verfügung gestellten Hohlraumes eingeschlossen. Bei DRAMs sind diese Sicherungen typischerweise aus dotiertem polykristallinen Silizium mit einer oberen Schicht aus Wolfram-Silizid. Weiterhin werden diese Sicherungen typischerweise mit der Bildung der Basiselektroden von DRAM-Zellen hergestellt. Während die Basiselektroden über aktiven Bereichen im Halbleiter gebildet werden, entstehen die Sicherungen typischerweise oberhalb von nichtleitenden Siliziumdioxidbereichen, die benutzt werden um die aktiven Regionen elektrisch zu isolieren.
  • Der Hohlraum wird manchmal durch einen spezifischen photolithografischen Schritt gebildet, der eine Öffnung in einer Maske über der Fläche der Sicherung bildet, während der Rest des Chips (d.h. die aktiven Regionen) vor der Serie von trockenen und nassen Ätzschritten geschützt ist, die zur Ausformung des Hohlraumes benutzt werden. Genauer gesagt wird die Kavität typischerweise selektiv zwischen dem Sicherungsmaterial und einem umgebenden Isolator gebildet, typischerweise Siliziumnitrid. Somit enthalten die typische Basisstruktur (oder der Basisstapel) und die Sicherung gleichermaßen einen Leiter, der aus dotiertem polykristallinen Silizium/Wolframsilizid besteht und gekapselt ist in einem Siliziumnitrid-Nichtleiter, der selektiv über der Sicherung entfernt wird, um einen Hohlraum für das Material der durchgebrannten Sicherung zu schaffen. Dieser Hohlraum ist typischerweise verschlossen mit einem Plasma abgeschiedenem Siliziumdioxid, das eine Tasche, d. h. die oben beschriebene Kavität, für das durchgebrannte Sicherungsmaterial hinterlässt. In jedem Fall erfordert diese Technik, die im nachhinein durchgeführt wird, einen separaten Maskenschritt im Herstellungsprozess.
  • Zusammenfassung der Erfindung
  • In Übereinstimmung mit der Erfindung wird eine Methode zur Bildung einer Sicherung für einen halbleitenden integrierten Schaltkreis vorgestellt, so wie er im angehängten Anspruch 1 beschrieben ist.
  • In Übereinstimmung mit einem weiteren Aspekt der Erfindung wird ein halbleitender integrierter Schaltkreis beschrieben, wie im angehängten Anspruch 14 aufgeführt.
  • Kurze Beschreibung der Zeichnung
  • Die Erfindung wird schneller klar, wenn diese zusammen mit den beiliegenden Zeichnungen gelesen wird. Die vorliegende Erfindung wird daher nachfolgend anhand der Zeichnungen näher erläutert.
  • 1A-1G sind diagrammartige, querschnittliche Skizzen eines halbleitenden integrierten Schaltkreises mit einem aktiven Bauelement und einer Sicherung während der verschiedenen Herstellungsschritte für diesen Schaltkreis.
  • Beschreibung der bevorzugten Ausführungen
  • In den 1A bis 1G ist ein Verfahren zur Herstellung eines halbleitenden integrierten Schaltkreises 10 gezeigt, der die Sicherung 12 und das aktive Bauelement 14 beinhaltet. Das Verfahren beinhaltet den Aufbau der Sicherung 12, hier eine elektrisch brennbare Sicherung, und des aktiven Bauelementes 14, hier ein MOSFET, in unterschiedlichen Bereichen eines Halbleitersubstrates 16 mit Hilfe konventioneller Prozessschritte. Die Bereiche für die Sicherung 12 und das aktive Bauelement 14 sind durch Siliziumdioxid von einander elektrisch isoliert, hier durch einen schmalen Grabenbereich Siliziumdioxid 18. Das aktive Bauelement ist hier, wie oben beschrieben, ein MOSFET mit Quell- und Abflussregionen 20 und 22 und der Basisregion 24 dazwischen. Die Sicherung 12 wird, wie gezeigt, über dem Siliziumdioxidbereich mit schmaler Grabenisolation 18 aufgebaut. Das aktive MOSFET-Bauelement 14 schließt eine Basiselektrode (d.h. einen Stapel) 25, bestehend aus einer dotierten polykristallinen Schicht 26, ein, die über einer dünnen Basisschicht aus Siliziumdioxid 28/angeordnet ist. Eine elektrisch leitende Schicht 28, hier Wolframsilizid, ist über der dotierten polykristallinen Siliziumschicht 26 angeordnet. Eine isolierende Schicht aus Siliziumnitrid befindet sich über der Schicht aus Wolframsilizid 28. Eine nicht gezeigte Photoresist-Schicht wird oberhalb der Siliziumnitridschicht abgeschieden in dem Bereich hiervon, in dem die Basiselektroden aufgebaut werden sollen. Die Teilbereiche der Siliziumnitridschicht, die Wolframsilizidschicht 28 und die dotierte polykristalline Schicht 26, die der Maske ausgesetzt waren, werden bis zur Siliziumdioxidschicht 28/heruntergeätzt. Anzumerken ist, dass der Ätzschritt die Seitenwände der Basiselektrode entblößt lässt. Eine sich anpassende zweite Siliziumnitridschicht wird über der Struktur abgeschieden.
  • Teile der zweiten Nitridschicht werden mit Hilfe eines reaktiven Ionenätzschrittes entfernt, wobei zur Schaffung von Seitenwändenabstandshaltern in konventioneller Weise Teile der zweiten Nitridschicht an den Seitenwänden der Basiselektrode verbleiben. Somit bildet die erste abgeschiedene Siliziumnitridschicht ein Nitrid 30 als Abdeckung und die zweite Nitrid bildet die Seitenwandabstandshalter 31.
  • Eine dielektrische Schicht 32, hier Borophosphorosilikatglas (BPSG) wird über dem Basisstapel 25 und über der Sicherung 12 abgeschieden, aufgeschmolzen und mit Hilfe eines chemisch mechanisch polierenden Prozessschrittes planarisiert, wobei nachfolgend eine dielektrische Schicht 34, hier Tetraethylorthosilikat (TEOS), aufgebracht wird. Wie in 1B dargestellt wird eine Photoresistschicht 36 über der Oberfläche der dielektrischen Schicht 34 aufgebracht und so mit Hilfe konventioneller Photolitographie ausgestaltet, dass die hierin ausgeformten Öffnungen 38 entstehen. Wie gezeigt wird die strukturierte Photoresistschicht 36 als Ätzmaske zur Ausbildung der Gräben 40 in dem oberen Teil der Oberfläche der dielektrischen Schicht 34 benutzt. Anzumerken ist, dass die Gräben 40 über den Quell- und Abflussbereichen 20 und 22 angeordnet werden.
  • Mit Verweis auf 1C wird die Photoresistmaske 36 (1B) entfernt und ersetzt durch eine weitere Photoresistschicht 42. Wie angezeigt wird die Photoresistschicht 42 so ausgebildet, dass ein Ätzen der Kontaktlöcher 44 durch die belichteten, darunterliegenden Teile der dielektrischen Schichten 34 und 32 und der Siliziumdioxid-Basisoxidschicht 28/über den Quell- und Abflussregionen 20 und 22 möglich ist. Auf diese Weise werden die Kontaktlöcher 44 durch die ausgewählten Bereiche der dielektrischen Schichten 32 und 34 ausgebildet, die die darunterliegenden Bereiche der Sicherung 12 und darunterliegenden Bereiche der Quell-/Abflusskontaktbereiche 20 und 22 des aktiven MOSFET-Bauelementes 14 offenlegen. Angemerkt werden sollte, dass vor der Bildung der Gräben 40 die Kontaktlöcher 44 ausgebildet werden können.
  • Als nächstes wird, mit Bezug auch auf 1D, die Photoresistschicht 42 (1C) entfernt und ein elektrisch leitendes Material 46a, 46b, 46c, in diesem Fall Wolfram, über der Oberfläche der dielektrischen Schicht 34 aufgebracht. Anzumerken ist, dass, wie angezeigt, das elektrisch leitende Material 46a, 46b, 46c durch die Kontaktlöcher 44 hindurch und in die Gräben 38 (1B) abgeschieden wird. Die oberen Bereiche des elektrisch leitenden Materials 46a, 46b, 46c, die nicht gezeigt sind, werden mit Hilfe diverser Prozesse, wie beispielsweise dem chemisch mechanischen Polieren (CMP), entfernt zur Ausbildung einer ebenen Oberfläche, wie in 1D angezeigt. Daher ist anzumerken, dass ein zweifacher damaszierender Prozess zur Ausformung der Quell-/Abflusskontakte 46b, 46c benutzt wird. und dass gleichzeitig hiermit dasselbe Material 46a in die Sicherung 12 abgeschieden wird. Ebenso anzumerken ist, dass die Bereiche 46a von Wolfram, die in die Sicherung 12 abgeschieden sind, elektrisch von den elektrischen Quell-/Abflusskontaktbereichen 46b, 46c durch Bereiche der dielektrischen Schichten 32, 34, wie angezeigt, getrennt sind.
  • Mit Bezug auf 1E wird wie gezeigt eine dielektrische Schicht 48, in diesem Falle TEOS, über der Oberfläche der Struktur, d.h. auf der dielektrischen Schicht 34 und über den oberen Bereichen des Wolframmaterials 46a, 46b, 46c abgeschieden. Die dielektrische Schicht 48 wird in ähnlicher Weise strukturiert zu derjenigen, die benutzt wurde, um die dielektrische Schicht 34 auszubilden. Hier allerdings werden, wie angezeigt, die Gräben und Kontaktlöcher zu den elektrischen Quell- und Abflusskontakten ausgerichtet, die durch Wolframmaterial 46b und 46c bereitgestellt werden. Als nächstes wird die erste Metallisierungsschicht 50a, 50b ausgeformt. Hier unterscheidet sich ein elektrisch leitendes Material, in diesem Fall Aluminium, das für die Metallisierungsebene 50a, 50b verwendet wird, von dem elektrisch leitenden Material Wolfram, wie oben erwähnt, das für das elektrisch leitende Material 46a, 46b, 46c verwendet wurde. Die Aluminiumschicht 50a, 50b wird zur Anfertigung der in 1E gezeigten Struktur über der Oberfläche der Struktur abgeschieden und danach mit Hilfe von, zum Beispiel, chemisch mechanischem Polieren planarisiert. Anzumerken ist, dass der Bereich 50a, 50b dieser ersten Metallisierungsebene durch die Kontakte in der dielektrischen Schicht 48 hindurch auf die darunterliegende offene Schicht aus Wolframmaterial 46b, 46c aufgebracht wird, die benutzt wird um die elektrischen Quell- und Abflusskontakte zu den Quell- und Abflussbereichen bereitzustellen.
  • Als nächstes wird eine dielektrische Schicht 52, in diesem Fall TEOS, über der Oberfläche der Struktur wie in 1E gezeigt abgeschieden. Die dielektrische Schicht 52 wird in ähnlicher Weise wie in Verbindung mit den 1B und 1C beschrieben strukturiert. Wie gezeigt werden die Gräben 58 in der dielektrischen Schicht 52 zusammen mit den Kontaktlöchern 56a, 56b ausgeformt. Ein Kontaktloch, in diesem Falle das Kontaktloch 56a, ist über der Sicherung orientiert und ein anderes Kontaktloch, in diesem Fall Kontaktloch 56b, ist über dem Bereich eines der elektrischen Quell-/Abflusskontakte orientiert, in diesem Fall über dem Bereich des elektrischen Abflusskontaktes 46c. Ein nasschemischer Ätzschritt, in diesem Fall Wasserstoffperoxyd, wird mit der dielektrischen Schicht 52 und dem offenlegenden Wolframmaterial 46, dass auf der Sicherung 12 abgeschieden wurde, und dem offenliegenden Bereich des elektrischen Abflusskontaktes 46c in Kontakt gebracht. Anzumerken ist, dass der elektrische Abflusskontakt 46c aus einem anderen Material besteht wie das Material auf der Sicherung 12, wobei Ersteres Aluminium ist und Letzteres Wolfram. Das Wasserstoffperoxyd entfernt selektiv Wolframmaterial 46a (1E) ohne wesentlich die dielektrischen TEOS- oder BPSG-Schichten 52, 48, 34, 32 oder das Aluminiummaterial 46c zu ätzen. Die resultierende Struktur ist nach dem Wasserstoffperoxyd-Ätzschritt in 1F gezeigt, wo optional ein offenliegender Bereich der Siliziumnitridschicht 30 von dem oberen Bereich der Wolframsilizidschicht 28 über der Sicherung 12 entfernt wurde.
  • Einige Teile des Wolframsilizid können mit Wasserstoffperoxyd entfernt werden. Festzuhalten ist, dass das Entfernen des elektrisch leitenden Wolframsilizid in einer Sicherung 12 mit höherem Widerstand resultiert, wodurch sich ein Durchbrennen einer solchen Sicherung ergeben kann, wenn durch das dotierte polykristalline Silizium 26 ein Strom fließt.
  • Als weitere Option können die Seitenwandabstandshalter 31 (1B) aus Siliziumnitrid durch einen trockenchemischen, isotropischen Ätzschritt mit Fluor entfernt werden um die Größe des Hohlraums, das heißt das Ausmaß des Raumes 64, zu erhöhen.
  • Als nächstes wird in 1G eine zweite Metallisierungsebene 60a, 60b, 60c in diesem Falle Aluminium, zur Herstellung der in 1G gezeigten Struktur über der Oberfläche der in 1F gezeigten Struktur aufgebracht und, zum Beispiel mit CMP, planarisiert. Das Aluminium 60a übernimmt daher im Kontaktloch 56a über der Sicherung 12 die Funktion von Füllmaterial. Weiterhin besitzt das Füllmaterial 60a, bedingt durch das hohe Aspektverhältnis, zum Beispiel ist die Höhe des Kontaktloches 56a fünfmal größer als die Weite des Kontaktloches 56a, einen Bodenbereich 62, der vertikal von der oberen Oberfläche der Sicherung 12 beabstandet ist. Dieser Raum 64 stellt daher den Hohlraum für das Sicherungsmaterial zur Verfügung, nachdem die Sicherung 12 durchgebrannt ist.
  • Andere Ausführungen bewegen sich innerhalb des Rahmens der angehängten Ansprüche.

Claims (15)

  1. Ein Verfahren zur Herstellung einer Sicherung (12) für einen integrierten Halbleiterschaltkreis (10), wobei besagter Schaltkreis (10) ein aktives Bauelement (14) enthält und besagtes Verfahren die folgenden Schritte umfasst: Herstellung einer Sicherung (12) und eines aktiven Bauelementes (14) in unterschiedlichen Bereichen eines halbleitenden Substrates (16); Herstellung einer dielektrischen Schicht (32) über der Sicherung (12) und über dem aktiven Bauelement (14); Herstellung von Kontaktlöchern (44) durch ausgewählte Bereiche der dielektrischen Schicht (32), die darunterliegende Bereiche der Sicherung (12) und darunterliegende Bereiche einer Kontaktregion (20, 22) des aktiven Bauelementes (14) offen legt; Abscheidung eines elektrisch leitenden Materials (46a, 46b, 46c) über der dielektrischen Schicht (32) und durch die Kontaktlöcher (44) auf die offenlegenden Bereiche der Sicherung (12) und der Kontaktregion (20, 22); selektive Entfernung von Bereichen des elektrisch leitenden Materiales (46a), das auf der Sicherung (12) abgeschieden ist, während Bereiche des elektrisch leitenden Materials (46b, 46c), die auf der Kontaktregion (20, 22) des aktiven Bauelementes (14) abgeschieden sind, bestehen bleiben.
  2. Das Verfahren nach Anspruch 1, das die folgenden Schritte einschließt: Herstellung einer zweiten dielektrischen Schicht (34) über dem elektrisch leitendem Material (46a, 46b, 46c); Herstellung eines zweiten Kontaktloches (44) durch die zweite dielektrische Schicht 34, die einen darunterliegenden Bereich eines Bereiches des elektrisch leitenden Materials (46b, 46c), das auf der Kontaktregion (20, 22) des aktiven Bauelementes (14) abgeschieden ist, offen legt; Herstellung einer Metallisierungsschicht über der zweiten dielektrischen Schicht (34) eines Materials, das sich von dem elektrisch leitenden Material unterscheidet, wobei ein Bereich der besagten Metallisierungsschicht durch das zweite Loch 44 auf den offenliegenden, darunterliegenden Bereich des elektrisch leitenden Materials (46b, 46c), das auf die Kontaktregion (20, 22) des aktiven Bauelements (14) abgeschieden ist, aufgebracht wird.
  3. Das Verfahren nach Anspruch 2, in dem während des Schrittes der Herstellung der Metallisierungsschicht das besagte elektrisch leitende Material (46a, 46b, 46c) einen ersten Bereich (46a) der besagten Metallisierungsschicht, die auf dem offenliegenden Bereich der Sicherung (12) abgeschieden ist, und einen zweiten Bereich (46b, 46c) der besagten Metallisierungsschicht, die auf dem offenliegenden Bereich der Kontaktregion (20, 22) des aktiven Bauelementes (14) abgeschieden ist, aufweist, wobei die besagten ersten Bereiche (46a) und zweiten Bereiche (46b, 46c) elektrisch isoliert sind durch die Bereiche der ersten und zweiten dielektrischen Schichten 32, 34.
  4. Das Verfahren nach Anspruch 2 einschließlich des Schrittes der Herstellung des dritten Kontaktloches 44 durch die zweite dielektrische Schicht (34) über der Sicherung (12) und über dem Bereich (46a) der Metallisierungsschicht.
  5. Das Verfahren nach Anspruch 3 einschließlich des Schrittes der Herstellung des dritten Kontaktloches (44) durch die zweite dielektrische Schicht (34) über der Sicherung (12) und über dem ersten Bereich (46a) der Metallisierungsschicht.
  6. Das Verfahren nach Anspruch 4 einschließlich des Schrittes, der ein Ätzmittel mit der zweiten dielektrischen Schicht (34) in Kontakt bringt und durch die zweiten und dritten Kontaktlöcher (44) in Kontakt bringt mit dem offenliegenden Bereich des elektrisch leitenden Materials (46a) das auf der Sicherung 12 abgeschieden ist, und in Kontakt bringt mit dem offenliegenden Bereich (46b, 46c) der Metallisierungsschicht, wobei der besagte Ätzschritt selektiv den offenliegenden Bereich des elektrisch leitenden Materials (46a), der über der Sicherung (12) abgeschieden ist, entfernt und den Bereich der Metallisierungsschicht (46b, 46c), der von dem zweiten Kontaktloch 44 offengelegt wird, ungeätzt lässt.
  7. Das Verfahren nach Anspruch 5 einschließlich des Schrittes, der ein Ätzmittel mit der zweiten dielektrischen Schicht (34) und dem offenliegenden ersten Bereich (46a) des elektrisch leitenden Materials und dem offenliegenden Bereich (46b, 46c) der Metallisierungsschicht in Kontakt bringt, wobei besagter Ätzschritt selektiv den offenliegenden Bereich (46a) des elektrisch leitenden Materials entfernt und den offenliegenden zweiten Bereich (46b, 46c) der Metallisierungsschicht ungeätzt hinterlässt.
  8. Das Verfahren nach Anspruch 6 oder 7, das den Schritt der Abscheidung eines Füllmateriales (60a) in einen oberen Bereich des zweiten Kontaktloches (44) oberhalb der Sicherung (12) hinein mit einem Bodenbereich (62) des besagten Füllmateriales (60a) enthält, der von der Sicherung (12) beabstandet (64) ist.
  9. Das Verfahren nach Anspruch 3 einschließlich der folgenden Schritte: Herstellung einer dritten dielektrischen Schicht (48) über der zweiten dielektrischen Schicht (34); Herstellung der dritten Kontaktlöcher (56a, 56b) in Bereichen der dritten dielektrischen Schicht (48) zur Offenlegung eines Bereiches des ersten Bereiches (46a) des ersten elektrisch leitenden Materials und Offenlegung eines Bereiches (46c) der zweiten Metallisierungsschicht (34); Kontaktaufnahme der dritten dielektrischen Schicht (48) mit einem Ätzmittel, wobei besagter Ätzschritt selektiv die Bereiche (46a) des ersten elektrisch leitenden Materials, das durch die dritten Kontaktlöcher (56a) offengelegt wird, ent fernt, während die zweite Metallisierungsschicht (34) ungeätzt bleibt; und Abscheidung eines Füllmaterials (60a, 60b, 60c) über der dritten dielektrischen Schicht, wobei besagtes Material (60a, 60b, 60c) in einen oberen Bereich der dritten Kontaktlöcher (56a, 56c) abgeschieden wird, wobei das besagte Füllmaterial (60a. 60b, 60c) einen unteren Bereich (62) aufweist, der von der Sicherung 12 beabstandet (64) ist.
  10. Das Verfahren nach einem der vorangegangenen Ansprüche, in dem der Schritt der Herstellung der Sicherung (12) und des aktiven Bauelementes (14) in unterschiedlichen Bereichen des Halbleitersubstrates (16) die Herstellung einer elektrisch leitenden Basiselektrode (28) für das aktive Bauelement einschließt und der Schritt der Herstellung der ersten dielektrischen Schicht (32, 34) über der Sicherung 12 und über dem aktiven Bauelement 14 die Herstellung der ersten dielektrischen Schicht 32, 34 über der Sicherung 12 und über der Basiselektrode 28 einschließt.
  11. Das Verfahren nach Anspruch 10, in dem der Schritt der Herstellung der Sicherung (12) und des aktiven Bauelementes (14) in unterschiedlichen Regionen des Halbleitersubstrates (16) die Herstellung einer elektrisch leitenden Basiselektrode für die Sicherung (12) einschließt.
  12. Das Verfahren nach den Ansprüchen 8 oder 9, in dem das elektrisch leitende Material (46a, 46b, 46c) Wolfram ist.
  13. Das Verfahren nach Anspruch 12, in dem die Metallisierungsschicht (50a, 50b) Aluminium ist.
  14. Ein integrierter Halbleiterschaltkreis (10), bestehend aus: einem halbleitendem Substrat (16), das eine Sicherung (12) und ein aktives Bauelement (14) aufweist, die in unterschiedlichen Regionen des Halbleitersubstrates (16) abge schieden sind, wobei die besagte Sicherung (12) und besagtes aktives Bauelement (14) jeweils eine elektrisch leitende Basiselektrode (28) aufweisen; eine dielektrische Schicht (32, 34), die über der Sicherung (12) und über der Basiselektrode (25) angeordnet ist, wobei besagte dielektrische Schicht (32, 34) Kontaktlöcher (44) durch ausgewählte Regionen der dielektrischen Schicht (32, 34) aufweist, die darunterliegende Bereiche der Sicherung (12) und darunterliegende Bereiche der Quell-Abfluss-Kontaktbereiche (20, 22) des aktiven Bauelementes (14) offenlegen; eine erste Metallisierungsebene, die ein elektrisch leitendes Material (46b, 46c) enthält, das über der dielektrischen Schicht und über einem der Kontaktlöcher (44) angeordnet ist, wobei besagtes elektrisch leitendes Material einen Bereich hiervon aufweist, der auf dem offengelegten Bereich der Quell-Abfluss-Kontaktregion (20, 22) angeordnet ist; eine zweite dielektrische Schicht (48, 52) über dem elektrisch leitendem Material (46b, 46c), wobei besagte dielektrische Schicht (48, 52) zweite Kontaktlöcher (56a, 56b) hierdurch aufweist, wovon eines (56a) der zweiten Kontaktlöcher über einem der ersten Kontaktlöcher (44) angeordnet ist zur Offenlegung eines darunterliegenden Bereiches der Sicherung (12) und ein weiteres (56b) der besagten zweiten Kontaktlöcher (56a, 56b) vorhanden ist, das einen darunterliegenden zweiten Bereich (46c) des elektrisch leitenden Materials (46b, 46c) offenlegt; ein Füllmaterial (60a), das sich in einer (56a) der zweiten Kontaktlöcher (56a, 56b) befindet, die oberhalb der Sicherung (12) angeordnet sind, wobei ein Bodenbereich (62) des besagten Füllmateriales (60a) sich von der Sicherung (12) beabstandet (64) befindet.
  15. Der Schaltkreis (10) nach Anspruch 14, in dem das Füllmaterial (60a) ein elektrisch leitendes Material enthält.
DE69932472T 1998-06-24 1999-05-31 Halbleiter-Schmelzsicherung Expired - Lifetime DE69932472T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US105107 1998-06-24
US09/105,107 US6261937B1 (en) 1998-06-24 1998-06-24 Method for forming a semiconductor fuse

Publications (2)

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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277674B1 (en) * 1998-10-02 2001-08-21 Micron Technology, Inc. Semiconductor fuses, methods of using the same, methods of making the same, and semiconductor devices containing the same
US6268638B1 (en) * 1999-02-26 2001-07-31 International Business Machines Corporation Metal wire fuse structure with cavity
US6972612B2 (en) * 1999-06-22 2005-12-06 Samsung Electronics Co., Ltd. Semiconductor device with malfunction control circuit and controlling method thereof
US6472253B1 (en) * 1999-11-15 2002-10-29 Vlsi Technology, Inc. Programmable semiconductor device structures and methods for making the same
US6295721B1 (en) * 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
KR100400033B1 (ko) * 2001-02-08 2003-09-29 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법
US6589711B1 (en) 2001-04-04 2003-07-08 Advanced Micro Devices, Inc. Dual inlaid process using a bilayer resist
US6458691B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Dual inlaid process using an imaging layer to protect via from poisoning
KR100413582B1 (ko) * 2001-06-28 2003-12-31 동부전자 주식회사 반도체소자용 패드레이어/퓨즈레이어의 형성방법
KR100444722B1 (ko) * 2002-04-08 2004-08-16 아남반도체 주식회사 퓨즈 라인 제조 방법
KR100620705B1 (ko) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 유전체의 두께가 균일한 안티퓨즈 및 그 제조 방법
KR100621773B1 (ko) * 2005-02-07 2006-09-14 삼성전자주식회사 전기적 퓨즈 회로 및 레이아웃 방법
JP5139689B2 (ja) * 2007-02-07 2013-02-06 セイコーインスツル株式会社 半導体装置とその製造方法
US7983024B2 (en) * 2007-04-24 2011-07-19 Littelfuse, Inc. Fuse card system for automotive circuit protection
JP2009004565A (ja) * 2007-06-21 2009-01-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8232190B2 (en) * 2007-10-01 2012-07-31 International Business Machines Corporation Three dimensional vertical E-fuse structures and methods of manufacturing the same
WO2011024340A1 (ja) * 2009-08-27 2011-03-03 パナソニック株式会社 半導体装置及びその製造方法
US8630108B2 (en) 2011-03-31 2014-01-14 International Business Machines Corporation MOSFET fuse and array element
CN103094095B (zh) * 2011-10-28 2015-10-21 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法
US9070687B2 (en) * 2013-06-28 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-protecting fuse
US10079156B2 (en) * 2014-11-07 2018-09-18 Advanced Semiconductor Engineering, Inc. Semiconductor package including dielectric layers defining via holes extending to component pads

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5833865A (ja) * 1981-08-24 1983-02-28 Toshiba Corp 半導体記憶装置及びその製造方法
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
US5550399A (en) * 1994-11-03 1996-08-27 Kabushiki Kaisha Toshiba Integrated circuit with windowed fuse element and contact pad
JPH09153552A (ja) * 1995-11-29 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE19600398C1 (de) * 1996-01-08 1997-03-27 Siemens Ag Schmelzsicherung in einer integrierten Halbleiterschaltung, deren Verwendung in einer Speicherzelle (PROM) sowie Verfahren zu ihrer Herstellung
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US5989784A (en) * 1998-04-06 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Etch recipe for embedded DRAM passivation with etch stopping layer scheme

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