DE19925657B4 - Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement - Google Patents

Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement Download PDF

Info

Publication number
DE19925657B4
DE19925657B4 DE19925657A DE19925657A DE19925657B4 DE 19925657 B4 DE19925657 B4 DE 19925657B4 DE 19925657 A DE19925657 A DE 19925657A DE 19925657 A DE19925657 A DE 19925657A DE 19925657 B4 DE19925657 B4 DE 19925657B4
Authority
DE
Germany
Prior art keywords
layer
forming
interlayer
gate
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19925657A
Other languages
English (en)
Other versions
DE19925657A1 (de
Inventor
Chang-Hyun Cho
Kyu-Hyun Suwon Lee
Jae-Goo Lee
Sang-Sub Suwon Jeong
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19925657A1 publication Critical patent/DE19925657A1/de
Application granted granted Critical
Publication of DE19925657B4 publication Critical patent/DE19925657B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement mit den Schritten:
Ausbilden einer Vielzahl von beabstandeten Stapelstrukturen (104) über einem Halbleitersubstrat (100) mit aktiven und inaktiven Bereichen darin und darauf, wobei jede der Stapelstrukturen (104) eine erste leitfähige Schicht (104a) und eine erste Isolationsschicht (104b) darauf umfaßt;
Ausbilden einer zweiten Isolationsschicht (106) auf den Stapelstrukturen (104) und über dem Halbleitersubstrat (100);
Ausbilden einer Isolationszwischenschicht (108), um die Zwischenräume zwischen den Stapelstrukturen (104) zu füllen;
Ausbilden einer Maskenstruktur (110) über der Isolationszwischenschicht (108) und Freilegen von gewünschten Teilen der Isolationszwischenschicht (108), die über den Stapelstrukturen (104) justiert sind;
Verwenden der Maskenstruktur und Ätzen der freigelegten Isolationszwischenschicht (108) bis zu der oberen Oberfläche des Halbleitersubstrats (100) zwischen der Stapelstruktur (104) hinab, um eine Vielzahl von Kontaktlöchern (111a) auszubilden, während gleichzeitig Abstandsschichten (106a) auf den Seitenwänden der Stapelstrukturen (104) ausgebildet werden;
Entfernen der Maskenstruktur; und...

Description

  • Die Erfindung betrifft eine Kontaktstelle in einem Halbleiterbauelement und ein Verfahren für deren Ausbildung und insbesondere eine selbstpositionierende Kontaktstelle und ein Verfahren für deren Ausbildung.
  • Der Fortschritt der Halbleiter-Fertigungstechnik hat die Gigabit-DRAM-Ära eingeleitet. Mit dem Fortschritt der Halbleitertechnik ist in letz ter Zeit ein Trend in Richtung kleinerer Entwurfsregeln für Halbleiterbauelemente, wie z.B. Gigabit-DRAMs, in dem Ausmaß fortgeschritten, daß die Justierungstoleranz bei der Justierung eines Kontaktsteckers zu einer Halbleiterschicht oder einer Verbindungsschicht, die unter dem Kontaktstecker liegt, kaum sichergestellt werden kann. Folglich wird für einen Gigabit-DRAM mit einer kritischen Abmessung unterhalb 0,18 Mikrometer oder weniger ein Herstellungsprozeß verwendet, der es ermöglicht, daß der Kontaktstecker durch Selbstpositionierung zu einer Halbleiterschicht oder Verbindungsschicht, die unter dem Kontaktstecker liegt, ausgebildet wird.
  • Der Vorteil des Verfahrens des selbstpositionierenden Kontakts (nachstehend als "SAC" (self aligned contact) bezeichnet) besteht darin, daß die Justierfehlertoleranz eines Photographieprozesses erhöht und der Kontaktwiderstand verringert werden kann. Aus diesem Grund wurde der Schwerpunkt auf das SAC-Verfahren gelegt.
  • 1 stellt eine Querschnittsansicht eines Halbleitersubstrats mit einer Vielzahl von Gateelektroden und Kontaktstellen gemäß einem herkömmlichen Z. B. aus der US 5 482 894 A bekannten SAC-Verfahren dar. Die in 1 schematisch dargestellte Anordnung wird durch die folgenden Prozeßschritte ausgebildet. Ein Bauelementisolationsbereich 3 wird über einem Halbleitersubstrat 1 ausgebildet, um aktive und inaktive Bereiche festzulegen. Der Bauelementisolationsbereich 3 kann durch ein beliebiges geeignetes Verfahren, das auf dem Fachgebiet gut bekannt ist, beispielsweise Flachgrabenisolation und Lokaloxidation von Silizium, ausgebildet werden. Eine Gateoxidschicht (nicht dargestellt) wird durch ein herkömmliches Verfahren, z.B. ein thermisches Oxidationsverfahren, ausgebildet. Eine leitfähige Gateelektrodenschicht 4a und eine isolierende Gate-Verkappungsschicht 4b werden in dieser Reihenfolge auf die Gateoxidschicht laminiert. Die Gate-Verkappungsschicht 4b besitzt bezüglich einer nachfolgenden Isolationszwischenschicht 6 eine Ätzselektivität. Zur Ausbildung der Gatestruktur 4 wird die auf dem Fachgebiet gut bekannte Photolithographie ausgeführt.
  • Unter Verwendung der Gatestruktur 4 als Maske werden Störionen mit niedriger Konzentration in den aktiven Bereich des Halbleitersubstrats 1 implantiert. Eine Gate-Abstandsschicht 5 wird auf den Seitenwänden der Gatestruktur 4 durch den Prozeß der Abscheidung einer Siliziumnitridschicht und Rückätzen derselben ausgebildet. Die Gate-Abstandsschicht 5 besitzt ebenfalls eine Ätzselektivität bezüglich der nachfolgenden Isolationszwischenschicht 6. Anschließend werden unter Verwendung der Gatestruktur 4 und der Abstandsschicht 5 Störionen mit hoher Konzentration in den aktiven Bereich des Halbleitersubstrats 1 implantiert.
  • Eine Isolationszwischenschicht 6 wird über dem resultierenden Halbleitersubstrat 1 abgeschieden. Eine Photoresiststruktur (nicht dargestellt) wird über der Isolationszwischenschicht 6 abgeschieden. Unter Verwendung der Photoresiststruktur wird die freigelegte Isolationszwischenschicht 6 geätzt, um eine Vielzahl von Kontaktlöchern 7a und 7b auszubilden. Die Photoresiststruktur weist Öffnungen in Kreis- oder Ellipsenform auf.
  • Nach Entfernen der Photoresiststruktur werden die Kontaktlöcher 7a und 7b mit einem leitfähigen Material wie z.B. Polysilizium gefüllt. Die Polysiliziumschicht wird dann durch z.B. CMP (chemisch-mechanisches Polieren) oder Rückätzen planarisiert, um dadurch eine Vielzahl von Kontaktstellen 8a und 8b, d.h. eine Bitleitungs-Kontaktstelle 8b und Speicherknoten-Kontaktstellen 8a, auszubilden.
  • Während des Ätzens der Isolationszwischenschicht zur SAC-Ausbildung kann aufgrund des hohen Seitenverhältnisses der SAC-Öffnung die Möglichkeit eines Ätzstopphänomens entstehen (was bedeutet, daß Ätznebenprodukte nicht leicht aus der SAC-Öffnung ausdiffundieren können, so daß sich die SAC-Ätzrate signifikant verlangsamen kann). Um das Ätzstopphänomen zu beseitigen, muß das Ätzen unter der Bedingung durchgeführt werden, daß die Bildung des Ätznebenprodukts, wie z.B. Polymer, unterdrückt wird, und die Ätzzeit muß erhöht werden. Im Fall einer solchen Ätzbedingung werden jedoch während des Ätzschritts die Gate-Verkappungsschicht und die Gate-Abstandsschicht geätzt, wodurch es zu einem Kurzschluß zwischen den SAC-Kontaktstellen und den Gateelektroden kommt.
    •
  • Es ist daher Aufgabe der Erfindung, ein Verfahren zum Ausbilden eines zuverlässigen SAC in einem Halbleiterbauelement, ohne die Gate-Abstandsschichten anzugreifen, bereitzustellen und dadurch eine Brücke zwischen der Gateelektrode und der später ausgebildeten SAC-Kontaktstelle zu verhindern.
  • Diese Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen 2 bis 7 angegeben.
  • Gemäß der Erfindung wird die SAC-Öffnung gleichzeitig mit den Gate-Abstandsschichten ausgebildet. Insbesondere wird nach der Ausbildung der Stapelgatestruktur mit der Gateelektrode und der Verkappungsschicht darauf eine Isolationsschicht für die Gate-Abstandsschichten abgeschieden. Eine Isolationszwischenschicht wird über der Isolationsschicht abgeschieden. Die Isolationszwischenschicht besitzt eine Ätzselektivität bezüglich der Verkappungsschicht und der Isolationsschicht. Beispielsweise wird die Isolationszwischenschicht aus einer Oxidschicht hergestellt und die Verkappungsschicht und die Isolationsschicht werden aus einer Nitridschicht hergestellt. SAC werden in der Isolationszwischenschicht geöffnet, während gleichzeitig Gate-Abstandsschichten ausgebildet werden.
    •
  • Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung unter Bezugnahme auf den Stand der Technik näher erläutert. Es zeigen:
  • 1 eine Querschnittsansicht, die einen SAC gemäß dem herkömmlichen Verfahren zeigt; und
  • 2 bis 6 Ablaufdiagramme, die ein neues Verfahren zum Ausbilden einer SAC-Kontaktstelle gemäß der Erfindung zeigen.
  • Die Erfindung betrifft ein Verfahren zum Ausbilden eines selbstpositionierenden Kontakts, das verhindern kann, daß die Gateverkappung und die Seitenwand-Abstandsschicht angegriffen werden, und ein Ätzstopphänomen verhindern kann. Die Gate-Seitenwand-Abstandsschichten werden gleichzeitig während des Ätzens der Isolationszwischenschicht zur Ausbildung der SAC-Öffnung ausgebildet. 2 stellt eine Querschnittsansicht eines Zellenmatrixbereiches eines Halbleitersubstrats mit einer Vielzahl von Stapelgatestrukturen und einer Isolationsschicht dar. Aktive 101 und inaktive Bereiche sind durch eine Bauelementisolationsschicht 102 in und auf dem Halbleitersubstrat 100 festgelegt. Die Bauelementisolationsschicht 102 wird durch ein Verfahren der Lokaloxidation von Silizium (LOCOS) oder ein Grabenisolationsverfahren ausgebildet. Der aktive Bereich 101 weist die Form einer langen Ellipse auf. Die Stapelgatestrukturen 104 werden auf dem Halbleitersubstrat 100 üblich ausgebildet. Die Stapelgatestruktur 104 umfaßt eine Gateoxidschicht (nicht dargestellt), eine Gateelektrode 104a und eine Gate-Verkappungsschicht 104b. Die Gateoxidschicht wird üblich ausgebildet und weist eine Dicke von etwa 50 nm bis 10 nm auf. Eine leitfähige Gateschicht für die Gateelektrode 104a wird abgeschieden und eine Gate-Verkappungsschicht wird darauf abgeschieden. Die leitfähige Gateschicht besteht beispielsweise aus einer Polysilizium- und Wolframsilizidschicht und jede besitzt eine Dicke von etwa 100 nm. Ein anderes Metallsilizid kann anstelle von Wolframsilizid ebenfalls verwendet werden. Die Gate-Verkappungsschicht 104b wird aus einem Material mit einer Ätzselektivität bezüglich der nachfolgenden Isolationszwischenschicht 108, die aus einer Oxidschicht besteht, ausgewählt. Die Gate-Verkappungsschicht 104b wird mit einer Dicke im Bereich von etwa 100 nm bis 200 nm ausgebildet. Bei dieser Ausführungsform besteht sie 104b aus einer Doppelschicht mit einer Siliziumnitridschicht von etwa 150 nm und einer Oxidschicht von etwa 50 nm. Die leitfähige Gateschicht und die Gate-Verkappungsschicht werden strukturiert, um die Gateelektrodenstruktur 104 auszubilden. Insbesondere wird über die Gate-Verkappungsschicht eine Photoresistschicht aufgeschleudert und durch Belichtung und Entwicklung zu einer gewünschten Anordnung strukturiert. Unter Verwendung dieser strukturierten Photoresistschicht wird die Gate-Verkappungsschicht geätzt, um die Gate-Verkappungsstruktur 104b auszubilden. Nach Entfernen der strukturierten Photoresistschicht wird unter Verwendung der Gate-Verkappungsstruktur 104b die leitfähige Gateschicht geätzt, um die Gateelektrode 104a auszubilden und dadurch die Stapelgatestruktur 104 auszubilden.
  • Unter Verwendung der Stapelgatestruktur 104 als Maske werden Störionen mit niedriger Konzentration in den aktiven Bereich 101 des Halbleitersubstrats 100 implantiert. Eine Isolationsschicht 106 für die Gate-Abstandsschichten wird über dem Halbleitersubstrat 100 einschließlich der Stapelgatestruktur 104 abgeschieden. Die Isolationsschicht 106 besteht aus einem Material, das eine Ätzselektivität bezüglich der nachfolgenden Isolationszwischenschicht 106 besitzt. Die Isolationsschicht 106 wird beispielsweise mit einer Dicke von etwa 30 nm bis 100 nm ausgebildet. Vorzugsweise wird eine Siliziumnitridschicht ausgewählt und weist eine Dicke von etwa 50 nm auf.
  • Obwohl in den Zeichnungen nicht dargestellt, werden der Speicher- und der periphere Bereich durch eine Photoresiststruktur freigelegt. Unter Verwendung dieser Photoresiststruktur wird die Isolationsschicht 106 rückgeätzt, um Gate-Abstandsschichten im Speicher- und im peripheren Bereich auszubilden. Die durch die Photoresiststruktur im Zellenmatrixbereich bedeckte Isolationsschicht 106 wird nicht rückgeätzt und dient beim anschließenden SAC-Ätzen als Ätzstoppschicht. Danach werden unter Verwendung der Photoresiststruktur und der Abstandsschichten als Maske Störionen mit hoher Konzentration in das Halbleitersubstrat 100 implantiert.
  • Mit Bezug auf 3 wird eine Isolationszwischenschicht 108 mit einer Dicke im Bereich von etwa 300 nm bis 900 nm abgeschieden, um die Zwischenräume zwischen den Stapelgatestrukturen zu füllen. Vorzugsweise besteht die Isolationszwischenschicht 108 aus einer Oxidschicht mit guten Spaltfülleigenschaften und weist eine Dicke von etwa 500 nm auf. Auf der Isolationszwischenschicht 108 wird ein Planarisierungsprozeß ausgeführt und ein Teil von deren Dicke wird geätzt, um etwa 100 nm (siehe Bezugszeichen "t" von 3) über der oberen Oberfläche der Gate-Verkappungsschicht 104b übrigzulassen.
  • Eine Photoresiststruktur 110 wird über der planarisierten Isolationszwischenschicht 108 ausgebildet, um einen gewünschten Teil derselben 111 freizulegen, der über dem SAC-Bereich justiert ist. Wie in 3 zu sehen ist, ist der Öffnungsbereich 111 durch die Photoresiststruktur 110 über den drei Kontaktbereichen, zwei Speicherknoten-Kontaktbereichen und einem Bitleitungs-Kontaktbereich, justiert. Der Öffnungsteil 111 weist aus der Draufsicht gesehen eine "T"-Form auf, einschließlich des aktiver Bereichs 101 und eines Teils des inaktiven Bereichs. Alternativ kann der Öffnungsbereich durch die Photoresiststruktur über nur einem Kontaktbereich justiert sein.
  • Da die "T"-Form gleichzeitig den Bitleitungs-Kontakt- und den Speicherknoten-Kontaktbereich freilegt, sieht sie ein breites Prozeßfenster für das SAC-Ätzen vor. Daher kann das beim herkömmlichen Verfahren angetroffene Ätzstopphänomen beim Ätzen vermieden werden.
  • Y. Kohyama et al. hat in dem Artikel mit dem Titel "A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1 Gbit DRAM and Beyond", Symp., über VLSI Tech, Auszug aus den Technical Papers, S. 17-18, 1997, ein Verfahren zum Ausbilden einer SAC-Kontaktstelle vorgeschlagen, welches die Kontaktstruktur verwendet, die den Speicherknotenkontakt und den Bitleitungskontakt kombiniert. Bei dieser Erfindung ist jedoch die Gate-SAC-Struktur (welche die Resistfläche kennzeichnet) dieselbe wie der aktive Bereich und ist um ein halbes Rastermaß in Gaterichtung verschoben. Daher ist die Photoresiststrukturfläche so klein, daß während des SAC-Ätzens eine kleine Menge Polymer erzeugt wird. Folglich weisen die Isolationszwischenschicht und die Nitridschicht der Gate-Abstandsschicht und der Gate-Verkappungsschicht eine schlechte Ätzselektivität zueinander auf. Dies liegt daran, daß die Polymerbildung proportional zur Photoresiststrukturfläche ist.
  • Gemäß der Erfindung sind jedoch die von der Photoresiststruktur belegten Flächen größer als die von Y. Kohyama et al. vorgeschlagenen, so daß die Ätzselektivität zwischen der Nitridschicht und der Oxidschicht verbessert ist.
  • Unter Verwendung der Photoresiststruktur 110 als Maske werden die Isolationszwischenschicht 108 und die Isolationsschicht 106 geätzt, um dadurch SAC-Öffnungen 111a gleichzeitig mit der Ausbildung der Gate-Abstandsschichten 106a auszubilden. Insbesondere wird die Isolationszwischenschicht 108 bezüglich der Isolationsschicht 106 (die als Ätzstoppschicht dient) selektiv geätzt. Danach wird die Isolationsschicht 106 rückgeätzt, um die SAC-Öffnungen 111a und die Gate-Abstandsschichten 106a gleichzeitig auszubilden. Der beim herkömmlichen Verfahren angetroffene Angriff der Gate-Abstandsschichten 106a tritt gemäß der Erfindung nicht von Natur aus auf.
  • Nach der Ausbildung der SAC-Öffnungen 111a wird eine Störionenimplantation auf dem freigelegten Halbleitersubstrat außerhalb des Stapelgates mit den Abstandsschichten ausgeführt, um den Kontaktwiderstand zu verringern.
  • Nach Entfernen der Photoresiststruktur 110 wird eine leitfähige Schicht 112, wie z.B. Polysilizium, über der Isolationszwischenschicht 108 abgeschieden, um die SAC-Öffnungen 111a zu füllen. Beispielsweise wird Polysilizium mit einer Dicke von etwa 300 nm bis 700 nm abgeschieden. Danach wird ein Planarisierungsprozeß ausgeführt, um die Polysiliziumschicht über der Isolationszwischenschicht zu entfernen, während die Polysiliziumschicht in den SAC-Öffnungen belassen wird, wie in 5 dargestellt. Der Planarisierungsprozeß kann CMP oder Rückätzen sein. Das CMP verwendet eine für Polysilizium übliche Aufschlämmung.
  • Die Isolationszwischenschicht 108 und die Polysiliziumschicht 112 werden durch einen Planarisierungsprozeß gleichzeitig entfernt, bis die obere Oberfläche der Gate-Verkappungsschicht 104b freigelegt ist, um alle Kontaktstellen elektrisch zu isolieren. Der Planarisierungsprozeß kann CMP sein, das eine für Oxid übliche Aufschlämmung verwendet.
  • Wenn der Öffnungsbereich 111 nur einen Kontaktbereich, entweder den Speicherknoten oder die Bitleitung, freilegt, ist der vorstehend erwähnte Planarisierungsprozeß für die elektrische Isolation nicht erforderlich.
  • Es ist für Fachleute zu erkennen, daß die in der vorliegenden Anmeldung offenbarten innovativen Konzepte in einer breiten Vielfalt von Zusammenhängen angewendet werden können. Darüber hinaus kann die bevorzugte Implementierung in einer ungeheuren Vielfalt von Arten modifiziert werden. Folglich sollte es selbstverständlich sein, daß die nachstehend und vorstehend vorgeschlagenen Modifikationen und Variationen nur als Erläuterung vorgesehen sind. Diese Beispiele können helfen, einiges des Anwendungsbereichs der erfindungsgemäßen Konzepte zu zeigen, aber diese Beispiele schöpfen bei weitem nicht den vollen Variationsbereich in den offenbarten neuen Konzepten aus.

Claims (7)

  1. Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement mit den Schritten: Ausbilden einer Vielzahl von beabstandeten Stapelstrukturen (104) über einem Halbleitersubstrat (100) mit aktiven und inaktiven Bereichen darin und darauf, wobei jede der Stapelstrukturen (104) eine erste leitfähige Schicht (104a) und eine erste Isolationsschicht (104b) darauf umfaßt; Ausbilden einer zweiten Isolationsschicht (106) auf den Stapelstrukturen (104) und über dem Halbleitersubstrat (100); Ausbilden einer Isolationszwischenschicht (108), um die Zwischenräume zwischen den Stapelstrukturen (104) zu füllen; Ausbilden einer Maskenstruktur (110) über der Isolationszwischenschicht (108) und Freilegen von gewünschten Teilen der Isolationszwischenschicht (108), die über den Stapelstrukturen (104) justiert sind; Verwenden der Maskenstruktur und Ätzen der freigelegten Isolationszwischenschicht (108) bis zu der oberen Oberfläche des Halbleitersubstrats (100) zwischen der Stapelstruktur (104) hinab, um eine Vielzahl von Kontaktlöchern (111a) auszubilden, während gleichzeitig Abstandsschichten (106a) auf den Seitenwänden der Stapelstrukturen (104) ausgebildet werden; Entfernen der Maskenstruktur; und Füllen der Kontaktlöcher (111a) mit einer zweiten leitfähigen Schicht (112).
  2. Verfahren nach Anspruch 1, wobei die erste und die zweite Isolationsschicht (104b, 106) eine Ätzselektivität bezüglich der Isolationszwischenschicht (108) aufweisen.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste und die zweite Isolationsschicht (104b, 106) aus einer Nitridverbindung hergestellt werden.
  4. Verfahren nach Anspruch 1 oder 2, wobei die erste Isolationsschicht (104b) eine Dicke im Bereich von etwa 100 nm bis 200 nm aufweist und die zweite Isolationsschicht (106) eine Dicke im Bereich von etwa 30 nm bis 100 nm aufweist.
  5. Verfahren nach Anspruch 1, wobei die Isolationszwischenschicht (108) eine Dicke im Bereich von etwa 300 nm bis 900 nm aufweist und die zweite leitfähige Schicht (112) eine Dicke im Bereich von etwa 300 nm bis 700 nm aufweist.
  6. Verfahren nach Anspruch 1, welches ferner das Planarisieren der Isolationszwischenschicht (108) umfaßt.
  7. Verfahren nach Anspruch 1, wobei mindestens eines der Kontaktlöcher (111a) mindestens zwei unterschiedliche Kontaktbereiche freilegt.
DE19925657A 1998-06-17 1999-06-04 Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement Expired - Lifetime DE19925657B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980022733A KR100284535B1 (ko) 1998-06-17 1998-06-17 반도체장치의자기정렬콘택형성방법
KR98-22733 1998-06-17

Publications (2)

Publication Number Publication Date
DE19925657A1 DE19925657A1 (de) 1999-12-23
DE19925657B4 true DE19925657B4 (de) 2006-07-06

Family

ID=19539795

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19925657A Expired - Lifetime DE19925657B4 (de) 1998-06-17 1999-06-04 Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement

Country Status (8)

Country Link
US (1) US6337275B1 (de)
JP (2) JP2000031085A (de)
KR (1) KR100284535B1 (de)
CN (1) CN1107340C (de)
DE (1) DE19925657B4 (de)
FR (1) FR2784229B1 (de)
GB (1) GB2338596B (de)
TW (1) TW439202B (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376344B1 (en) * 1999-10-20 2002-04-23 Texas Instruments Incorporated Semiconductor device with fully self-aligned local interconnects, and method for fabricating the device
KR100334572B1 (ko) * 1999-08-26 2002-05-03 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
KR100527577B1 (ko) * 1999-12-24 2005-11-09 주식회사 하이닉스반도체 반도체소자의 제조방법
US6261924B1 (en) * 2000-01-21 2001-07-17 Infineon Technologies Ag Maskless process for self-aligned contacts
KR100388477B1 (ko) * 2000-12-11 2003-06-25 주식회사 하이닉스반도체 반도체 장치의 콘택홀 형성 방법
KR100410980B1 (ko) * 2001-04-24 2003-12-18 삼성전자주식회사 반도체 소자의 셀프얼라인 콘택패드 형성방법
KR100414563B1 (ko) * 2001-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100442962B1 (ko) * 2001-12-26 2004-08-04 주식회사 하이닉스반도체 반도체소자의 금속배선 콘택플러그 형성방법
KR100444302B1 (ko) * 2001-12-29 2004-08-11 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100869357B1 (ko) * 2002-05-17 2008-11-19 주식회사 하이닉스반도체 공극 발생을 최소화할 수 있는 반도체소자 제조방법
US7105442B2 (en) * 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20040059726A1 (en) * 2002-09-09 2004-03-25 Jeff Hunter Context-sensitive wordless search
KR100587635B1 (ko) * 2003-06-10 2006-06-07 주식회사 하이닉스반도체 반도체소자의 제조 방법
KR100670706B1 (ko) * 2004-06-08 2007-01-17 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20060099870A (ko) * 2005-03-15 2006-09-20 삼성전자주식회사 캡핑막을 구비하는 박막 트랜지스터 및 그 제조 방법
US8124537B2 (en) * 2008-02-12 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching integrated circuit structure
US9064801B1 (en) 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
KR102183038B1 (ko) 2014-07-16 2020-11-26 삼성전자주식회사 반도체 장치의 제조 방법
US10622458B2 (en) 2017-05-19 2020-04-14 International Business Machines Corporation Self-aligned contact for vertical field effect transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02121336A (ja) * 1988-10-31 1990-05-09 Hitachi Ltd 半導体装置及びその製造方法
KR950011643B1 (ko) * 1992-04-17 1995-10-07 현대전자산업주식회사 반도체장치 및 그 제조방법
SG71664A1 (en) * 1992-04-29 2000-04-18 Siemens Ag Method for the production of a contact hole to a doped region
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
US5723381A (en) * 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
JP2953404B2 (ja) * 1995-12-08 1999-09-27 ソニー株式会社 半導体装置及びその製造方法
JP3599466B2 (ja) * 1996-03-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
JP3215320B2 (ja) * 1996-03-22 2001-10-02 株式会社東芝 半導体装置の製造方法
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法
US5670404A (en) * 1996-06-21 1997-09-23 Industrial Technology Research Institute Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
US6069077A (en) * 1997-07-07 2000-05-30 Vanguard International Semiconductor Corporation UV resist curing as an indirect means to increase SiN corner selectivity on self-aligned contact etching process
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
US6037223A (en) * 1998-10-23 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stack gate flash memory cell featuring symmetric self aligned contact structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KOHYAMA,Y. et al.: A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Techn. for 1Gbit DRAM and Beyond. In: 1997 Symposium on VLSI Techn. Digest of Technical Papers, pp. 17-18
KOHYAMA,Y. et al.: A Fully Printable, Self-alignedand Planarized Stacked Capacitor DRAM Cell Techn. for 1Gbit DRAM and Beyond. In: 1997 Symposium on VLSI Techn. Digest of Technical Papers, pp. 17-18 *

Also Published As

Publication number Publication date
CN1107340C (zh) 2003-04-30
DE19925657A1 (de) 1999-12-23
FR2784229B1 (fr) 2004-03-12
FR2784229A1 (fr) 2000-04-07
TW439202B (en) 2001-06-07
GB2338596B (en) 2001-08-15
GB2338596A (en) 1999-12-22
JP2007329501A (ja) 2007-12-20
GB9909492D0 (en) 1999-06-23
JP2000031085A (ja) 2000-01-28
US6337275B1 (en) 2002-01-08
KR20000002141A (ko) 2000-01-15
CN1239815A (zh) 1999-12-29
KR100284535B1 (ko) 2001-04-02

Similar Documents

Publication Publication Date Title
DE19925657B4 (de) Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE102004003315B4 (de) Halbleitervorrichtung mit elektrischem Kontakt und Verfahren zur Herstellung derselben
DE69014486T2 (de) Halbleiterspeicheranordnung mit Stapelkondensator und Verfahren zu ihrer Herstellung.
DE10007018B4 (de) Halbleiterbauelement mit Kondensator und Herstellungsverfahren hierfür
DE19860769C2 (de) Verfahren zur Ausbildung eines selbstpositionierenden Kontakts in einem Halbleiterbauelement
DE69523091T2 (de) DRAM-Bauteil mit oberem und unterem Kondensator und Herstellungsverfahren
DE19638684C2 (de) Halbleitervorrichtung mit einem Kontaktloch
DE102004021636B4 (de) Halbleitervorrichtung mit selbstausgerichtetem vergrabenem Kontaktpaar und Verfahren zum Ausbilden desselben
DE4412089A1 (de) Verfahren zur Herstellung eines Kondensators für ein hochintegriertes Halbleiterspeicherbauelement
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
DE69932472T2 (de) Halbleiter-Schmelzsicherung
DE10347462A1 (de) Bodenelektrode eines Kondensators einer Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE19848782C2 (de) Verfahren zum Herstellen einer Speicherelektrode eines DRAM-Zellenkondensators
DE4328510C2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator
EP0642159B1 (de) Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle
DE102004007244B4 (de) Verfahren zur Bildung einer Leiterbahn mittels eines Damascene-Verfahrens unter Verwendung einer aus Kontakten gebildeten Hartmaske
DE3543937C2 (de)
DE10223748B4 (de) Verfahren zum Ausbilden einer integrierten Speicherschaltungsanordnung
DE10226569A1 (de) Modifizierter vertikaler Mosfet und Verfahren zu seiner Ausbildung
DE4441153A1 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
DE60023320T2 (de) Kondensator-über-bitleitung speicher-schaltung
DE10259792A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE4441166C2 (de) Verfahren zur Herstellung eines Kondensators einer Halbleiterspeichervorrichtung
DE10338252B4 (de) Bitleitung einer Halbleitervorrichtung mit einer nippelförmigen Abdeckschicht und Verfahren zur Herstellung derselben
DE19535779B4 (de) Verfahren zur Bildung von Kontaktlöchern in einem Halbleiterelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right