JP3599466B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、微細な接続孔が高密度に形成される半導体集積回路装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路用の配線を半導体チップの厚さ方向に多層に積み重ねる多層配線技術は、配線の配置に自由度を与えるとともに、素子集積度および素子密度を向上させる技術として重要な技術となっている。
【０００３】
このような多層配線構造では、配線層と配線層との間（以下、配線層間という）または配線と半導体基板との間（以下、配線基板間という）を接続孔を通じて電気的に接続するようになっている。
【０００４】
この接続孔は、配線層間または配線基板間に介在された絶縁膜に開口された数μｍ径の微細な孔であり、その孔に形成された導体膜によって配線層間または配線基板間が電気的に接続されている。
【０００５】
このような接続孔は、その接続孔の寸法と同寸法の微細な孔が露出するようなフォトレジストパターンをフォトリソグラフィ技術によって絶縁膜上に形成した後、そのフォトレジストパターンをエッチングマスクとして、そのフォトレジストパターンから露出する絶縁膜部分をエッチング除去することによって形成している。
【０００６】
なお、多層配線技術については、例えば株式会社工業調査会、１９８５年５月２５日発行「最新ＬＳＩプロセス技術」Ｐ３６３〜Ｐ３７２に記載がある。
【０００７】
【発明が解決しようとする課題】
ところで、近年、半導体集積回路装置においては、素子集積度の向上に伴って接続孔の寸法や隣接間隔も縮小されつつある。
【０００８】
例えば６４Ｍビットの記憶容量をもつＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、接続孔の開口径は０．４μｍ程度と微細化され、隣接する接続孔の間隔は０．５μｍ程度に高密度化されることが予想されている。
【０００９】
しかし、接続孔の開口径や隣接間隔が縮小されるにつれて、露光工程においては解像度が低下したり、絶縁膜のドライエッチング工程においてはエッチングに寄与するイオンやラジカル等の供給量が減少するため加工マージンが著しく低下したりする問題がある。
【００１０】
一方、フォトリソグラフィ技術においては、マスク（レチクルも含む）を透過する光に位相差を生じさせることにより、転写パターンの解像度を向上させる、いわゆる位相シフト技術が開発され実際に使用されている。
【００１１】
位相シフト技術において、接続孔パターンを転写するのに効果があるものして、例えばエッジ強調形とハーフトーン形とがある。
【００１２】
エッジ強調形は、転写パターンのための光透過領域（以下、主パターンという）の周辺に実際には転写されない補助の光透過領域（以下、補助パターンという）を配置し、主パターンと補助パターンを透過した光に位相差を生じさせることで、マスクを透過した光の像におけるエッジを強調する技術である。
【００１３】
しかし、この場合、接続孔の径や隣接間隔の縮小に伴って、充分な露光強度比を得るための適切な補助パターンの設計および配置が困難となる。特に、ＤＲＡＭのメモリセル領域においては、接続孔が高密度に配置され、その隣接間隔が益々縮小される傾向にあるため、上記した補助パターンの配置が困難な状況にある。
【００１４】
ハーフトーン形は、マスク上の不透明部分をわずかに透過性をもたせることで、マスクを透過する光に位相差を生じさせ、その光の像のエッジを強調する技術であるが、この場合、実際に開口する接続孔の開口径よりも大きなパターンをレチクル上に形成する必要があるので、隣接する接続孔の配置に制限が生じ、微細化に限界がある。
【００１５】
さらに、接続孔の開口径の最小加工寸法は、直線パターンのライン・アンド・スペースの最小加工寸法よりも大きいため、直線パターンを高密度に配置する上で障壁になっており、隣接配線間隔の縮小要求を阻害するという問題がある。
【００１６】
本発明の目的は、露光工程において解像度の低下を招くことなく、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１７】
また、本発明の目的は、接続部形成のためのエッチング工程において加工マージンの低下を招くことなく、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１８】
また、本発明の目的は、位相シフト技術を用いないでも、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１９】
また、本発明の目的は、接続孔の開口径の最小加工寸法を直線パターンのライン・アンド・スペースの最小加工寸法よりも小さくすることのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２２】
本発明の半導体集積回路装置の製造方法は、半導体基板上に上下層間を電気的に接続する複数の接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にそれぞれキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜を、その上面が前記絶縁膜の上面とほぼ一致する程度にエッチバックすることにより、前記長溝内にのみ埋め込む工程と、（ｆ）前記導体膜の上面に、前記長溝に交差して延在し、かつ、前記長溝内の複数の接続孔形成領域の各々を別々に覆うレジストパターンを形成した後、前記レジストパターンをエッチングマスクとして、前記導体膜をパターニングすることにより、前記複数の接続孔形成領域の各々に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有するものである。
【００２３】
また、本発明の半導体集積回路装置の製造方法は、半導体基板上に上下層間を電気的に接続する接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜及び前記絶縁膜をその下層のキャップ絶縁膜の上部が露出されるまでエッチバックすることにより、前記接続孔内に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有するものである。
【００２４】
さらに、本発明の半導体集積回路装置の製造方法は、
（ａ）前記接続部の接触面の露出工程後、前記半導体基板上に前記キャップ絶縁膜および側壁絶縁膜とはエッチング速度の異なる第１絶縁膜を堆積し、さらに、前記第１絶縁膜上に第１絶縁膜とはエッチング速度の異なる第２絶縁膜を堆積することにより前記絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜をエッチングストッパとして前記第２絶縁膜をエッチング除去した後、エッチング条件を変えて前記キャップ絶縁膜および側壁絶縁膜をエッチングストッパとして前記第１絶縁膜を除去することにより、前記絶縁膜に長溝を形成する工程とを有するものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するために用いた全図において同一の機能を有するものには同一の符号を付け、その繰り返しの説明を省略する。
【００２６】
（実施の形態１）
図１〜図１０は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図、図１１は本発明の一実施の形態である半導体集積回路装置の要部平面図、図１２および図１３は図１１の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図、図１４は図１２および図１３の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【００２７】
本実施の形態１においては、本発明を、例えばＤＲＡＭの製造方法に適用した場合について説明する。本実施の形態１のＤＲＡＭのメモリセル領域における要部平面図を図１１に示す。
【００２８】
半導体基板１は、例えばｐ− 形のシリコン（Ｓｉ）単結晶からなる。半導体基板１の主面上にはワード線ＷＬと、ビット線ＢＬとが互いに直交するように異なる配線層に配置されており、それらの交点近傍にはメモリセルＭＣが配置されている。
【００２９】
ワード線ＷＬは、例えば低抵抗ポリシリコンからなり、図１１の縦方向に直線状に延在して形成されている。ワード線ＷＬの一部は、メモリセルＭＣにおける選択ＭＯＳトランジスタＱのゲート電極ＱＧ となっている。
【００３０】
ビット線ＢＬは、例えばアルミニウム（Ａｌ）合金またはタングステン等のような金属からなり、図１１の横方向に直線状に延在して形成されている。ビット線ＢＬは、接続孔ＢＣを通じてメモリセルＭＣにおける選択ＭＯＳトランジスタＱの一方の半導体領域と電気的に接続されている。
【００３１】
メモリセルＭＣのキャパシタＣは、例えばフィン構造またはクラウン構造等のようなスタック構造のキャパシタが使用されており、接続孔ＳＣを通じて選択ＭＯＳトランジスタＱの他方の半導体領域と電気的に接続されている。
【００３２】
図１１において符号のＬ１ は、選択ＭＯＳトランジスタＱの一対の半導体領域を形成する拡散層パターンを示している。なお、本実施の形態１においては、１つの拡散層パターンＬ１ が、２ビット分のメモリセルＭＣの拡散層パターンを包含するようになっている。
【００３３】
拡散層パターンＬ１ は、図１１において左右に傾斜した長方形状のパターンからなり、この拡散層パターンＬ１ 内における半導体基板１に不純物が導入されて、上記した選択ＭＯＳトランジスタＱの半導体領域が形成されている。ただし、ゲート電極ＱＧ の下層には不純物は導入されていない。
【００３４】
次に、本実施の形態１の半導体集積回路装置の製造工程における接続部の形成に際して用いるフォトマスク（レチクル）を図１２〜図１４によって説明する。
【００３５】
図１２は、後述する長溝のパターンをフォトレジスト膜に転写するためのフォトマスクＭ１ の要部平面図を示している。フォトマスクＭ１ に形成されたマスクパターンＭＰ１ は、長溝のパターンを転写するためのパターンであり、例えば図１２において左右に傾斜した長方形パターンからなる。
【００３６】
そして、本実施の形態１においては、その長溝のパターンを、上記した拡散層パターンＬ１（図１１参照）と同じ位置、形状および寸法としている。これにより、拡散層パターンＬ１ をフォトレジスト膜に転写する際に用いたフォトマスクをそのまま用いて長溝のパターンを転写することが可能となっている。したがって、長溝のパターンを形成するための新たなマスクを製造する必要がないので、製品コストの増加も招かない。
【００３７】
また、図１３は、長溝内に埋め込まれた導体膜を分離するためのパターンをフォトレジスト膜に転写するためのフォトマスクＭ２ の要部平面図を示している。フォトマスクＭ２ に形成されたマスクパターンＳＰ１ は、長溝内に埋め込まれた導体膜を接続孔ＢＣ，ＳＣ（図１１参照）毎に分離するパターンをフォトレジスト膜に転写するためのパターンであり、例えば長方形状の直線パターンからなる。
【００３８】
この図１２のフォトマスクＭ１ と図１３のフォトマスクＭ２ との位置関係を図１４に示す。マスクパターンＭＰ１ で区切られた領域内の導体膜において、斜線領域における部分は残され、斜線の無い領域における部分は除去されるようになっている。これによって、マスクパターンＭＰ１ で区切られた領域内の導体膜を３等分、すなわち、接続孔ＢＣ，ＳＣの領域に３分割できるようになっている。
【００３９】
次に、本実施の形態１の半導体集積回路装置の製造方法を図１〜図１０によって説明する。なお、図１〜図１０はＤＲＡＭのメモリセル領域の要部断面を示している。
【００４０】
まず、図１に示すように、例えばｐ− 形のシリコン（Ｓｉ）単結晶からなる半導体基板１の上部にウエル領域２を形成した後、このウエル領域２の非能動領域に、例えば二酸化シリコン（ＳｉＯ２）からなる素子分離用のフィールド絶縁膜３を形成する。このウエル領域２には、例えばｐ形不純物のホウ素が導入されている。
【００４１】
続いて、フィールド絶縁膜３に囲まれた活性領域における半導体基板１上に、例えばＳｉＯ２ からなるゲート絶縁膜４を形成した後、半導体基板１上に、例えば低抵抗ポリシリコンからなる導体膜および絶縁膜を順に堆積し、さらに、その導体膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、ワード線ＷＬおよびキャップ絶縁膜５ａを形成する。なお、ワード線ＷＬの一部はゲート電極ＱＧ でもある。
【００４２】
その後、ワード線ＷＬ等をマスクとして半導体基板１に対して、例えばｎ形不純物のリンまたはヒ素（Ａｓ）をイオン注入法によって導入することにより、ゲート電極ＱＧ の両側の半導体基板１の上部に半導体領域６を自己整合的に形成する。この半導体領域６は、選択ＭＯＳトランジスタＱのソース・ドレインを構成するものである。
【００４３】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜を堆積した後、その絶縁膜をドライエッチング法等によってエッチバックすることにより、ゲート電極ＱＧ の側壁にサイドウォール７ａを形成する。このようにして、ＤＲＡＭメモリセル領域にメモリセルの選択ＭＯＳトランジスタＱを形成する。
【００４４】
続いて、図２に示すように、半導体基板１の主面上全面に、例えば窒化シリコンからなる絶縁膜（第１絶縁膜）８およびＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる絶縁膜（第２絶縁膜）９をＣＶＤ法により順次形成した後、絶縁膜９を熱処理によりリフローすることにより平坦化する。
【００４５】
その後、絶縁膜９上に、フォトレジスト膜を塗布した後、そのフォトレジスト膜に図１２で示したフォトマスクＭ１ を用いて長溝形成用のマスクパターンＭＰを転写することにより、図３に示すように、絶縁膜９上に長溝形成用のフォトレジストパターン１０ａを形成する。この長溝形成用のパターンは接続孔単体に比べて大きいので、パターン転写に際して解像度の上で問題となることもない。
【００４６】
次いで、このフォトレジストパターン１０ａをエッチングマスクとして、半導体基板１に対してドライエッチング処理を施すことにより、絶縁膜９に拡散層パターンＬ１ （図１１参照）と平面形状がほぼ同一形状の長溝１１を形成する。
【００４７】
ただし、このエッチング処理に際しては、例えばＢＰＳＧと窒化シリコンとのエッチング選択比を充分にとり、かつ、ＢＰＳＧがエッチングされるような条件下で、半導体基板１に対してドライエッチングを施すことにより、フォトレジストパターン１０ａから露出する絶縁膜９をエッチング除去する。すなわち、窒化シリコンからなる絶縁膜８をエッチングストッパとして使用する。
【００４８】
続いて、エッチング条件を変えて、今度は窒化シリコンからなる絶縁膜８のみがエッチングされるような条件下で、半導体基板１に対してエッチング処理を施し、フォトレジストパターン１０ａから露出する絶縁膜８を除去することにより、図４に示すように、接続孔ＢＣ，ＳＣを内包するような長溝１１を形成する。
【００４９】
この際、キャップ絶縁膜５ａおよびサイドウォール７ａはＳｉＯ２ 等からなるので除去されず残すことができる。すなわち、エッチングストッパとして機能する。そして、キャップ絶縁膜５ａおよびサイドウォール７ａの形成されていない半導体基板１の上面のみを露出させることができるので、長溝１１の形成とともに、長溝１１内に内包される接続孔ＢＣ，ＳＣを自己整合的に形成することができる。
【００５０】
このようなエッチング処理に際して、長溝１１は接続孔単体よりも比較的大面積なので、エッチングに寄与するイオンやラジカルの供給量が不足することもなく、エッチング処理を良好に行うことが可能となっている。
【００５１】
長溝１１の形状は、図１１において左右に傾斜した長方形状の拡散層パターンＬ１ と同一の形状となっており、その平面位置および寸法も拡散層パターンＬ１ とほぼ等しくなっている。
【００５２】
次に、フォトレジストパターン１０ａをアッシング除去した後、図５に示すように、例えば多結晶シリコンからなる導体膜１２を半導体基板１の主面上全面にＣＶＤ法等によって堆積する。
【００５３】
続いて、その導体膜１２を、例えばドライエッチング法またはＣＭＰ法（化学的機械的研磨法）によりエッチバックすることにより、図６に示すように、長溝１１内に導体膜１２を埋め込む。
【００５４】
ただし、この際のエッチバック処理に際しては、導体膜１２の上面が絶縁膜９の上面と一致する程度にエッチバックし、半導体基板１の上面を平坦にする。なお、この埋め込み材料は多結晶シリコンに限定されるものではなく種々変更可能であり、例えばタングステン（Ｗ）を用いても良い。
【００５５】
その後、半導体基板１上にフォトレジスト膜を塗布した後、そのフォトレジスト膜に図１３に示したマスクによってパターンを転写し、図７に示すように、半導体基板１上に、長溝１１に交差して配置される直線状のフォトレジストパターン１０ｂを形成する。
【００５６】
次いで、フォトレジストパターン１０ｂをエッチングマスクとして、半導体基板１に対してエッチング処理を施すことにより、フォトレジストパターン１０ｂから露出する導体膜１２部分をエッチング除去することにより、個々の接続孔ＢＣ，ＳＣ内の導体膜１２を物理的に分割し電気的に分離する。このようにして接続部を形成する。
【００５７】
この処理後の半導体基板１の接続孔ＢＣ，ＳＣにおける要部平面図を図８に示す。長溝１１内において、ハッチングされている部分は、導体膜１２が残された部分である。二点鎖線は、図１３に示したフォトマスクＭ２ を示している。
【００５８】
続いて、図９に示すように、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜１３をＣＶＤ法等によって堆積した後、その上面をエッチバック法等によって平坦にする。
【００５９】
その後、図１０に示すように、絶縁膜１３に導体膜１２が露出するような接続孔１４を穿孔した後、半導体基板１の主面上に、例えばＡｌ合金またはタングステン等のような金属膜を堆積し、さらに、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、ビット線ＢＬおよび引出し電極１５を形成する。
【００６０】
次いで、半導体基板１上に、例えばＳｉＯ２ 等からなる絶縁膜を堆積した後、その絶縁膜に電極が露出する接続孔を穿孔し、さらに、半導体基板１上に、例えば所定の金属膜を堆積する。
【００６１】
続いて、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、キャパシタの下部電極を形成し、さらに、下部電極を被覆する容量絶縁膜を形成した後、その上にキャパシタの上部電極を形成することにより、キャパシタを形成する。キャパシタの形状は種々変更可能であり、例えばフィン形状でもクラウン形状でも良い。
【００６２】
その後、半導体基板１上に、例えばＳｉＯ２ 等からなる表面保護膜をＣＶＤ法等によって堆積することにより、ＤＲＡＭを製造する。
【００６３】
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
【００６４】
（１）．長溝１１の開口面積は個々の接続孔ＢＣ，ＳＣの開口面積よりも大面積なので、長溝形成のためのフォトレジストパターン１０ａの転写に際して解像度が低下することもない。したがって、露光処理における解像度の低下を招くことなく、微細な接続孔ＢＣ，ＳＣを高密度に形成することが可能となる。
【００６５】
（２）．長溝１１の開口面積は個々の接続孔ＢＣ，ＳＣの開口面積よりも大面積なので、長溝形成のためのエッチング処理に際して、エッチングに寄与するイオンやラジカルの供給量が不足することもないので、良好なエッチング処理が可能となる。したがって、エッチング処理の加工マージンを下げることなく、微細な接続孔ＢＣ，ＳＣを高密度に形成することが可能となる。
【００６６】
（３）．接続孔ＢＣ，ＳＣをサイドウォール７ａに対して自己整合的に形成することにより、接続孔ＢＣ，ＳＣの開口寸法を直線状の配線等におけるライン・アンド・スペースの最小加工寸法と同等またはそれよりも小さくすることができるので、半導体集積回路装置の微細化を推進することが可能となる。
【００６７】
（４）．半導体基板１の主面上全面に導体膜１２を堆積した後、その導体膜１２をエッチバックすることで半導体基板１の主面上を平坦にすることができるので、上層の加工マージンを向上させることが可能となる。
【００６８】
（実施の形態２）
図１５〜図１７は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００６９】
本実施の形態２においては、例えばＤＲＡＭの接続部の他の形成方法を説明する。本実施の形態２においても、前記した図１〜図５までの工程は前記実施の形態１で説明したのと同じである。したがって、その説明は省略する。なお、図１５は図５と同じ図であるが、本実施の形態２の説明を分かりやすくするために記載する。
【００７０】
まず、図１５に示すように、半導体基板１の主面上全面に、例えば低抵抗な多結晶シリコンからなる導体膜１２をＣＶＤ法等によって堆積する。
【００７１】
続いて、導体膜１２をドライエッチング法またはＣＭＰ法によってエッチバックする。この際、本実施の形態２においては、図１６に示すように、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続ける。
【００７２】
これにより、接続孔ＢＣ，ＳＣ内に埋め込まれた導体膜１２を電気的に分離することができる。すなわち、本実施の形態２においては、上記したフォトマスクＭ２（図１３参照）を用いないでも導体膜１２を接続孔ＢＣ，ＳＣ内に分離した状態で自己整合的に形成することができる。
【００７３】
したがって、フォトレジスト膜塗布、露光、現像および洗浄等のような一連の処理の伴う露光工程を削減でき、フォトマスクを１枚不要とすることができるので、半導体集積回路装置の製造時間を短縮できるとともに、製造コストの低減を推進することが可能となっている。
【００７４】
その後、半導体基板１上に、例えばＡｌまたはタングステン等からなる金属膜を堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図１７に示すように、ビット線ＢＬおよび引出し電極１５を形成する。以降は、前記実施の形態１と同一なので説明を省略する。
【００７５】
このように、本実施の形態２によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【００７６】
（１）．導体膜１２をドライエッチング法またはＣＭＰ法によってエッチバックする際に、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続けることにより、接続孔ＢＣ，ＳＣ内に埋め込まれた導体膜１２を電気的に分離することができる。すなわち、上記したフォトマスクＭ２ を用いないでも導体膜１２を接続孔ＢＣ，ＳＣ内に分離した状態で自己整合的に形成する事ができる。
【００７７】
（２）．上記（１） により、フォトレジスト膜塗布、露光、現像および洗浄等のような一連の処理の伴う露光工程を削減できるので、半導体集積回路装置の製造時間を短縮することが可能となる。
【００７８】
（３）．上記（１） により、フォトマスクを１枚不要とすることができるので、製造コストの低減を推進することが可能となる。
【００７９】
（実施の形態３）
図１８は本発明の他の実施の形態である半導体集積回路装置の要部平面図、図１９および図２０は図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図、図２１は図１９および図２０の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【００８０】
本実施の形態３のＤＲＡＭにおけるメモリセル領域の要部平面図を図１８に示す。半導体基板１の主面上には、ワード線ＷＬと、ビット線ＢＬとが互いに直交するように異なる配線層に配置されており、それらの交点近傍にはメモリセルＭＣが配置されている。なお、メモリセルＭＣは、接続孔ＢＣの両側に配置されている。
【００８１】
図１８において符号のＬ２ は、２ビット分のメモリセルＭＣにおける選択ＭＯＳトランジスタＱの一対の半導体領域を形成する拡散層パターンを示している。本実施の形態３では、拡散層パターンＬ２ が、図１８の横方向に直線状に延びるパターンからなり、この拡散層パターンＬ２ 内における半導体基板１に不純物が導入されて、上記した選択ＭＯＳトランジスタＱの一対の半導体領域が形成されている。ただし、ゲート電極ＱＧ の下層には不純物は導入されていない。
【００８２】
次に、本実施の形態３の半導体集積回路装置の製造工程における接続部の形成に際して用いるフォトマスクを図１９〜図２１によって説明する。
【００８３】
図１９は、長溝のパターンをフォトレジスト膜に転写するためのフォトマスクＭ３ の要部平面図を示している。フォトマスクＭ３ には、例えば図１９において右に傾斜した長方形状のマスクパターンＭＰ２ が複数平行に並んで配置されている。このマスクパターンＭＰ２ は、長溝のパターンを転写するためのパターンであり、斜め方向に配列する複数の接続孔ＢＣ，ＳＣの配列方向に沿って延在している。
【００８４】
図２０のフォトマスクＭ２ は、図１３で説明したフォトマスクＭ２ と同一のものであり、長溝内に埋め込まれた導体膜を分離するためのパターンをフォトレジスト膜に転写するためのマスクである。
【００８５】
この図１９のフォトマスクＭ３ と図２０のフォトマスクＭ２ との位置関係を図２１に示す。マスクパターンＭＰで区切られた領域内の導体膜において、斜線領域における部分は残され、斜線の無い領域における部分は除去されるようになっている。これによって、個々の接続孔ＢＣ，ＳＣ内のみに導体膜を残すことができるようになっている。
【００８６】
なお、このようなフォトマスクＭ２ ，Ｍ３ を用いた本実施の形態３の半導体集積回路装置の製造工程における接続部の形成方法は前記実施の形態１と同じなので説明を省略する。
【００８７】
本実施の形態３においては、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【００８８】
長溝転写用のフォトマスクＭ３ のマスクパターンＭＰは、直線状の傾斜パターンを複数繰り返し配置した単純なものなので、そのパターン設計および製造が容易である。したがって、フォトマスクＭ３ のパターン不良が生じ難い。したがって、製品の信頼性を向上させることが可能となる。
【００８９】
（実施の形態４）
図２２〜図３１は本発明の一実施の形態である半導体集積回路装置要部の製造工程中における一部破断斜視図である。
【００９０】
以下、本実施の形態４に係るＤＲＡＭメモリセルにおける接続孔の形成方法を図２２〜図３１によって説明する。
【００９１】
まず、図２２に示すように、半導体基板１の上部にウエル領域２を形成した後、このウエル領域２の非能動領域に、例えばＳｉＯ２ からなる素子分離用のフィールド絶縁膜３を形成する。このウエル領域２には、例えばｐ形不純物のホウ素が導入されている。
【００９２】
続いて、フィールド絶縁膜３に囲まれた活性領域における半導体基板１上に、例えばＳｉＯ２ からなるゲート絶縁膜４を形成した後、半導体基板１上に、例えば低抵抗ポリシリコンからなる導体膜および絶縁膜を順に堆積し、さらに、その導体膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、ワード線ＷＬおよびキャップ絶縁膜５ａを形成する。なお、ワード線ＷＬの一部はゲート電極ＱＧ でもある。
【００９３】
その後、ワード線ＷＬ等をマスクとして半導体基板１に対して、例えばｎ形不純物のリンまたはＡｓをイオン注入法によって導入することにより、ゲート電極ＱＧ の両側の半導体基板１の上部に上記した半導体領域６を自己整合的に形成する。この半導体領域６は、選択ＭＯＳトランジスタＱのソース・ドレインを構成するものである。
【００９４】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜を堆積した後、その絶縁膜をドライエッチング法等によってエッチバックすることにより、ゲート電極ＱＧ の側壁にサイドウォール７ａを形成する。このようにして、ＤＲＡＭメモリセル領域にメモリセルの選択ＭＯＳトランジスタＱを形成する。
【００９５】
続いて、図２３に示すように、半導体領域６を露出させた状態で、半導体基板１の主面上全面に、例えば低抵抗の多結晶シリコンからなる導体膜１２をＣＶＤ法等によって堆積する。
【００９６】
その後、導体膜１２を、例えばドライエッチング法またはＣＭＰ法によりエッチバックする。この際、本実施の形態４においては、図２４に示すように、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続ける。これにより、ワード線ＷＬの延在方向に沿って延びるような帯状の導体膜１２を互いに隣接するワード線ＷＬ間に形成する。これらの帯状の導体膜１２同士は電気的に分離されている。
【００９７】
次いで、図２５に示すように、半導体基板１上に、帯状の導体膜１２の延在方向に直交するように設けられ、直線上に位置する複数の接続孔形成領域を被覆するような直線状のフォトレジストパターン１０ｃをフォトリソグラフィ技術によって形成する。
【００９８】
続いて、そのフォトレジストパターン１０ｃをエッチングマスクとして、フォトレジストパターン１０ｃから露出する導体膜１２をドライエッチング法等によって除去することにより、図２６に示すように、個々の接続孔ＢＣ，ＳＣの導体膜１２を電気的に分離する。
【００９９】
その後、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等により堆積した後、その絶縁膜をドライエッチング法またはＣＭＰ法等によってエッチバックして平坦化する。これにより、図２７に示すように、導体膜１２間に絶縁膜１６を埋め込み電気的に分離し、個々の接続孔ＢＣ，ＳＣ内にのみ導体膜１２を自己整合的に埋め込むことができる。
【０１００】
次いで、図２８に示すように、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜１７をＣＶＤ法等によって堆積した後、絶縁膜１７において接続孔ＢＣ上の部分をドライエッチング法等によって開口し、浅い接続孔１８を形成する。
【０１０１】
続いて、半導体基板１上に、例えばＡｌ合金またはタングステン等からなる金属膜をスパッタリング法によって堆積した後、その金属膜上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積する。
【０１０２】
その後、その金属膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、図２９に示すように、ビット線（電極配線）ＢＬおよびキャップ絶縁膜５ｂを形成する。
【０１０３】
次いで、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックしてビット線ＢＬの側壁にサイドウォール７ｂを形成する。この際、そのサイドウォール７ｂから露出する下層の絶縁膜１７をエッチング除去することにより、接続孔ＳＣ内の導体膜１２の上部を露出させる。
【０１０４】
続いて、図３０に示すように、半導体基板１の主面上全面に、例えば多結晶シリコンからなる導体膜１９をＣＶＤ法により堆積した後、その導体膜１９を、例えばドライエッチング法またはＣＭＰ法等によりエッチバックする。
【０１０５】
この際のエッチバックは、ビット線ＢＬ上のキャップ絶縁膜５ｂの上部が削れる程度エッチバックする。これにより、ワード線ＷＬの間にのみ導体膜１９が残されるようにするとともに、半導体基板１の上面を平坦にする。
【０１０６】
次いで、半導体基板１の主面上全面に、ワード線ＷＬの延在方向に対して直交する方向に直線状に延びるフォトレジストパターン１０ｄをフォトリソグラフィ技術によって形成する。
【０１０７】
続いて、そのフォトレジストパターン１０ｄをエッチングマスクとして、半導体基板１に対してドライエッチング処理等を施すことにより、フォトレジストパターン１０ｄから露出する導体膜１９部分をエッチング除去する。これにより、図３１に示すように、導体膜１２間を電気的に分離し、キャパシタ用の複数個の接続孔ＳＣ２ を一括して形成することができる。
【０１０８】
その後、半導体基板１の主面上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックする。この際、接続孔ＳＣ２ の上部が露出する程度にエッチバックを行う。これにより、隣接する接続孔ＳＣ２ 間に絶縁膜を埋め込むとともに、半導体基板１の上面を平坦にする。
【０１０９】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜に接続孔ＳＣ２ 内の導体膜１２上部が露出するような接続孔をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１１０】
続いて、半導体基板１上に、所定の導体膜を堆積した後、それをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、キャパシタの下部電極を形成し、その下部電極を被覆する容量絶縁膜を形成する。
【０１１１】
その後、容量絶縁膜を被覆する導体膜を堆積した後、その導体膜をフォトリソグラフィ技術およびエッチング技術によって所定形状にパターニングすることにより上部電極を形成する。このようにして、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）構造を有するＤＲＡＭを製造する。
【０１１２】
本実施の形態４によれば、前記実施の形態１と同様の効果を得ることが可能となる。
【０１１３】
（実施の形態５）
図３２は本発明の他の実施の形態である半導体集積回路装置要部の製造工程中における要部平面図である。
【０１１４】
本実施の形態５においては、まず、前記実施の形態１等の図１に示した半導体基板１上に、例えば低抵抗な多結晶シリコンからなる導体膜を堆積した後、その導体膜上にフォトレジスト膜を塗布する。
【０１１５】
続いて、そのフォトレジスト膜に、図３２に示すような格子状の光透過領域を有するようなフォトマスクＭ４ を用いて、その格子状のマスクパターンを転写し、その格子状部分のフォトレジスト膜部分が除去されたフォトレジストパターンを形成する。
【０１１６】
その後、そのフォトレジストパターンをエッチングマスクとして、半導体基板１に対してドライエッチング処理等を施すことにより、導体膜を分割し、個々の接続孔ＢＣ，ＳＣ内にのみ導体膜が残るようにする。
【０１１７】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜の上面を平坦化する。これ以降は、前記実施の形態４の図２８以降の工程と同じようにする。
【０１１８】
このように、本実施の形態５においては、前記実施の形態１と同じ効果を得ることが可能となる。
【０１１９】
以上、本発明者によってなされた発明を、実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態１〜５に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２０】
例えば前記実施の形態１〜５においては、長溝内に導体膜を埋め込む方法としてエッチバック法を用いた場合について説明したが、これに限定されるものではなく、例えば低抵抗な多結晶シリコンやタングステン等のような導体膜を選択ＣＶＤ法によって長溝内のみに選択的に成長させても良い。
【０１２１】
また、前記実施の形態１〜５においては、長溝のパターンを通常のフォトマスクを用いて転写していた場合について説明したが、これに限定されるものではなく、例えば図３３に示すような位相シフトマスクＭ５ によって形成しても良い。
【０１２２】
位相シフトマスクＭ５ には、図３３の斜め方向に沿って形成された四角形状の３つのマスクパターンＭＰ３ が配置されている。そのうちの中央のマスクパターンＭＰ３ 上には、透過光に位相差を生じさせる透明な位相シフト膜２０が形成されている。
【０１２３】
この位相シフトマスクＭ５ によってフォトレジスト膜に転写された長溝形成のためのフォトレジストパターンを図３４に示す。これにより、長溝形成用のフォトレジストパターン１０ｅのパターン転写時における解像度を向上でき、細長い溝パターンを転写することができる。
【０１２４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが種々適用可能であり、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｒｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等のようなＤＲＡＭ以外のメモリ製品またはゲートアレイ等のような論理回路あるいはメモリと論理回路とを同一半導体基板上に備えた半導体集積回路装置等、接続孔が互いに近接して規則的に配置されているような半導体集積回路装置に広く適用することが可能である。
【０１２５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２６】
（１）．本発明の半導体集積回路装置の製造方法によれば、個々の接続孔よりも開口面積の大きな長溝を形成することにより、個々の接続孔を形成することができるので、露光工程において解像度を低下させることなく、微細な接続孔を高密度に形成することが可能となる。したがって、位相シフトマスクを用いなくても微細な接続孔を高密度に形成することが可能となる。
【０１２７】
（２）．長溝は、個々の接続孔よりも開口面積が大きいので、そのエッチング時に寄与するイオンやラジカルの供給量を増加させることができ、加工マージンを向上させることができる。すなわち、エッチング工程において加工マージンの低下を招くことなく、微細な接続孔を高密度に形成することが可能となる。
【０１２８】
（３）．側壁絶縁膜に対して自己整合した状態で接続孔を形成できるので、接続孔の開口径の最小加工寸法を直線状の配線パターンにおけるライン・アンド・スペースの最小加工寸法と同程度またはそれよりも小さくすることができる。
【０１２９】
（４）．本発明の半導体集積回路装置の製造方法によれば、導体膜をエッチバックする際に、キャップ絶縁膜の上部が削れる程度までエッチバックし、導体膜を個々の接続孔毎に分離することにより、導体膜を分離するためのフォトリソグラフィ工程を削減できるので、半導体集積回路装置の製造時間を短縮できるとともに、そのフォトマスクが不要となるので半導体集積回路装置の製造コストの低減を推進することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の図１に続く製造工程中における要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の図２に続く製造工程中における要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の図３に続く製造工程中における要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の図４に続く製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の図６に続く製造工程中における要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の図７に続く製造工程中における要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の要部平面図である。
【図１２】図１１の半導体集積回路装置の製造工程における接続部の形成に用いるマスクの要部平面図である。
【図１３】図１１の半導体集積回路装置の製造工程における接続部の形成に用いるマスクの要部平面図である。
【図１４】図１２および図１３の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【図１５】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の図１５に続く製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の図１６に続く製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図１９】図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図２０】図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図２１】図１９および図２０の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置要部の製造工程中における一部破断斜視図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置要部の図２２に続く製造工程中における一部破断斜視図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置要部の図２３に続く製造工程中における一部破断斜視図である。
【図２５】本発明の他の実施の形態である半導体集積回路装置要部の図２４に続く製造工程中における一部破断斜視図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置要部の図２５に続く製造工程中における一部破断斜視図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置要部の図２６に続く製造工程中における一部破断斜視図である。
【図２８】本発明の他の実施の形態である半導体集積回路装置要部の図２７に続く製造工程中における一部破断斜視図である。
【図２９】本発明の他の実施の形態である半導体集積回路装置要部の図２８に続く製造工程中における一部破断斜視図である。
【図３０】本発明の他の実施の形態である半導体集積回路装置要部の図２９に続く製造工程中における一部破断斜視図である。
【図３１】本発明の他の実施の形態である半導体集積回路装置要部の図３０に続く製造工程中における一部破断斜視図である。
【図３２】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図３３】本発明の他の実施の形態である半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図３４】図３３のマスクを用いて転写されたフォトレジストパターンの平面図である。
【符号の説明】
１ 半導体基板
２ ウエル領域
３ フィールド絶縁膜
４ ゲート絶縁膜
５ａ，５ｂ キャップ絶縁膜
６ 半導体領域
７ａ，７ｂ サイドウォール
８ 絶縁膜（第１絶縁膜）
９ 絶縁膜（第２絶縁膜）
１０ａ〜１０ｅ フォトレジストパターン
１１ 長溝
１２ 導体膜
１３ 絶縁膜
１４ 接続孔
１５ 引出し電極
１６ 絶縁膜
１７ 絶縁膜
１８ 接続孔
１９ 導体膜
２０ 位相シフト膜
ＷＬ ワード線
ＢＬ ビット線（電極配線）
ＭＣ メモリセル
Ｑ 選択ＭＯＳトランジスタ
ＱＧ ゲート電極
ＢＣ 接続孔
ＳＣ，ＳＣ２ 接続孔
Ｃ キャパシタ
Ｌ１ ，Ｌ２ 拡散層パターン
Ｍ１ 〜Ｍ５ フォトマスク
ＭＰ１ ，ＭＰ２ マスクパターン
ＳＰ１ ，ＳＰ２ マスクパターン
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、微細な接続孔が高密度に形成される半導体集積回路装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路用の配線を半導体チップの厚さ方向に多層に積み重ねる多層配線技術は、配線の配置に自由度を与えるとともに、素子集積度および素子密度を向上させる技術として重要な技術となっている。
【０００３】
このような多層配線構造では、配線層と配線層との間（以下、配線層間という）または配線と半導体基板との間（以下、配線基板間という）を接続孔を通じて電気的に接続するようになっている。
【０００４】
この接続孔は、配線層間または配線基板間に介在された絶縁膜に開口された数μｍ径の微細な孔であり、その孔に形成された導体膜によって配線層間または配線基板間が電気的に接続されている。
【０００５】
このような接続孔は、その接続孔の寸法と同寸法の微細な孔が露出するようなフォトレジストパターンをフォトリソグラフィ技術によって絶縁膜上に形成した後、そのフォトレジストパターンをエッチングマスクとして、そのフォトレジストパターンから露出する絶縁膜部分をエッチング除去することによって形成している。
【０００６】
なお、多層配線技術については、例えば株式会社工業調査会、１９８５年５月２５日発行「最新ＬＳＩプロセス技術」Ｐ３６３〜Ｐ３７２に記載がある。
【０００７】
【発明が解決しようとする課題】
ところで、近年、半導体集積回路装置においては、素子集積度の向上に伴って接続孔の寸法や隣接間隔も縮小されつつある。
【０００８】
例えば６４Ｍビットの記憶容量をもつＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、接続孔の開口径は０．４μｍ程度と微細化され、隣接する接続孔の間隔は０．５μｍ程度に高密度化されることが予想されている。
【０００９】
しかし、接続孔の開口径や隣接間隔が縮小されるにつれて、露光工程においては解像度が低下したり、絶縁膜のドライエッチング工程においてはエッチングに寄与するイオンやラジカル等の供給量が減少するため加工マージンが著しく低下したりする問題がある。
【００１０】
一方、フォトリソグラフィ技術においては、マスク（レチクルも含む）を透過する光に位相差を生じさせることにより、転写パターンの解像度を向上させる、いわゆる位相シフト技術が開発され実際に使用されている。
【００１１】
位相シフト技術において、接続孔パターンを転写するのに効果があるものして、例えばエッジ強調形とハーフトーン形とがある。
【００１２】
エッジ強調形は、転写パターンのための光透過領域（以下、主パターンという）の周辺に実際には転写されない補助の光透過領域（以下、補助パターンという）を配置し、主パターンと補助パターンを透過した光に位相差を生じさせることで、マスクを透過した光の像におけるエッジを強調する技術である。
【００１３】
しかし、この場合、接続孔の径や隣接間隔の縮小に伴って、充分な露光強度比を得るための適切な補助パターンの設計および配置が困難となる。特に、ＤＲＡＭのメモリセル領域においては、接続孔が高密度に配置され、その隣接間隔が益々縮小される傾向にあるため、上記した補助パターンの配置が困難な状況にある。
【００１４】
ハーフトーン形は、マスク上の不透明部分をわずかに透過性をもたせることで、マスクを透過する光に位相差を生じさせ、その光の像のエッジを強調する技術であるが、この場合、実際に開口する接続孔の開口径よりも大きなパターンをレチクル上に形成する必要があるので、隣接する接続孔の配置に制限が生じ、微細化に限界がある。
【００１５】
さらに、接続孔の開口径の最小加工寸法は、直線パターンのライン・アンド・スペースの最小加工寸法よりも大きいため、直線パターンを高密度に配置する上で障壁になっており、隣接配線間隔の縮小要求を阻害するという問題がある。
【００１６】
本発明の目的は、露光工程において解像度の低下を招くことなく、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１７】
また、本発明の目的は、接続部形成のためのエッチング工程において加工マージンの低下を招くことなく、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１８】
また、本発明の目的は、位相シフト技術を用いないでも、微細な接続孔を高密度に形成することのできる技術を提供することにある。
【００１９】
また、本発明の目的は、接続孔の開口径の最小加工寸法を直線パターンのライン・アンド・スペースの最小加工寸法よりも小さくすることのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２２】
本発明の半導体集積回路装置の製造方法は、半導体基板上に上下層間を電気的に接続する複数の接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にそれぞれキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜を、その上面が前記絶縁膜の上面とほぼ一致する程度にエッチバックすることにより、前記長溝内にのみ埋め込む工程と、（ｆ）前記導体膜の上面に、前記長溝に交差して延在し、かつ、前記長溝内の複数の接続孔形成領域の各々を別々に覆うレジストパターンを形成した後、前記レジストパターンをエッチングマスクとして、前記導体膜をパターニングすることにより、前記複数の接続孔形成領域の各々に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有するものである。
【００２３】
また、本発明の半導体集積回路装置の製造方法は、半導体基板上に上下層間を電気的に接続する接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜及び前記絶縁膜をその下層のキャップ絶縁膜の上部が露出されるまでエッチバックすることにより、前記接続孔内に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有するものである。
【００２４】
さらに、本発明の半導体集積回路装置の製造方法は、
（ａ）前記接続部の接触面の露出工程後、前記半導体基板上に前記キャップ絶縁膜および側壁絶縁膜とはエッチング速度の異なる第１絶縁膜を堆積し、さらに、前記第１絶縁膜上に第１絶縁膜とはエッチング速度の異なる第２絶縁膜を堆積することにより前記絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜をエッチングストッパとして前記第２絶縁膜をエッチング除去した後、エッチング条件を変えて前記キャップ絶縁膜および側壁絶縁膜をエッチングストッパとして前記第１絶縁膜を除去することにより、前記絶縁膜に長溝を形成する工程とを有するものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するために用いた全図において同一の機能を有するものには同一の符号を付け、その繰り返しの説明を省略する。
【００２６】
（実施の形態１）
図１〜図１０は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図、図１１は本発明の一実施の形態である半導体集積回路装置の要部平面図、図１２および図１３は図１１の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図、図１４は図１２および図１３の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【００２７】
本実施の形態１においては、本発明を、例えばＤＲＡＭの製造方法に適用した場合について説明する。本実施の形態１のＤＲＡＭのメモリセル領域における要部平面図を図１１に示す。
【００２８】
半導体基板１は、例えばｐ− 形のシリコン（Ｓｉ）単結晶からなる。半導体基板１の主面上にはワード線ＷＬと、ビット線ＢＬとが互いに直交するように異なる配線層に配置されており、それらの交点近傍にはメモリセルＭＣが配置されている。
【００２９】
ワード線ＷＬは、例えば低抵抗ポリシリコンからなり、図１１の縦方向に直線状に延在して形成されている。ワード線ＷＬの一部は、メモリセルＭＣにおける選択ＭＯＳトランジスタＱのゲート電極ＱＧ となっている。
【００３０】
ビット線ＢＬは、例えばアルミニウム（Ａｌ）合金またはタングステン等のような金属からなり、図１１の横方向に直線状に延在して形成されている。ビット線ＢＬは、接続孔ＢＣを通じてメモリセルＭＣにおける選択ＭＯＳトランジスタＱの一方の半導体領域と電気的に接続されている。
【００３１】
メモリセルＭＣのキャパシタＣは、例えばフィン構造またはクラウン構造等のようなスタック構造のキャパシタが使用されており、接続孔ＳＣを通じて選択ＭＯＳトランジスタＱの他方の半導体領域と電気的に接続されている。
【００３２】
図１１において符号のＬ１ は、選択ＭＯＳトランジスタＱの一対の半導体領域を形成する拡散層パターンを示している。なお、本実施の形態１においては、１つの拡散層パターンＬ１ が、２ビット分のメモリセルＭＣの拡散層パターンを包含するようになっている。
【００３３】
拡散層パターンＬ１ は、図１１において左右に傾斜した長方形状のパターンからなり、この拡散層パターンＬ１ 内における半導体基板１に不純物が導入されて、上記した選択ＭＯＳトランジスタＱの半導体領域が形成されている。ただし、ゲート電極ＱＧ の下層には不純物は導入されていない。
【００３４】
次に、本実施の形態１の半導体集積回路装置の製造工程における接続部の形成に際して用いるフォトマスク（レチクル）を図１２〜図１４によって説明する。
【００３５】
図１２は、後述する長溝のパターンをフォトレジスト膜に転写するためのフォトマスクＭ１ の要部平面図を示している。フォトマスクＭ１ に形成されたマスクパターンＭＰ１ は、長溝のパターンを転写するためのパターンであり、例えば図１２において左右に傾斜した長方形パターンからなる。
【００３６】
そして、本実施の形態１においては、その長溝のパターンを、上記した拡散層パターンＬ１（図１１参照）と同じ位置、形状および寸法としている。これにより、拡散層パターンＬ１ をフォトレジスト膜に転写する際に用いたフォトマスクをそのまま用いて長溝のパターンを転写することが可能となっている。したがって、長溝のパターンを形成するための新たなマスクを製造する必要がないので、製品コストの増加も招かない。
【００３７】
また、図１３は、長溝内に埋め込まれた導体膜を分離するためのパターンをフォトレジスト膜に転写するためのフォトマスクＭ２ の要部平面図を示している。フォトマスクＭ２ に形成されたマスクパターンＳＰ１ は、長溝内に埋め込まれた導体膜を接続孔ＢＣ，ＳＣ（図１１参照）毎に分離するパターンをフォトレジスト膜に転写するためのパターンであり、例えば長方形状の直線パターンからなる。
【００３８】
この図１２のフォトマスクＭ１ と図１３のフォトマスクＭ２ との位置関係を図１４に示す。マスクパターンＭＰ１ で区切られた領域内の導体膜において、斜線領域における部分は残され、斜線の無い領域における部分は除去されるようになっている。これによって、マスクパターンＭＰ１ で区切られた領域内の導体膜を３等分、すなわち、接続孔ＢＣ，ＳＣの領域に３分割できるようになっている。
【００３９】
次に、本実施の形態１の半導体集積回路装置の製造方法を図１〜図１０によって説明する。なお、図１〜図１０はＤＲＡＭのメモリセル領域の要部断面を示している。
【００４０】
まず、図１に示すように、例えばｐ− 形のシリコン（Ｓｉ）単結晶からなる半導体基板１の上部にウエル領域２を形成した後、このウエル領域２の非能動領域に、例えば二酸化シリコン（ＳｉＯ２）からなる素子分離用のフィールド絶縁膜３を形成する。このウエル領域２には、例えばｐ形不純物のホウ素が導入されている。
【００４１】
続いて、フィールド絶縁膜３に囲まれた活性領域における半導体基板１上に、例えばＳｉＯ２ からなるゲート絶縁膜４を形成した後、半導体基板１上に、例えば低抵抗ポリシリコンからなる導体膜および絶縁膜を順に堆積し、さらに、その導体膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、ワード線ＷＬおよびキャップ絶縁膜５ａを形成する。なお、ワード線ＷＬの一部はゲート電極ＱＧ でもある。
【００４２】
その後、ワード線ＷＬ等をマスクとして半導体基板１に対して、例えばｎ形不純物のリンまたはヒ素（Ａｓ）をイオン注入法によって導入することにより、ゲート電極ＱＧ の両側の半導体基板１の上部に半導体領域６を自己整合的に形成する。この半導体領域６は、選択ＭＯＳトランジスタＱのソース・ドレインを構成するものである。
【００４３】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜を堆積した後、その絶縁膜をドライエッチング法等によってエッチバックすることにより、ゲート電極ＱＧ の側壁にサイドウォール７ａを形成する。このようにして、ＤＲＡＭメモリセル領域にメモリセルの選択ＭＯＳトランジスタＱを形成する。
【００４４】
続いて、図２に示すように、半導体基板１の主面上全面に、例えば窒化シリコンからなる絶縁膜（第１絶縁膜）８およびＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる絶縁膜（第２絶縁膜）９をＣＶＤ法により順次形成した後、絶縁膜９を熱処理によりリフローすることにより平坦化する。
【００４５】
その後、絶縁膜９上に、フォトレジスト膜を塗布した後、そのフォトレジスト膜に図１２で示したフォトマスクＭ１ を用いて長溝形成用のマスクパターンＭＰを転写することにより、図３に示すように、絶縁膜９上に長溝形成用のフォトレジストパターン１０ａを形成する。この長溝形成用のパターンは接続孔単体に比べて大きいので、パターン転写に際して解像度の上で問題となることもない。
【００４６】
次いで、このフォトレジストパターン１０ａをエッチングマスクとして、半導体基板１に対してドライエッチング処理を施すことにより、絶縁膜９に拡散層パターンＬ１ （図１１参照）と平面形状がほぼ同一形状の長溝１１を形成する。
【００４７】
ただし、このエッチング処理に際しては、例えばＢＰＳＧと窒化シリコンとのエッチング選択比を充分にとり、かつ、ＢＰＳＧがエッチングされるような条件下で、半導体基板１に対してドライエッチングを施すことにより、フォトレジストパターン１０ａから露出する絶縁膜９をエッチング除去する。すなわち、窒化シリコンからなる絶縁膜８をエッチングストッパとして使用する。
【００４８】
続いて、エッチング条件を変えて、今度は窒化シリコンからなる絶縁膜８のみがエッチングされるような条件下で、半導体基板１に対してエッチング処理を施し、フォトレジストパターン１０ａから露出する絶縁膜８を除去することにより、図４に示すように、接続孔ＢＣ，ＳＣを内包するような長溝１１を形成する。
【００４９】
この際、キャップ絶縁膜５ａおよびサイドウォール７ａはＳｉＯ２ 等からなるので除去されず残すことができる。すなわち、エッチングストッパとして機能する。そして、キャップ絶縁膜５ａおよびサイドウォール７ａの形成されていない半導体基板１の上面のみを露出させることができるので、長溝１１の形成とともに、長溝１１内に内包される接続孔ＢＣ，ＳＣを自己整合的に形成することができる。
【００５０】
このようなエッチング処理に際して、長溝１１は接続孔単体よりも比較的大面積なので、エッチングに寄与するイオンやラジカルの供給量が不足することもなく、エッチング処理を良好に行うことが可能となっている。
【００５１】
長溝１１の形状は、図１１において左右に傾斜した長方形状の拡散層パターンＬ１ と同一の形状となっており、その平面位置および寸法も拡散層パターンＬ１ とほぼ等しくなっている。
【００５２】
次に、フォトレジストパターン１０ａをアッシング除去した後、図５に示すように、例えば多結晶シリコンからなる導体膜１２を半導体基板１の主面上全面にＣＶＤ法等によって堆積する。
【００５３】
続いて、その導体膜１２を、例えばドライエッチング法またはＣＭＰ法（化学的機械的研磨法）によりエッチバックすることにより、図６に示すように、長溝１１内に導体膜１２を埋め込む。
【００５４】
ただし、この際のエッチバック処理に際しては、導体膜１２の上面が絶縁膜９の上面と一致する程度にエッチバックし、半導体基板１の上面を平坦にする。なお、この埋め込み材料は多結晶シリコンに限定されるものではなく種々変更可能であり、例えばタングステン（Ｗ）を用いても良い。
【００５５】
その後、半導体基板１上にフォトレジスト膜を塗布した後、そのフォトレジスト膜に図１３に示したマスクによってパターンを転写し、図７に示すように、半導体基板１上に、長溝１１に交差して配置される直線状のフォトレジストパターン１０ｂを形成する。
【００５６】
次いで、フォトレジストパターン１０ｂをエッチングマスクとして、半導体基板１に対してエッチング処理を施すことにより、フォトレジストパターン１０ｂから露出する導体膜１２部分をエッチング除去することにより、個々の接続孔ＢＣ，ＳＣ内の導体膜１２を物理的に分割し電気的に分離する。このようにして接続部を形成する。
【００５７】
この処理後の半導体基板１の接続孔ＢＣ，ＳＣにおける要部平面図を図８に示す。長溝１１内において、ハッチングされている部分は、導体膜１２が残された部分である。二点鎖線は、図１３に示したフォトマスクＭ２ を示している。
【００５８】
続いて、図９に示すように、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜１３をＣＶＤ法等によって堆積した後、その上面をエッチバック法等によって平坦にする。
【００５９】
その後、図１０に示すように、絶縁膜１３に導体膜１２が露出するような接続孔１４を穿孔した後、半導体基板１の主面上に、例えばＡｌ合金またはタングステン等のような金属膜を堆積し、さらに、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、ビット線ＢＬおよび引出し電極１５を形成する。
【００６０】
次いで、半導体基板１上に、例えばＳｉＯ２ 等からなる絶縁膜を堆積した後、その絶縁膜に電極が露出する接続孔を穿孔し、さらに、半導体基板１上に、例えば所定の金属膜を堆積する。
【００６１】
続いて、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、キャパシタの下部電極を形成し、さらに、下部電極を被覆する容量絶縁膜を形成した後、その上にキャパシタの上部電極を形成することにより、キャパシタを形成する。キャパシタの形状は種々変更可能であり、例えばフィン形状でもクラウン形状でも良い。
【００６２】
その後、半導体基板１上に、例えばＳｉＯ２ 等からなる表面保護膜をＣＶＤ法等によって堆積することにより、ＤＲＡＭを製造する。
【００６３】
このように、本実施の形態１によれば、以下の効果を得ることが可能となる。
【００６４】
（１）．長溝１１の開口面積は個々の接続孔ＢＣ，ＳＣの開口面積よりも大面積なので、長溝形成のためのフォトレジストパターン１０ａの転写に際して解像度が低下することもない。したがって、露光処理における解像度の低下を招くことなく、微細な接続孔ＢＣ，ＳＣを高密度に形成することが可能となる。
【００６５】
（２）．長溝１１の開口面積は個々の接続孔ＢＣ，ＳＣの開口面積よりも大面積なので、長溝形成のためのエッチング処理に際して、エッチングに寄与するイオンやラジカルの供給量が不足することもないので、良好なエッチング処理が可能となる。したがって、エッチング処理の加工マージンを下げることなく、微細な接続孔ＢＣ，ＳＣを高密度に形成することが可能となる。
【００６６】
（３）．接続孔ＢＣ，ＳＣをサイドウォール７ａに対して自己整合的に形成することにより、接続孔ＢＣ，ＳＣの開口寸法を直線状の配線等におけるライン・アンド・スペースの最小加工寸法と同等またはそれよりも小さくすることができるので、半導体集積回路装置の微細化を推進することが可能となる。
【００６７】
（４）．半導体基板１の主面上全面に導体膜１２を堆積した後、その導体膜１２をエッチバックすることで半導体基板１の主面上を平坦にすることができるので、上層の加工マージンを向上させることが可能となる。
【００６８】
（実施の形態２）
図１５〜図１７は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【００６９】
本実施の形態２においては、例えばＤＲＡＭの接続部の他の形成方法を説明する。本実施の形態２においても、前記した図１〜図５までの工程は前記実施の形態１で説明したのと同じである。したがって、その説明は省略する。なお、図１５は図５と同じ図であるが、本実施の形態２の説明を分かりやすくするために記載する。
【００７０】
まず、図１５に示すように、半導体基板１の主面上全面に、例えば低抵抗な多結晶シリコンからなる導体膜１２をＣＶＤ法等によって堆積する。
【００７１】
続いて、導体膜１２をドライエッチング法またはＣＭＰ法によってエッチバックする。この際、本実施の形態２においては、図１６に示すように、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続ける。
【００７２】
これにより、接続孔ＢＣ，ＳＣ内に埋め込まれた導体膜１２を電気的に分離することができる。すなわち、本実施の形態２においては、上記したフォトマスクＭ２（図１３参照）を用いないでも導体膜１２を接続孔ＢＣ，ＳＣ内に分離した状態で自己整合的に形成することができる。
【００７３】
したがって、フォトレジスト膜塗布、露光、現像および洗浄等のような一連の処理の伴う露光工程を削減でき、フォトマスクを１枚不要とすることができるので、半導体集積回路装置の製造時間を短縮できるとともに、製造コストの低減を推進することが可能となっている。
【００７４】
その後、半導体基板１上に、例えばＡｌまたはタングステン等からなる金属膜を堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図１７に示すように、ビット線ＢＬおよび引出し電極１５を形成する。以降は、前記実施の形態１と同一なので説明を省略する。
【００７５】
このように、本実施の形態２によれば、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【００７６】
（１）．導体膜１２をドライエッチング法またはＣＭＰ法によってエッチバックする際に、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続けることにより、接続孔ＢＣ，ＳＣ内に埋め込まれた導体膜１２を電気的に分離することができる。すなわち、上記したフォトマスクＭ２ を用いないでも導体膜１２を接続孔ＢＣ，ＳＣ内に分離した状態で自己整合的に形成する事ができる。
【００７７】
（２）．上記（１） により、フォトレジスト膜塗布、露光、現像および洗浄等のような一連の処理の伴う露光工程を削減できるので、半導体集積回路装置の製造時間を短縮することが可能となる。
【００７８】
（３）．上記（１） により、フォトマスクを１枚不要とすることができるので、製造コストの低減を推進することが可能となる。
【００７９】
（実施の形態３）
図１８は本発明の他の実施の形態である半導体集積回路装置の要部平面図、図１９および図２０は図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図、図２１は図１９および図２０の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【００８０】
本実施の形態３のＤＲＡＭにおけるメモリセル領域の要部平面図を図１８に示す。半導体基板１の主面上には、ワード線ＷＬと、ビット線ＢＬとが互いに直交するように異なる配線層に配置されており、それらの交点近傍にはメモリセルＭＣが配置されている。なお、メモリセルＭＣは、接続孔ＢＣの両側に配置されている。
【００８１】
図１８において符号のＬ２ は、２ビット分のメモリセルＭＣにおける選択ＭＯＳトランジスタＱの一対の半導体領域を形成する拡散層パターンを示している。本実施の形態３では、拡散層パターンＬ２ が、図１８の横方向に直線状に延びるパターンからなり、この拡散層パターンＬ２ 内における半導体基板１に不純物が導入されて、上記した選択ＭＯＳトランジスタＱの一対の半導体領域が形成されている。ただし、ゲート電極ＱＧ の下層には不純物は導入されていない。
【００８２】
次に、本実施の形態３の半導体集積回路装置の製造工程における接続部の形成に際して用いるフォトマスクを図１９〜図２１によって説明する。
【００８３】
図１９は、長溝のパターンをフォトレジスト膜に転写するためのフォトマスクＭ３ の要部平面図を示している。フォトマスクＭ３ には、例えば図１９において右に傾斜した長方形状のマスクパターンＭＰ２ が複数平行に並んで配置されている。このマスクパターンＭＰ２ は、長溝のパターンを転写するためのパターンであり、斜め方向に配列する複数の接続孔ＢＣ，ＳＣの配列方向に沿って延在している。
【００８４】
図２０のフォトマスクＭ２ は、図１３で説明したフォトマスクＭ２ と同一のものであり、長溝内に埋め込まれた導体膜を分離するためのパターンをフォトレジスト膜に転写するためのマスクである。
【００８５】
この図１９のフォトマスクＭ３ と図２０のフォトマスクＭ２ との位置関係を図２１に示す。マスクパターンＭＰで区切られた領域内の導体膜において、斜線領域における部分は残され、斜線の無い領域における部分は除去されるようになっている。これによって、個々の接続孔ＢＣ，ＳＣ内のみに導体膜を残すことができるようになっている。
【００８６】
なお、このようなフォトマスクＭ２ ，Ｍ３ を用いた本実施の形態３の半導体集積回路装置の製造工程における接続部の形成方法は前記実施の形態１と同じなので説明を省略する。
【００８７】
本実施の形態３においては、前記実施の形態１で得られた効果の他に、以下の効果を得ることが可能となる。
【００８８】
長溝転写用のフォトマスクＭ３ のマスクパターンＭＰは、直線状の傾斜パターンを複数繰り返し配置した単純なものなので、そのパターン設計および製造が容易である。したがって、フォトマスクＭ３ のパターン不良が生じ難い。したがって、製品の信頼性を向上させることが可能となる。
【００８９】
（実施の形態４）
図２２〜図３１は本発明の一実施の形態である半導体集積回路装置要部の製造工程中における一部破断斜視図である。
【００９０】
以下、本実施の形態４に係るＤＲＡＭメモリセルにおける接続孔の形成方法を図２２〜図３１によって説明する。
【００９１】
まず、図２２に示すように、半導体基板１の上部にウエル領域２を形成した後、このウエル領域２の非能動領域に、例えばＳｉＯ２ からなる素子分離用のフィールド絶縁膜３を形成する。このウエル領域２には、例えばｐ形不純物のホウ素が導入されている。
【００９２】
続いて、フィールド絶縁膜３に囲まれた活性領域における半導体基板１上に、例えばＳｉＯ２ からなるゲート絶縁膜４を形成した後、半導体基板１上に、例えば低抵抗ポリシリコンからなる導体膜および絶縁膜を順に堆積し、さらに、その導体膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、ワード線ＷＬおよびキャップ絶縁膜５ａを形成する。なお、ワード線ＷＬの一部はゲート電極ＱＧ でもある。
【００９３】
その後、ワード線ＷＬ等をマスクとして半導体基板１に対して、例えばｎ形不純物のリンまたはＡｓをイオン注入法によって導入することにより、ゲート電極ＱＧ の両側の半導体基板１の上部に上記した半導体領域６を自己整合的に形成する。この半導体領域６は、選択ＭＯＳトランジスタＱのソース・ドレインを構成するものである。
【００９４】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜を堆積した後、その絶縁膜をドライエッチング法等によってエッチバックすることにより、ゲート電極ＱＧ の側壁にサイドウォール７ａを形成する。このようにして、ＤＲＡＭメモリセル領域にメモリセルの選択ＭＯＳトランジスタＱを形成する。
【００９５】
続いて、図２３に示すように、半導体領域６を露出させた状態で、半導体基板１の主面上全面に、例えば低抵抗の多結晶シリコンからなる導体膜１２をＣＶＤ法等によって堆積する。
【００９６】
その後、導体膜１２を、例えばドライエッチング法またはＣＭＰ法によりエッチバックする。この際、本実施の形態４においては、図２４に示すように、最も低い位置にあるキャップ絶縁膜５ａの上部が削れる程度までエッチバック処理を続ける。これにより、ワード線ＷＬの延在方向に沿って延びるような帯状の導体膜１２を互いに隣接するワード線ＷＬ間に形成する。これらの帯状の導体膜１２同士は電気的に分離されている。
【００９７】
次いで、図２５に示すように、半導体基板１上に、帯状の導体膜１２の延在方向に直交するように設けられ、直線上に位置する複数の接続孔形成領域を被覆するような直線状のフォトレジストパターン１０ｃをフォトリソグラフィ技術によって形成する。
【００９８】
続いて、そのフォトレジストパターン１０ｃをエッチングマスクとして、フォトレジストパターン１０ｃから露出する導体膜１２をドライエッチング法等によって除去することにより、図２６に示すように、個々の接続孔ＢＣ，ＳＣの導体膜１２を電気的に分離する。
【００９９】
その後、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等により堆積した後、その絶縁膜をドライエッチング法またはＣＭＰ法等によってエッチバックして平坦化する。これにより、図２７に示すように、導体膜１２間に絶縁膜１６を埋め込み電気的に分離し、個々の接続孔ＢＣ，ＳＣ内にのみ導体膜１２を自己整合的に埋め込むことができる。
【０１００】
次いで、図２８に示すように、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜１７をＣＶＤ法等によって堆積した後、絶縁膜１７において接続孔ＢＣ上の部分をドライエッチング法等によって開口し、浅い接続孔１８を形成する。
【０１０１】
続いて、半導体基板１上に、例えばＡｌ合金またはタングステン等からなる金属膜をスパッタリング法によって堆積した後、その金属膜上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積する。
【０１０２】
その後、その金属膜および絶縁膜をフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、図２９に示すように、ビット線（電極配線）ＢＬおよびキャップ絶縁膜５ｂを形成する。
【０１０３】
次いで、半導体基板１の主面上全面に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックしてビット線ＢＬの側壁にサイドウォール７ｂを形成する。この際、そのサイドウォール７ｂから露出する下層の絶縁膜１７をエッチング除去することにより、接続孔ＳＣ内の導体膜１２の上部を露出させる。
【０１０４】
続いて、図３０に示すように、半導体基板１の主面上全面に、例えば多結晶シリコンからなる導体膜１９をＣＶＤ法により堆積した後、その導体膜１９を、例えばドライエッチング法またはＣＭＰ法等によりエッチバックする。
【０１０５】
この際のエッチバックは、ビット線ＢＬ上のキャップ絶縁膜５ｂの上部が削れる程度エッチバックする。これにより、ワード線ＷＬの間にのみ導体膜１９が残されるようにするとともに、半導体基板１の上面を平坦にする。
【０１０６】
次いで、半導体基板１の主面上全面に、ワード線ＷＬの延在方向に対して直交する方向に直線状に延びるフォトレジストパターン１０ｄをフォトリソグラフィ技術によって形成する。
【０１０７】
続いて、そのフォトレジストパターン１０ｄをエッチングマスクとして、半導体基板１に対してドライエッチング処理等を施すことにより、フォトレジストパターン１０ｄから露出する導体膜１９部分をエッチング除去する。これにより、図３１に示すように、導体膜１２間を電気的に分離し、キャパシタ用の複数個の接続孔ＳＣ２ を一括して形成することができる。
【０１０８】
その後、半導体基板１の主面上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜をエッチバックする。この際、接続孔ＳＣ２ の上部が露出する程度にエッチバックを行う。これにより、隣接する接続孔ＳＣ２ 間に絶縁膜を埋め込むとともに、半導体基板１の上面を平坦にする。
【０１０９】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜に接続孔ＳＣ２ 内の導体膜１２上部が露出するような接続孔をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【０１１０】
続いて、半導体基板１上に、所定の導体膜を堆積した後、それをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、キャパシタの下部電極を形成し、その下部電極を被覆する容量絶縁膜を形成する。
【０１１１】
その後、容量絶縁膜を被覆する導体膜を堆積した後、その導体膜をフォトリソグラフィ技術およびエッチング技術によって所定形状にパターニングすることにより上部電極を形成する。このようにして、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）構造を有するＤＲＡＭを製造する。
【０１１２】
本実施の形態４によれば、前記実施の形態１と同様の効果を得ることが可能となる。
【０１１３】
（実施の形態５）
図３２は本発明の他の実施の形態である半導体集積回路装置要部の製造工程中における要部平面図である。
【０１１４】
本実施の形態５においては、まず、前記実施の形態１等の図１に示した半導体基板１上に、例えば低抵抗な多結晶シリコンからなる導体膜を堆積した後、その導体膜上にフォトレジスト膜を塗布する。
【０１１５】
続いて、そのフォトレジスト膜に、図３２に示すような格子状の光透過領域を有するようなフォトマスクＭ４ を用いて、その格子状のマスクパターンを転写し、その格子状部分のフォトレジスト膜部分が除去されたフォトレジストパターンを形成する。
【０１１６】
その後、そのフォトレジストパターンをエッチングマスクとして、半導体基板１に対してドライエッチング処理等を施すことにより、導体膜を分割し、個々の接続孔ＢＣ，ＳＣ内にのみ導体膜が残るようにする。
【０１１７】
次いで、半導体基板１上に、例えばＳｉＯ２ からなる絶縁膜をＣＶＤ法等によって堆積した後、その絶縁膜の上面を平坦化する。これ以降は、前記実施の形態４の図２８以降の工程と同じようにする。
【０１１８】
このように、本実施の形態５においては、前記実施の形態１と同じ効果を得ることが可能となる。
【０１１９】
以上、本発明者によってなされた発明を、実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態１〜５に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２０】
例えば前記実施の形態１〜５においては、長溝内に導体膜を埋め込む方法としてエッチバック法を用いた場合について説明したが、これに限定されるものではなく、例えば低抵抗な多結晶シリコンやタングステン等のような導体膜を選択ＣＶＤ法によって長溝内のみに選択的に成長させても良い。
【０１２１】
また、前記実施の形態１〜５においては、長溝のパターンを通常のフォトマスクを用いて転写していた場合について説明したが、これに限定されるものではなく、例えば図３３に示すような位相シフトマスクＭ５ によって形成しても良い。
【０１２２】
位相シフトマスクＭ５ には、図３３の斜め方向に沿って形成された四角形状の３つのマスクパターンＭＰ３ が配置されている。そのうちの中央のマスクパターンＭＰ３ 上には、透過光に位相差を生じさせる透明な位相シフト膜２０が形成されている。
【０１２３】
この位相シフトマスクＭ５ によってフォトレジスト膜に転写された長溝形成のためのフォトレジストパターンを図３４に示す。これにより、長溝形成用のフォトレジストパターン１０ｅのパターン転写時における解像度を向上でき、細長い溝パターンを転写することができる。
【０１２４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが種々適用可能であり、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｒｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等のようなＤＲＡＭ以外のメモリ製品またはゲートアレイ等のような論理回路あるいはメモリと論理回路とを同一半導体基板上に備えた半導体集積回路装置等、接続孔が互いに近接して規則的に配置されているような半導体集積回路装置に広く適用することが可能である。
【０１２５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２６】
（１）．本発明の半導体集積回路装置の製造方法によれば、個々の接続孔よりも開口面積の大きな長溝を形成することにより、個々の接続孔を形成することができるので、露光工程において解像度を低下させることなく、微細な接続孔を高密度に形成することが可能となる。したがって、位相シフトマスクを用いなくても微細な接続孔を高密度に形成することが可能となる。
【０１２７】
（２）．長溝は、個々の接続孔よりも開口面積が大きいので、そのエッチング時に寄与するイオンやラジカルの供給量を増加させることができ、加工マージンを向上させることができる。すなわち、エッチング工程において加工マージンの低下を招くことなく、微細な接続孔を高密度に形成することが可能となる。
【０１２８】
（３）．側壁絶縁膜に対して自己整合した状態で接続孔を形成できるので、接続孔の開口径の最小加工寸法を直線状の配線パターンにおけるライン・アンド・スペースの最小加工寸法と同程度またはそれよりも小さくすることができる。
【０１２９】
（４）．本発明の半導体集積回路装置の製造方法によれば、導体膜をエッチバックする際に、キャップ絶縁膜の上部が削れる程度までエッチバックし、導体膜を個々の接続孔毎に分離することにより、導体膜を分離するためのフォトリソグラフィ工程を削減できるので、半導体集積回路装置の製造時間を短縮できるとともに、そのフォトマスクが不要となるので半導体集積回路装置の製造コストの低減を推進することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の図１に続く製造工程中における要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の図２に続く製造工程中における要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の図３に続く製造工程中における要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の図４に続く製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の図５に続く製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の図６に続く製造工程中における要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の図７に続く製造工程中における要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の図８に続く製造工程中における要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の図９に続く製造工程中における要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の要部平面図である。
【図１２】図１１の半導体集積回路装置の製造工程における接続部の形成に用いるマスクの要部平面図である。
【図１３】図１１の半導体集積回路装置の製造工程における接続部の形成に用いるマスクの要部平面図である。
【図１４】図１２および図１３の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【図１５】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の図１５に続く製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の図１６に続く製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図１９】図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図２０】図１８の半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図２１】図１９および図２０の双方のマスクにおける位置合わせ関係を示す要部平面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置要部の製造工程中における一部破断斜視図である。
【図２３】本発明の他の実施の形態である半導体集積回路装置要部の図２２に続く製造工程中における一部破断斜視図である。
【図２４】本発明の他の実施の形態である半導体集積回路装置要部の図２３に続く製造工程中における一部破断斜視図である。
【図２５】本発明の他の実施の形態である半導体集積回路装置要部の図２４に続く製造工程中における一部破断斜視図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置要部の図２５に続く製造工程中における一部破断斜視図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置要部の図２６に続く製造工程中における一部破断斜視図である。
【図２８】本発明の他の実施の形態である半導体集積回路装置要部の図２７に続く製造工程中における一部破断斜視図である。
【図２９】本発明の他の実施の形態である半導体集積回路装置要部の図２８に続く製造工程中における一部破断斜視図である。
【図３０】本発明の他の実施の形態である半導体集積回路装置要部の図２９に続く製造工程中における一部破断斜視図である。
【図３１】本発明の他の実施の形態である半導体集積回路装置要部の図３０に続く製造工程中における一部破断斜視図である。
【図３２】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図３３】本発明の他の実施の形態である半導体集積回路装置の製造工程において接続部の形成に用いるマスクの要部平面図である。
【図３４】図３３のマスクを用いて転写されたフォトレジストパターンの平面図である。
【符号の説明】
１ 半導体基板
２ ウエル領域
３ フィールド絶縁膜
４ ゲート絶縁膜
５ａ，５ｂ キャップ絶縁膜
６ 半導体領域
７ａ，７ｂ サイドウォール
８ 絶縁膜（第１絶縁膜）
９ 絶縁膜（第２絶縁膜）
１０ａ〜１０ｅ フォトレジストパターン
１１ 長溝
１２ 導体膜
１３ 絶縁膜
１４ 接続孔
１５ 引出し電極
１６ 絶縁膜
１７ 絶縁膜
１８ 接続孔
１９ 導体膜
２０ 位相シフト膜
ＷＬ ワード線
ＢＬ ビット線（電極配線）
ＭＣ メモリセル
Ｑ 選択ＭＯＳトランジスタ
ＱＧ ゲート電極
ＢＣ 接続孔
ＳＣ，ＳＣ２ 接続孔
Ｃ キャパシタ
Ｌ１ ，Ｌ２ 拡散層パターン
Ｍ１ 〜Ｍ５ フォトマスク
ＭＰ１ ，ＭＰ２ マスクパターン
ＳＰ１ ，ＳＰ２ マスクパターン
Claims (7)
- 半導体基板上に上下層間を電気的に接続する複数の接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にそれぞれキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜を、その上面が前記絶縁膜の上面とほぼ一致する程度にエッチバックすることにより、前記長溝内にのみ埋め込む工程と、（ｆ）前記導体膜の上面に、前記長溝に交差して延在し、かつ、前記長溝内の複数の接続孔形成領域の各々を別々に覆うレジストパターンを形成した後、前記レジストパターンをエッチングマスクとして、前記導体膜をパターニングすることにより、前記複数の接続孔形成領域の各々に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 半導体基板上に上下層間を電気的に接続する接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記複数の接続部の接触面を露出させた後、前記キャップ絶縁膜および前記側壁絶縁膜を被覆するように前記半導体基板上に絶縁膜を堆積する工程と、（ｃ）前記絶縁膜に、互いに隣接する複数の接続孔形成領域に沿ってその複数の接続孔形成領域を包含するように延在する長溝を形成することにより、前記長溝内に前記接続部の接触面が露出する接続孔を自己整合的に形成する工程と、（ｄ）前記長溝を含む半導体基板の主面上全面に導体膜を堆積する工程と、（ｅ）前記導体膜及び前記絶縁膜をその下層のキャップ絶縁膜の上部が露出されるまでエッチバックすることにより、前記接続孔内に導体膜を個々分離した状態で埋め込み前記接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 請求項１または２記載の半導体集積回路装置の製造方法において、（ａ）前記接続部の接触面の露出工程後、前記半導体基板上に前記キャップ絶縁膜および側壁絶縁膜とはエッチング速度の異なる第１絶縁膜を堆積し、さらに、前記第１絶縁膜上に第１絶縁膜とはエッチング速度の異なる第２絶縁膜を堆積することにより前記絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜をエッチングストッパとして前記第２絶縁膜をエッチング除去した後、エッチング条件を変えて前記キャップ絶縁膜および側壁絶縁膜をエッチングストッパとして前記第１絶縁膜を除去することにより、前記絶縁膜に長溝を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記電極配線がＤＲＡＭのワード線であり、前記接続部が選択ＭＩＳトランジスタの半導体領域とビット線とを接続するための接続部および選択ＭＩＳトランジスタの半導体領域とキャパシタとを接続するための接続部であることを特徴とする半導体集積回路装置の製造方法。
- 半導体基板上に上下層間を電気的に接続する接続部を形成する際に、（ａ）前記半導体基板上に形成された電極配線の上面および側面にキャップ絶縁膜および側壁絶縁膜を形成する工程と、（ｂ）前記接続部の接触面を露出させた後、前記半導体基板の主面上全面に導体膜を堆積する工程と、（ｃ）前記導体膜をその下層のキャップ絶縁膜の上部が露出されるまでエッチバックすることにより、前記電極配線の隣接間にその電極配線の延在方向に沿って延びる帯状の導体膜を埋め込む工程と、（ｄ）前記半導体基板上に、前記帯状の導体膜の延在方向に交差するようなレジストパターンを形成した後、そのレジストパターンをエッチングマスクとして、前記帯状の導体膜をパターニングすることにより、前記導体膜が個々分離した状態で接続孔に埋め込まれた前記接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
- 請求項５記載の半導体集積回路装置の製造方法において、前記電極配線がＭＩＳトランジスタのゲート電極であることを特徴とする半導体集積回路装置の製造方法。
- 請求項５または６記載の半導体集積回路装置の製造方法において、前記電極配線がＤＲＡＭのワード線であり、前記接続部が選択ＭＩＳトランジスタの半導体領域とビット線とを接続するための接続部および選択ＭＩＳトランジスタの半導体領域とキャパシタとを接続するための接続部であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5986796A JP3599466B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5986796A JP3599466B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09252093A JPH09252093A (ja) | 1997-09-22 |
| JP3599466B2 true JP3599466B2 (ja) | 2004-12-08 |
Family
ID=13125557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5986796A Expired - Fee Related JP3599466B2 (ja) | 1996-03-18 | 1996-03-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3599466B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6083803A (en) * | 1998-02-27 | 2000-07-04 | Micron Technology, Inc. | Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances |
| KR100284535B1 (ko) * | 1998-06-17 | 2001-04-02 | 윤종용 | 반도체장치의자기정렬콘택형성방법 |
| JP2002100749A (ja) * | 2000-09-25 | 2002-04-05 | Sony Corp | 半導体装置およびその製造方法 |
| JP4602584B2 (ja) * | 2001-03-28 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-03-18 JP JP5986796A patent/JP3599466B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09252093A (ja) | 1997-09-22 |
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| R150 | Certificate of patent or registration of utility model |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
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