JP2000031088A - 半導体装置のコンタクトホ―ルを形成する方法 - Google Patents
半導体装置のコンタクトホ―ルを形成する方法Info
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Abstract
(57)【要約】
【課題】 半導体装置のコンタクトホールを形成する方
法を提供する。 【解決手段】 複数のゲートスタックを有する半導体基
板の前面に第１絶縁膜を形成する段階と半導体基板の前
面に第１絶縁膜を覆う層間絶縁膜を形成する段階と、層
間絶縁膜をエッチングしてゲートスタックの間にコンタ
クトホールを形成する段階と、半導体基板の前面に第２
絶縁膜を形成する段階と、第２絶縁膜をエッチバックし
て前記コンタクトホール内部の両側壁にスペーサを形成
する段階と、ゲートスタックの間の半導体基板を露出す
るようにスペーサ及び層間絶縁膜をマスクとして使用し
て第１絶縁膜をエッチングする段階とを含むことを特徴
とする。
法を提供する。 【解決手段】 複数のゲートスタックを有する半導体基
板の前面に第１絶縁膜を形成する段階と半導体基板の前
面に第１絶縁膜を覆う層間絶縁膜を形成する段階と、層
間絶縁膜をエッチングしてゲートスタックの間にコンタ
クトホールを形成する段階と、半導体基板の前面に第２
絶縁膜を形成する段階と、第２絶縁膜をエッチバックし
て前記コンタクトホール内部の両側壁にスペーサを形成
する段階と、ゲートスタックの間の半導体基板を露出す
るようにスペーサ及び層間絶縁膜をマスクとして使用し
て第１絶縁膜をエッチングする段階とを含むことを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、より詳しくは、コンタクトホ
ールを形成する方法に関するものである。
方法に関するものであり、より詳しくは、コンタクトホ
ールを形成する方法に関するものである。
【０００２】
【従来の技術】工程技術及び設計技術の速い発展は、半
導体メモリ装置の高集積を可能にするが、半導体メモリ
装置が高集積化されれば高集積化されるほどデザインル
−ル（最小配線幅；minimum feature size）はそれに比
例して縮小される。縮小されるデザインルールにより半
導体集積回路を製造する時縮小された以後の配線抵抗は
縮小される以前のそれと同一に維持されなければならな
い。デザインルールの縮小による配線抵抗を同一に維持
するために、縮小される配線幅に相応して配線の高さが
増加されなければならないことは、この分野の通常的な
知識を持つ者にとって自明である。
導体メモリ装置の高集積を可能にするが、半導体メモリ
装置が高集積化されれば高集積化されるほどデザインル
−ル（最小配線幅；minimum feature size）はそれに比
例して縮小される。縮小されるデザインルールにより半
導体集積回路を製造する時縮小された以後の配線抵抗は
縮小される以前のそれと同一に維持されなければならな
い。デザインルールの縮小による配線抵抗を同一に維持
するために、縮小される配線幅に相応して配線の高さが
増加されなければならないことは、この分野の通常的な
知識を持つ者にとって自明である。
【０００３】このような状況下で、半導体メモリ装置の
高集積化によりコンタクトホール（contact hole）（又
は、コンタクトオープニング（contact opening））を
形成することが徐々に最大の争点になっている。このよ
うな争点は、ダイナミックランダムアクセスメモリ（dy
namic random accessmemory；ＤＲＡＭ）、特にＣＯＢ
（Capacitor Over Bitine）構造を有するＤＲＡＭにお
いてさらに重要視されている。
高集積化によりコンタクトホール（contact hole）（又
は、コンタクトオープニング（contact opening））を
形成することが徐々に最大の争点になっている。このよ
うな争点は、ダイナミックランダムアクセスメモリ（dy
namic random accessmemory；ＤＲＡＭ）、特にＣＯＢ
（Capacitor Over Bitine）構造を有するＤＲＡＭにお
いてさらに重要視されている。
【０００４】図１乃至図４は、従来の技術に係るコンタ
クトホール形成方法を説明するための断面図である。図
１を参照すると、情報貯蔵手段（information storage
means）としてメモリセル（各々が一つのキャパシタと
一つのスイッチングトランジスタで構成される）が形成
されるセルアレイ領域（cell array area）とコア領域
（core area）に分けられた半導体基板１０には、ゲー
ト電極パターン１８が形成される。
クトホール形成方法を説明するための断面図である。図
１を参照すると、情報貯蔵手段（information storage
means）としてメモリセル（各々が一つのキャパシタと
一つのスイッチングトランジスタで構成される）が形成
されるセルアレイ領域（cell array area）とコア領域
（core area）に分けられた半導体基板１０には、ゲー
ト電極パターン１８が形成される。
【０００５】各ゲート電極パターン１８はゲート酸化膜
１１、ゲート電極１５そしてシリコン窒化物質で形成さ
れるキャッピング膜（capping layer）１６で構成さ
れ、ゲート電極１５は、図１に示されたように、ポリシ
リコン膜（polysilicon layer；12）上にタングステン
シリサイド（ＷＳｉ；１４）が積層された構造を有す
る。 その後、セルアレイ領域とコア領域とを含む半導体
基板１０の前面には、所定厚さを有する第１シリコン窒
化膜２０がこの分野によく知られた工程技術（例えば、
ＣＶＤ）を用いて形成される。
１１、ゲート電極１５そしてシリコン窒化物質で形成さ
れるキャッピング膜（capping layer）１６で構成さ
れ、ゲート電極１５は、図１に示されたように、ポリシ
リコン膜（polysilicon layer；12）上にタングステン
シリサイド（ＷＳｉ；１４）が積層された構造を有す
る。 その後、セルアレイ領域とコア領域とを含む半導体
基板１０の前面には、所定厚さを有する第１シリコン窒
化膜２０がこの分野によく知られた工程技術（例えば、
ＣＶＤ）を用いて形成される。
【０００６】以後、ゲート電極パターン１８の両側壁上
にスペーサ（spacer）２１を形成するために、第１シリ
コン窒化膜２０はこの分野の通常的なエッチング工程
（例えば、反応性イオンエッチング工程（Reactive−Io
n Etching process））によりエッチングされる。その
後、図２に示されたように、半導体基板１０の前面に
は、第１シリコン窒化膜２０に比較し相対的に薄い第２
シリコン窒化膜２２と層間絶縁膜２４が順次に形成され
る。
にスペーサ（spacer）２１を形成するために、第１シリ
コン窒化膜２０はこの分野の通常的なエッチング工程
（例えば、反応性イオンエッチング工程（Reactive−Io
n Etching process））によりエッチングされる。その
後、図２に示されたように、半導体基板１０の前面に
は、第１シリコン窒化膜２０に比較し相対的に薄い第２
シリコン窒化膜２２と層間絶縁膜２４が順次に形成され
る。
【０００７】半導体基板１０のセルアレイ領域には、第
２シリコン窒化膜２２をエッチング阻止層（etch stopp
er layer）として使用してコンタクトホール２６が、図
３に示されたように形成される。その後、エッチング阻
止層として使用され、コンタクトホール内に残っている
第２シリコン窒化膜２２が除去された工程結果物は図４
の通りである。このような一連の製造段階を通じて、コ
ンタクトホールが形成される。ここで、図３及び図４に
示されたように、半導体基板１０のコア領域には、前述
した製造方法によるコンタクトホールが形成されない。
２シリコン窒化膜２２をエッチング阻止層（etch stopp
er layer）として使用してコンタクトホール２６が、図
３に示されたように形成される。その後、エッチング阻
止層として使用され、コンタクトホール内に残っている
第２シリコン窒化膜２２が除去された工程結果物は図４
の通りである。このような一連の製造段階を通じて、コ
ンタクトホールが形成される。ここで、図３及び図４に
示されたように、半導体基板１０のコア領域には、前述
した製造方法によるコンタクトホールが形成されない。
【０００８】しかし、前述した従来のコンタクトホール
製造方法によると、コンタクトホール２６を形成する段
階で、ゲート電極パターン１８の角部にエッチング阻止
層として使用された第２シリコン窒化膜２２がエッチン
グされる。これにより第２シリコン窒化膜２２、第１シ
リコン窒化膜２０、即ちスペーサ２１そしてキャッピン
グ膜１６が同一な物質で形成されるので、エッチング阻
止層として使用された第２シリコン窒化膜２２が除去さ
れる中にゲート電極パターン１８の角部にある第１シリ
コン窒化膜２０、即ち、スペーサ２１及びキャッピング
膜１６が、図４に点線で示されたように、エッチングさ
れる。
製造方法によると、コンタクトホール２６を形成する段
階で、ゲート電極パターン１８の角部にエッチング阻止
層として使用された第２シリコン窒化膜２２がエッチン
グされる。これにより第２シリコン窒化膜２２、第１シ
リコン窒化膜２０、即ちスペーサ２１そしてキャッピン
グ膜１６が同一な物質で形成されるので、エッチング阻
止層として使用された第２シリコン窒化膜２２が除去さ
れる中にゲート電極パターン１８の角部にある第１シリ
コン窒化膜２０、即ち、スペーサ２１及びキャッピング
膜１６が、図４に点線で示されたように、エッチングさ
れる。
【０００９】その結果、図面には示されなかったが、ス
トレージノード及びビットライン用導電パッド（conduc
tive pad）（又は、ランディングパッド（landing pa
d）、導電プラグ（conductive plug））を形成するため
にコンタクトホ−ル２６に導電物質が充填される時、導
電パッドとゲート電極１５は電気的に連結される。従っ
て、導電パッド（以後形成される）とゲート電極１５と
の間に絶縁にならないというのが従来の問題点である。
トレージノード及びビットライン用導電パッド（conduc
tive pad）（又は、ランディングパッド（landing pa
d）、導電プラグ（conductive plug））を形成するため
にコンタクトホ−ル２６に導電物質が充填される時、導
電パッドとゲート電極１５は電気的に連結される。従っ
て、導電パッド（以後形成される）とゲート電極１５と
の間に絶縁にならないというのが従来の問題点である。
【００１０】
【発明が解決しようとする課題】本発明の目的は、ビッ
トライン及びストレージノード用導電パッドとゲート電
極との間の良い絶縁特性が維持されるようにする半導体
装置のコンタクトホール製造方法を提供することであ
る。
トライン及びストレージノード用導電パッドとゲート電
極との間の良い絶縁特性が維持されるようにする半導体
装置のコンタクトホール製造方法を提供することであ
る。
【００１１】
【課題を解決するための手段】前述したような目的を達
成するための本発明の一特徴によると、半導体装置のコ
ンタクトホールを形成する方法において、複数のゲート
スタックを有する半導体基板の前面に第１絶縁膜を形成
する段階と、半導体基板の前面に第１絶縁膜を覆う層間
絶縁膜を形成する段階と、層間絶縁膜をエッチングして
ゲートスタックの間にコンタクトホールを形成する段階
と、半導体基板の前面に第２絶縁膜を形成する段階と、
第２絶縁膜をエッチバックしてコンタクトホール内部の
両側壁にスペーサを形成する段階と、ゲートスタックの
間の半導体基板を露出するようにスペーサ及び層間絶縁
膜をマスクとして使用して第１絶縁膜をエッチングする
段階とを含むことを特徴とする。
成するための本発明の一特徴によると、半導体装置のコ
ンタクトホールを形成する方法において、複数のゲート
スタックを有する半導体基板の前面に第１絶縁膜を形成
する段階と、半導体基板の前面に第１絶縁膜を覆う層間
絶縁膜を形成する段階と、層間絶縁膜をエッチングして
ゲートスタックの間にコンタクトホールを形成する段階
と、半導体基板の前面に第２絶縁膜を形成する段階と、
第２絶縁膜をエッチバックしてコンタクトホール内部の
両側壁にスペーサを形成する段階と、ゲートスタックの
間の半導体基板を露出するようにスペーサ及び層間絶縁
膜をマスクとして使用して第１絶縁膜をエッチングする
段階とを含むことを特徴とする。
【００１２】この実施形態において、第１層間絶縁膜は
約５０Å−１００Åの厚さを有するシリコン窒化膜で形
成されることを特徴とする。 この実施形態において、第１絶縁膜はコンタクトホール
を形成する段階の間にエッチングストッパ（etching st
opper）として作用することを特徴とする。
約５０Å−１００Åの厚さを有するシリコン窒化膜で形
成されることを特徴とする。 この実施形態において、第１絶縁膜はコンタクトホール
を形成する段階の間にエッチングストッパ（etching st
opper）として作用することを特徴とする。
【００１３】この実施形態において、第２絶縁膜は約３
００Å乃至５００Åの厚さを有するシリコン酸化膜で形
成されることを特徴とする。 この実施形態において、ゲートスタック各々はゲート酸
化膜、ゲート電極及びゲートキャッピング膜を含むこと
を特徴とする。
００Å乃至５００Åの厚さを有するシリコン酸化膜で形
成されることを特徴とする。 この実施形態において、ゲートスタック各々はゲート酸
化膜、ゲート電極及びゲートキャッピング膜を含むこと
を特徴とする。
【００１４】本発明の他の特徴によると、半導体装置の
コンタクトホールを形成する方法において、ゲートスタ
ックを有する半導体基板の前面に第１絶縁膜及び第２絶
縁膜を順次に形成する段階と、ゲートスタティックは半
導体基板のセルアレイ領域及びコア領域に各々形成さ
れ、コア領域のみを露出するように第２絶縁膜上に第１
フォトレジストパターンを形成する段階と、第１フォト
レジストパターンをマスクとして使用して第２及び第１
絶縁膜を順次にエッチングする段階と、第１フォトレジ
ストパターンを除去した後、セルアレイ領域のみを露出
するように第２フォトレジストパターンを形成する段階
と、第２フォトレジストパターンをマスクとして使用し
て第１絶縁膜が露出される時までセルアレイ領域の第２
絶縁膜をエッチングしてゲートスタックの間にコンタク
トホールを形成する段階と、第２フォトレジストパター
ンを除去した後、半導体基板の前面に層間絶縁膜を形成
する段階と、層間絶縁膜をエッチングしてセルアレイ領
域のゲートスタティックの間にコンタクトホールを形成
する段階と、半導体基板の前面に第３絶縁膜を形成する
段階と、第３絶縁膜をエッチバックしてコンタクトホー
ル内部の両側壁にスペーサを形成する段階と、セルアレ
イ領域にあるゲートスタックの間の半導体基板を露出す
るようにスペーサ及び層間絶縁膜をマスクとして使用し
て第１絶縁膜をエッチングする段階とを含むことを特徴
とする。
コンタクトホールを形成する方法において、ゲートスタ
ックを有する半導体基板の前面に第１絶縁膜及び第２絶
縁膜を順次に形成する段階と、ゲートスタティックは半
導体基板のセルアレイ領域及びコア領域に各々形成さ
れ、コア領域のみを露出するように第２絶縁膜上に第１
フォトレジストパターンを形成する段階と、第１フォト
レジストパターンをマスクとして使用して第２及び第１
絶縁膜を順次にエッチングする段階と、第１フォトレジ
ストパターンを除去した後、セルアレイ領域のみを露出
するように第２フォトレジストパターンを形成する段階
と、第２フォトレジストパターンをマスクとして使用し
て第１絶縁膜が露出される時までセルアレイ領域の第２
絶縁膜をエッチングしてゲートスタックの間にコンタク
トホールを形成する段階と、第２フォトレジストパター
ンを除去した後、半導体基板の前面に層間絶縁膜を形成
する段階と、層間絶縁膜をエッチングしてセルアレイ領
域のゲートスタティックの間にコンタクトホールを形成
する段階と、半導体基板の前面に第３絶縁膜を形成する
段階と、第３絶縁膜をエッチバックしてコンタクトホー
ル内部の両側壁にスペーサを形成する段階と、セルアレ
イ領域にあるゲートスタックの間の半導体基板を露出す
るようにスペーサ及び層間絶縁膜をマスクとして使用し
て第１絶縁膜をエッチングする段階とを含むことを特徴
とする。
【００１５】この実施形態において、第１絶縁膜は５０
Å−１００Åの厚さを有するシリコン窒化膜で形成され
ることを特徴とする。 この実施形態において、第２絶縁膜は５００Åの厚さを
有するシリコン酸化膜で形成されることを特徴とする。
この実施形態において、第３絶縁膜は３００Å乃至５０
０Åの厚さを有するシリコン酸化膜で形成されることを
特徴とする。
Å−１００Åの厚さを有するシリコン窒化膜で形成され
ることを特徴とする。 この実施形態において、第２絶縁膜は５００Åの厚さを
有するシリコン酸化膜で形成されることを特徴とする。
この実施形態において、第３絶縁膜は３００Å乃至５０
０Åの厚さを有するシリコン酸化膜で形成されることを
特徴とする。
【００１６】この実施形態において、第１絶縁膜はコン
タクトホールを形成する段階の間にエッチングストッパ
として作用することを特徴とする。このような装置によ
り、エッチング阻止層として使用されるシリコン窒化膜
を除去する時誘発されるゲート電極パターンの角部の露
出現象が防止できる。
タクトホールを形成する段階の間にエッチングストッパ
として作用することを特徴とする。このような装置によ
り、エッチング阻止層として使用されるシリコン窒化膜
を除去する時誘発されるゲート電極パターンの角部の露
出現象が防止できる。
【００１７】
【発明の実施の形態】本発明の新たなコンタクトホール
製造方法によると、ゲート電極パターン１４２を形成し
た後エッチング阻止層としてシリコン窒化膜１４４が半
導体基板１００の前面に形成される。その後、ここに層
間絶縁膜を蒸着させてビットライン及びストレージノー
ド用コンタクトホール１５６が形成されてコンタクトホ
ール内部の両側壁には、シリコン酸化膜を用いてスペー
サ１６０が形成される。
製造方法によると、ゲート電極パターン１４２を形成し
た後エッチング阻止層としてシリコン窒化膜１４４が半
導体基板１００の前面に形成される。その後、ここに層
間絶縁膜を蒸着させてビットライン及びストレージノー
ド用コンタクトホール１５６が形成されてコンタクトホ
ール内部の両側壁には、シリコン酸化膜を用いてスペー
サ１６０が形成される。
【００１８】これは、エッチング阻止層として使用され
るシリコン窒化膜１４４が除去される時、スペーサ１６
０が完全にエッチングされないようにしてゲート電極１
４０とストレージ電極及びビットライン用導電パッド１
６２の間の電気的な連結が防止できる。
るシリコン窒化膜１４４が除去される時、スペーサ１６
０が完全にエッチングされないようにしてゲート電極１
４０とストレージ電極及びビットライン用導電パッド１
６２の間の電気的な連結が防止できる。
【００１９】図５は、ＤＲＡＭ装置の概略的なレイアウ
トを示す図面である。図５を参照すると、半導体基板１
００には、複数のゲート電極１４２が並列に所定間隔を
置いて配列されている。各ゲート電極１４２の間には、
ストレージノード用導電パッド１６２及びビットライン
用導電パッド１６６が図５に示されたように形成されて
いる。ストレージノード用導電パッド１６２上には、電
気的に連結されるそして対応するストレージノード１６
４が形成されている。
トを示す図面である。図５を参照すると、半導体基板１
００には、複数のゲート電極１４２が並列に所定間隔を
置いて配列されている。各ゲート電極１４２の間には、
ストレージノード用導電パッド１６２及びビットライン
用導電パッド１６６が図５に示されたように形成されて
いる。ストレージノード用導電パッド１６２上には、電
気的に連結されるそして対応するストレージノード１６
４が形成されている。
【００２０】そして、ゲート電極１４２と直交する方向
へ複数のビットライン１１０が並列に配列され、対応す
るビットライン用導電パッド１６６と電気的に各々連結
される（即ち、アクティブ−ビットラインコンタクト１
１２を形成する）。図５の点線３ａ−３ａ’に沿って切
断された断面を基準にして、本発明によるコンタクトホ
−ルの形成方法を説明するための断面図が図６乃至図１
４に示されている。
へ複数のビットライン１１０が並列に配列され、対応す
るビットライン用導電パッド１６６と電気的に各々連結
される（即ち、アクティブ−ビットラインコンタクト１
１２を形成する）。図５の点線３ａ−３ａ’に沿って切
断された断面を基準にして、本発明によるコンタクトホ
−ルの形成方法を説明するための断面図が図６乃至図１
４に示されている。
【００２１】二進情報を貯蔵するための複数のメモリセ
ル（memory cells）が形成されるセルアレイ領域（cell
array area）そしてコア領域として分離された半導体
基板１００上には、ゲート電極パターン１４２が通常の
工程技術により形成される。ゲート電極パターン１４２
はゲート酸化膜１３２、ゲート電極１４０そしてシリコ
ン窒化物質で形成されるキャッピング膜１３８より構成
される。
ル（memory cells）が形成されるセルアレイ領域（cell
array area）そしてコア領域として分離された半導体
基板１００上には、ゲート電極パターン１４２が通常の
工程技術により形成される。ゲート電極パターン１４２
はゲート酸化膜１３２、ゲート電極１４０そしてシリコ
ン窒化物質で形成されるキャッピング膜１３８より構成
される。
【００２２】本発明の望ましい実施形態によるゲート電
極１４０は、約７００Åの厚さを有するポリシリコン膜
１３４上に約１０００Åの厚さを有するタングステンシ
リサイド膜（ＷＳｉ）１３６が積層された構造で形成さ
れる。しかし、ゲート電極１４０が異なる構造で形成で
きることは、この分野の通常的な知識を持つ者に自明で
ある。その後、セルアレイ領域そしてコア領域を含む半
導体基板１００の前面には、第１絶縁膜１４４及び第２
絶縁膜１４６が順次に形成される。第１絶縁膜１４４は
大略５０Å−１００Åの厚さを有するシリコン窒化膜１
４４で形成され、第２絶縁膜１４６は大略５００Åの厚
さを有するシリコン酸化膜で形成される。
極１４０は、約７００Åの厚さを有するポリシリコン膜
１３４上に約１０００Åの厚さを有するタングステンシ
リサイド膜（ＷＳｉ）１３６が積層された構造で形成さ
れる。しかし、ゲート電極１４０が異なる構造で形成で
きることは、この分野の通常的な知識を持つ者に自明で
ある。その後、セルアレイ領域そしてコア領域を含む半
導体基板１００の前面には、第１絶縁膜１４４及び第２
絶縁膜１４６が順次に形成される。第１絶縁膜１４４は
大略５０Å−１００Åの厚さを有するシリコン窒化膜１
４４で形成され、第２絶縁膜１４６は大略５００Åの厚
さを有するシリコン酸化膜で形成される。
【００２３】その後、コア領域の半導体基板１００が露
出されるようにセルアレイ領域の半導体基板１００の前
面を覆う第１フォトレジストパターン１４８が形成され
た後、第１フォトレジストパターン１４８をマスクとし
て使用して半導体基板１００が露出される時まで第２絶
縁膜１４６及び第１絶縁膜１４４を順次にエッチングす
る。エッチング工程結果として、図７に示されたよう
に、コア領域のゲート電極パターン１４２の両側壁に
は、シリコン窒化物質と高温熱酸化物質で構成されたス
ペーサ１５０が形成される。
出されるようにセルアレイ領域の半導体基板１００の前
面を覆う第１フォトレジストパターン１４８が形成され
た後、第１フォトレジストパターン１４８をマスクとし
て使用して半導体基板１００が露出される時まで第２絶
縁膜１４６及び第１絶縁膜１４４を順次にエッチングす
る。エッチング工程結果として、図７に示されたよう
に、コア領域のゲート電極パターン１４２の両側壁に
は、シリコン窒化物質と高温熱酸化物質で構成されたス
ペーサ１５０が形成される。
【００２４】図８を参照すると、第１フォトレジストパ
ターン１４８を除去した後、コア領域の半導体基板１０
０の前面には、セルアレイ領域の半導体基板１００上に
形成された構造物が露出されるように第２フォトレジス
トパターン１５２が形成される。第２フォトレジストパ
ターン１５２をマスクとして使用してセルアレイ領域の
半導体基板１００上に形成されたシリコン酸化膜１４６
が湿式エッチングにより除去される。第２フォトレジス
トパターン１５２が除去された後、層間絶縁膜１５４が
セルアレイ領域及びコア領域を含む半導体基板１００の
前面に形成され、この分野の通常的な技術（例えば、Ｃ
ＭＰ技術）により平板化されると、図９のような工程結
果物が得られる。
ターン１４８を除去した後、コア領域の半導体基板１０
０の前面には、セルアレイ領域の半導体基板１００上に
形成された構造物が露出されるように第２フォトレジス
トパターン１５２が形成される。第２フォトレジストパ
ターン１５２をマスクとして使用してセルアレイ領域の
半導体基板１００上に形成されたシリコン酸化膜１４６
が湿式エッチングにより除去される。第２フォトレジス
トパターン１５２が除去された後、層間絶縁膜１５４が
セルアレイ領域及びコア領域を含む半導体基板１００の
前面に形成され、この分野の通常的な技術（例えば、Ｃ
ＭＰ技術）により平板化されると、図９のような工程結
果物が得られる。
【００２５】図５に示されたようなビットライン用導電
パット１６６及びストレージノード用導電パッド１６２
を形成するためのコンタクトホール１５６が第１絶縁膜
１４４をエッチング阻止層を用いて、この分野のよく知
られたフォトエッチング工程（photo-etchingprocess）
により図１０に示されたようにセルアレイ領域にのみ形
成される。その後、コア領域及びセルアレイ領域を含ん
だ半導体基板１００の前面には、図１１に示されたよう
に、第３絶縁膜１５８が通常の技術（例えば、ＣＶＤ技
術）により形成される。第３絶縁膜１５８は、約３００
Å乃至５００Åの厚さを有するシリコン酸化膜で形成さ
れる。
パット１６６及びストレージノード用導電パッド１６２
を形成するためのコンタクトホール１５６が第１絶縁膜
１４４をエッチング阻止層を用いて、この分野のよく知
られたフォトエッチング工程（photo-etchingprocess）
により図１０に示されたようにセルアレイ領域にのみ形
成される。その後、コア領域及びセルアレイ領域を含ん
だ半導体基板１００の前面には、図１１に示されたよう
に、第３絶縁膜１５８が通常の技術（例えば、ＣＶＤ技
術）により形成される。第３絶縁膜１５８は、約３００
Å乃至５００Åの厚さを有するシリコン酸化膜で形成さ
れる。
【００２６】その後、コンタクトホールの内部の両側壁
にスペーサ１６０を形成するために、第３絶縁膜１５８
が第１絶縁膜１４４即ち、シリコン窒化膜をエッチング
阻止層として使用してこの分野の通常的なエッチング工
程（例えば、ＲＩＥ工程）によりエッチングされる。 そ
の結果、図１２に示された工程結果物が得られる。ここ
で、ゲート電極パターン１４２の両側壁に残っている
し、各スペーサ１６０を構成するシリコン窒化膜はシリ
コン酸化膜により覆われている。
にスペーサ１６０を形成するために、第３絶縁膜１５８
が第１絶縁膜１４４即ち、シリコン窒化膜をエッチング
阻止層として使用してこの分野の通常的なエッチング工
程（例えば、ＲＩＥ工程）によりエッチングされる。 そ
の結果、図１２に示された工程結果物が得られる。ここ
で、ゲート電極パターン１４２の両側壁に残っている
し、各スペーサ１６０を構成するシリコン窒化膜はシリ
コン酸化膜により覆われている。
【００２７】そして、スペーサ１６０を形成するシリコ
ン酸化膜とシリコン窒化膜の選択比を用いてコンタクト
ホール１５６の下部面に残っているそして半導体基板１
００と接したシリコン窒化膜１４４が、図１３に示され
たように、除去される。この際、ゲート電極パターン１
４２の両側壁に残っているシリコン窒化膜１４４がシリ
コン酸化膜により保護されるので、ゲート電極パターン
の角部が過度にエッチングされない。以後、この分野の
通常的な工程技術によってストレージノード用導電パッ
ド１６２及びビットライン用導電パッド１６６そしてス
トレージノード１６４が図１４に示されたように形成さ
れる。
ン酸化膜とシリコン窒化膜の選択比を用いてコンタクト
ホール１５６の下部面に残っているそして半導体基板１
００と接したシリコン窒化膜１４４が、図１３に示され
たように、除去される。この際、ゲート電極パターン１
４２の両側壁に残っているシリコン窒化膜１４４がシリ
コン酸化膜により保護されるので、ゲート電極パターン
の角部が過度にエッチングされない。以後、この分野の
通常的な工程技術によってストレージノード用導電パッ
ド１６２及びビットライン用導電パッド１６６そしてス
トレージノード１６４が図１４に示されたように形成さ
れる。
【００２８】
【発明の効果】前述したように、ゲート電極パターンを
形成した後比較的薄いシリコン窒化膜をエッチング阻止
層として形成する。その後、層間絶縁膜内にビットライ
ン及びストレージノード用コンタクトホールを形成し、
コンタクトホール内にシリコン酸化膜を用いた酸化膜ス
ペーサを形成する。これによって、エッチング阻止層と
して使用されるシリコン窒化膜をエッチングする時ゲー
トスペーサのエッチングが減少されるようにしてゲート
電極とストレージノードとの間の電気的な絶縁が確保で
きる。又、ゲート電極の間スペーサが従来技術よりスペ
ーサ厚さの二倍ほど広がるので、層間絶縁膜の蒸着時ボ
イド（void）のない工程が進行できる。これは、本発明
のもう一つの特徴として、ＤＲＡＭの最も重要な要素の
収縮性（shrinkability）を大きく左右するものであ
る。
形成した後比較的薄いシリコン窒化膜をエッチング阻止
層として形成する。その後、層間絶縁膜内にビットライ
ン及びストレージノード用コンタクトホールを形成し、
コンタクトホール内にシリコン酸化膜を用いた酸化膜ス
ペーサを形成する。これによって、エッチング阻止層と
して使用されるシリコン窒化膜をエッチングする時ゲー
トスペーサのエッチングが減少されるようにしてゲート
電極とストレージノードとの間の電気的な絶縁が確保で
きる。又、ゲート電極の間スペーサが従来技術よりスペ
ーサ厚さの二倍ほど広がるので、層間絶縁膜の蒸着時ボ
イド（void）のない工程が進行できる。これは、本発明
のもう一つの特徴として、ＤＲＡＭの最も重要な要素の
収縮性（shrinkability）を大きく左右するものであ
る。
【図１】 従来技術によるコンタクトホール形成方法を
説明するための断面図である。
説明するための断面図である。
【図２】 従来技術によるコンタクトホール形成方法を
説明するための断面図である。
説明するための断面図である。
【図３】 従来技術によるコンタクトホール形成方法を
説明するための断面図である。
説明するための断面図である。
【図４】 従来技術によるコンタクトホール形成方法を
説明するための断面図である。
説明するための断面図である。
【図５】 ＤＲＡＭのレイアウトを示す図面である。
【図６】 図５で点線３ａ−３ａ’に沿って切断された
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
【図７】 図５で点線３ａ−３ａ’に沿って切断された
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
【図８】 図５で点線３ａ−３ａ’に沿って切断された
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
【図９】 図５で点線３ａ−３ａ’に沿って切断された
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
断面を基準として本発明の望ましい実施形態によるコン
タクトホール形成方法を説明するための断面図である。
【図１０】 図５で点線３ａ−３ａ’に沿って切断され
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
【図１１】 図５で点線３ａ−３ａ’に沿って切断され
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
【図１２】 図５で点線３ａ−３ａ’に沿って切断され
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
【図１３】 図５で点線３ａ−３ａ’に沿って切断され
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
【図１４】 図５で点線３ａ−３ａ’に沿って切断され
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
た断面を基準として本発明の望ましい実施形態によるコ
ンタクトホール形成方法を説明するための断面図であ
る。
１０，１００ 半導体基板 １８，１４２ ゲート電極パターン ２１，１６０ ゲートスペーサ ２４，１５４ 層間絶縁膜 ２６，１５６ コンタクトホール １４２ ゲート電極 １６２，１６６ 導電パッド １６４ ストレージノード １１０ ビットライン １４４ 第１絶縁膜 １４６ 第２絶縁膜 １５８ 第３絶縁膜
Claims (10)
- 【請求項１】 半導体装置のコンタクトホールを形成
する方法において、 複数のゲートスタックを有する半導体基板の前面に第１
絶縁膜を形成する段階と、 前記半導体基板の前面に前記第１絶縁膜を覆う層間絶縁
膜を形成する段階と、 前記層間絶縁膜をエッチングして前記ゲートスタックの
間に前記コンタクトホールを形成する段階と、 前記半導体基板の前面に第２絶縁膜を形成する段階と、 前記第２絶縁膜をエッチバックして前記コンタクトホー
ル内部の両側壁にスペーサを形成する段階と、 前記ゲートスタックの間の前記半導体基板を露出するよ
うに前記スペーサ及び前記層間絶縁膜をマスクとして使
用して前記第１絶縁膜をエッチングする段階とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１絶縁膜は、約５０Å−１００
Åの厚さを有するシリコン窒化膜で形成されることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１絶縁膜は、前記コンタクトホ
ールを形成する段階の間にエッチングストッパとして作
用することを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記第２絶縁膜は、約３００Å乃至５
００Åの厚さを有するシリコン酸化膜で形成されること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記ゲートスタック各々は、ゲート酸
化膜、ゲート電極及びゲートキャッピング膜とを含むこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項６】 半導体装置のコンタクトホールを形成
する方法において、 ゲートスタックを有する半導体基板の前面に第１及び第
２絶縁膜を順次に形成する段階と、 前記ゲートスタックは、前記半導体基板のセルアレイ領
域及びコア領域に各々形成され、 前記コア領域のみを露出するように前記第２絶縁膜上に
第１フォトレジストパターンを形成する段階と、 前記第１フォトレジストパターンをマスクとして使用し
て前記第２及び第１絶縁膜を順次にエッチングして前記
コア領域のゲートスタックの両側壁にスペーサを形成す
る段階と、 前記第１フォトレジストパターンを除去した後、前記セ
ルアレイ領域のみを露出するように第２フォトレジスト
パターンを形成する段階と、 前記第２フォトレジストパターンをマスクとして使用し
て前記第１絶縁膜が露出される時まで前記セルアレイ領
域の前記第２絶縁膜をエッチングする段階と、 前記第２フォトレジストパターンを除去した後、前記半
導体基板の前面に層間絶縁膜を形成する段階と、 前記層間絶縁膜をエッチングして前記セルアレイ領域の
ゲートスタックの間に前記コンタクトホールを形成する
段階と、 前記半導体基板の前面に第３絶縁膜を形成する段階と、 前記第３絶縁膜をエッチバックして前記コンタクトホー
ル内部の両側壁にスペーサを形成する段階と、 前記セルアレイ領域にあるゲートスタックの間の前記半
導体基板を露出するように前記スペーサ及び前記層間絶
縁膜をマスクとして使用して前記第１絶縁膜をエッチン
グする段階とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項７】 前記第１絶縁膜は、５０Å−１００Å
の厚さを有するシリコン窒化膜で形成されることを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記第２絶縁膜は、５００Åの厚さを
有するシリコン酸化膜で形成されることを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項９】 前記第３絶縁膜は、３００Å乃至５０
０Åの厚さを有するシリコン酸化膜で形成されることを
特徴とする請求項６に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１絶縁膜は、前記コンタクト
ホールを形成する段階の間にエッチングストッパとして
作用することを特徴とする請求項６に記載の半導体装置
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980025172A KR100282704B1 (ko) | 1998-06-29 | 1998-06-29 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
| KR199825172 | 1998-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031088A true JP2000031088A (ja) | 2000-01-28 |
| JP3803208B2 JP3803208B2 (ja) | 2006-08-02 |
Family
ID=19541663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18246299A Expired - Fee Related JP3803208B2 (ja) | 1998-06-29 | 1999-06-28 | 半導体装置のコンタクトホールを形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6221714B1 (ja) |
| JP (1) | JP3803208B2 (ja) |
| KR (1) | KR100282704B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319980A (ja) * | 2000-03-01 | 2001-11-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5112577B2 (ja) * | 1999-10-13 | 2013-01-09 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100339683B1 (ko) * | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2003152176A (ja) * | 2001-11-14 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 半導体装置の洗浄方法及びその製造方法 |
| KR100500439B1 (ko) * | 2002-08-14 | 2005-07-12 | 삼성전자주식회사 | 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법 |
| KR100557997B1 (ko) | 2003-01-29 | 2006-03-06 | 삼성전자주식회사 | 랜딩 패드를 포함하는 반도체 장치의 제조방법 |
| US6960523B2 (en) * | 2003-04-03 | 2005-11-01 | Infineon Technolgies Ag | Method of reducing erosion of a nitride gate cap layer during reactive ion etch of nitride liner layer for bit line contact of DRAM device |
| KR100519642B1 (ko) * | 2003-12-31 | 2005-10-07 | 동부아남반도체 주식회사 | 반도체 소자 형성 방법 |
| KR100685677B1 (ko) | 2004-09-30 | 2007-02-23 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100695431B1 (ko) * | 2005-06-22 | 2007-03-15 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택홀 형성방법 |
| KR100724568B1 (ko) * | 2005-10-12 | 2007-06-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US10050118B2 (en) | 2014-05-05 | 2018-08-14 | Globalfoundries Inc. | Semiconductor device configured for avoiding electrical shorting |
| EP2988322B1 (en) * | 2014-08-18 | 2020-06-24 | IMEC vzw | Method for selective oxide removal |
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|---|---|---|---|---|
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| US5786249A (en) * | 1996-03-07 | 1998-07-28 | Micron Technology, Inc. | Method of forming dram circuitry on a semiconductor substrate |
| KR100224720B1 (ko) * | 1996-10-31 | 1999-10-15 | 윤종용 | 반도체장치의 콘택홀 형성방법 |
| JPH10150162A (ja) * | 1996-11-18 | 1998-06-02 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6004843A (en) * | 1998-05-07 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Process for integrating a MOS logic device and a MOS memory device on a single semiconductor chip |
| TW404009B (en) * | 1999-01-27 | 2000-09-01 | United Microelectronics Corp | The method of manufacturing self-aligned contact (SAC) |
-
1998
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-
1999
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-
2001
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001319980A (ja) * | 2000-03-01 | 2001-11-16 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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