JP2003152176A - 半導体装置の洗浄方法及びその製造方法 - Google Patents
半導体装置の洗浄方法及びその製造方法Info
- Publication number
- JP2003152176A JP2003152176A JP2001348200A JP2001348200A JP2003152176A JP 2003152176 A JP2003152176 A JP 2003152176A JP 2001348200 A JP2001348200 A JP 2001348200A JP 2001348200 A JP2001348200 A JP 2001348200A JP 2003152176 A JP2003152176 A JP 2003152176A
- Authority
- JP
- Japan
- Prior art keywords
- cleaning
- oxide film
- semiconductor substrate
- forming
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004140 cleaning Methods 0.000 title claims abstract description 245
- 239000004065 semiconductor Substances 0.000 title claims abstract description 179
- 238000000034 method Methods 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 143
- 238000005530 etching Methods 0.000 claims abstract description 85
- 239000007788 liquid Substances 0.000 claims abstract description 30
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 86
- 229910021332 silicide Inorganic materials 0.000 claims description 57
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 57
- 239000012535 impurity Substances 0.000 claims description 54
- 238000004380 ashing Methods 0.000 claims description 48
- 239000002245 particle Substances 0.000 claims description 42
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 34
- 230000015572 biosynthetic process Effects 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 33
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- 229920000642 polymer Polymers 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical group [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 45
- 229910052710 silicon Inorganic materials 0.000 abstract description 45
- 239000010703 silicon Substances 0.000 abstract description 45
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 31
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract 1
- 230000002265 prevention Effects 0.000 abstract 1
- 239000007864 aqueous solution Substances 0.000 description 90
- 239000000243 solution Substances 0.000 description 20
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 238000005406 washing Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 8
- 238000011156 evaluation Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910017855 NH 4 F Inorganic materials 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000004151 rapid thermal annealing Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000912142 Cynodon dactylon Berberine bridge enzyme-like Cyn d 4 Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004816 latex Substances 0.000 description 1
- 229920000126 latex Polymers 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002223 polystyrene Polymers 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Inorganic Chemistry (AREA)
- Cleaning Or Drying Semiconductors (AREA)
- Weting (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 サイドウォールを構成するＣＶＤ酸化膜の後
退に起因するリーク電流発生の防止と半導体装置の確実
な清浄化とを両立できるようにする。 【解決手段】 シリコン基板１上のゲート電極７の側面
にＣＶＤ酸化膜（ＴＥＯＳ膜８）からなるサイドウォー
ル９を形成した後に、サイドウォール９が露出した状態
で、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるようにシリコン基板１に対して洗浄を行
なう。具体的には、該洗浄工程において、ＢＨＦ水溶液
又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を用い
る。
退に起因するリーク電流発生の防止と半導体装置の確実
な清浄化とを両立できるようにする。 【解決手段】 シリコン基板１上のゲート電極７の側面
にＣＶＤ酸化膜（ＴＥＯＳ膜８）からなるサイドウォー
ル９を形成した後に、サイドウォール９が露出した状態
で、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるようにシリコン基板１に対して洗浄を行
なう。具体的には、該洗浄工程において、ＢＨＦ水溶液
又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を用い
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の洗浄
方法及びその製造方法に関し、特に、ＣＭＯＳトランジ
スタの製造プロセスに用いられる洗浄方法に関するもの
である。
方法及びその製造方法に関し、特に、ＣＭＯＳトランジ
スタの製造プロセスに用いられる洗浄方法に関するもの
である。
【０００２】
【従来の技術】近年、超ＬＳＩにおいては、微細化が進
められた結果、製造プロセス中の洗浄工程での被加工膜
の膜減り又は形状変化が無視できなくなってきている。
められた結果、製造プロセス中の洗浄工程での被加工膜
の膜減り又は形状変化が無視できなくなってきている。
【０００３】従来、ＣＭＯＳトランジスタの製造プロセ
スにおける、ＬＤＤ（lightly doped drain ）構造のサ
イドウォールの形成工程からコンタクト領域となるシリ
サイド層の形成工程までの間に行なわれるポリマー除
去、レジスト除去又はアニール前洗浄（炉前洗浄）等の
各工程では次のような洗浄方法が用いられてきている。
まず、第１ステップにおいて、ＳＰＭ（Sulfuric acid-
Hydrogen Peroxide Mixture ）溶液つまり硫酸と過酸化
水素水との混合溶液を用いた洗浄によりレジスト又は有
機物の除去を行なう。次に、第２ステップにおいて、Ａ
ＰＭ（Ammonium-Hydrogen Peroxide Mixture ）溶液つ
まりアンモニア水と過酸化水素水との混合溶液を用いた
洗浄により下地膜に対してエッチングを行ない、それに
より下地膜表面をリフトオフして該表面に付着したパー
ティクルの除去を行なう。すなわち、第１ステップのＳ
ＰＭ洗浄と第２ステップのＡＰＭ洗浄との組み合わせ洗
浄（以下、ＳＰＭ＋ＡＰＭ洗浄と称することもある）に
よって半導体装置の清浄化を行なう。
スにおける、ＬＤＤ（lightly doped drain ）構造のサ
イドウォールの形成工程からコンタクト領域となるシリ
サイド層の形成工程までの間に行なわれるポリマー除
去、レジスト除去又はアニール前洗浄（炉前洗浄）等の
各工程では次のような洗浄方法が用いられてきている。
まず、第１ステップにおいて、ＳＰＭ（Sulfuric acid-
Hydrogen Peroxide Mixture ）溶液つまり硫酸と過酸化
水素水との混合溶液を用いた洗浄によりレジスト又は有
機物の除去を行なう。次に、第２ステップにおいて、Ａ
ＰＭ（Ammonium-Hydrogen Peroxide Mixture ）溶液つ
まりアンモニア水と過酸化水素水との混合溶液を用いた
洗浄により下地膜に対してエッチングを行ない、それに
より下地膜表面をリフトオフして該表面に付着したパー
ティクルの除去を行なう。すなわち、第１ステップのＳ
ＰＭ洗浄と第２ステップのＡＰＭ洗浄との組み合わせ洗
浄（以下、ＳＰＭ＋ＡＰＭ洗浄と称することもある）に
よって半導体装置の清浄化を行なう。
【０００４】
【発明が解決しようとする課題】しかしながら、サイド
ウォール形成工程からシリサイド層形成工程までの間の
洗浄工程で従来のＳＰＭ＋ＡＰＭ洗浄を用いた場合、サ
イドウォールを構成するＣＶＤ（Chemical Vapor Depos
itied ）酸化膜がＡＰＭ洗浄によってエッチングされる
結果、サイドウォールが後退してしまう。これは、サイ
ドウォール形成後に行なわれる、ソース領域及びドレイ
ン領域を形成するための不純物注入工程において、サイ
ドウォールを構成するＣＶＤ酸化膜に注入ダメージが発
生し、その結果、該ＣＶＤ酸化膜が不純物注入工程前と
比べてエッチングされやすくなるため起きる。そして、
サイドウォールが後退すると、ソース領域及びドレイン
領域の各表面に形成されるシリサイド層がゲート電極方
向に拡大するので、半導体装置の微細化に伴って、ゲー
ト電極とソース領域又はドレイン領域との間でリーク電
流が発生しやすくなるという問題が生じやすくなる。
ウォール形成工程からシリサイド層形成工程までの間の
洗浄工程で従来のＳＰＭ＋ＡＰＭ洗浄を用いた場合、サ
イドウォールを構成するＣＶＤ（Chemical Vapor Depos
itied ）酸化膜がＡＰＭ洗浄によってエッチングされる
結果、サイドウォールが後退してしまう。これは、サイ
ドウォール形成後に行なわれる、ソース領域及びドレイ
ン領域を形成するための不純物注入工程において、サイ
ドウォールを構成するＣＶＤ酸化膜に注入ダメージが発
生し、その結果、該ＣＶＤ酸化膜が不純物注入工程前と
比べてエッチングされやすくなるため起きる。そして、
サイドウォールが後退すると、ソース領域及びドレイン
領域の各表面に形成されるシリサイド層がゲート電極方
向に拡大するので、半導体装置の微細化に伴って、ゲー
ト電極とソース領域又はドレイン領域との間でリーク電
流が発生しやすくなるという問題が生じやすくなる。
【０００５】それに対して、サイドウォールの後退量を
低減させるためにＡＰＭ洗浄におけるＣＶＤ酸化膜のエ
ッチング量を低減させると、サイドウォールの後退量は
低減できる一方、ドライエッチングに起因して生じるポ
リマー、レジスト残さ又はパーティクル等を除去する洗
浄能力が減少してしまうという新たな問題が生じた。
低減させるためにＡＰＭ洗浄におけるＣＶＤ酸化膜のエ
ッチング量を低減させると、サイドウォールの後退量は
低減できる一方、ドライエッチングに起因して生じるポ
リマー、レジスト残さ又はパーティクル等を除去する洗
浄能力が減少してしまうという新たな問題が生じた。
【０００６】前記に鑑み、本発明は、ＬＤＤ構造のサイ
ドウォールを有する微細な半導体装置の製造プロセスに
おいて、サイドウォールを構成するＣＶＤ酸化膜の後退
に起因するリーク電流発生の防止と半導体装置の確実な
清浄化とを両立できるようにすることを目的とする。
ドウォールを有する微細な半導体装置の製造プロセスに
おいて、サイドウォールを構成するＣＶＤ酸化膜の後退
に起因するリーク電流発生の防止と半導体装置の確実な
清浄化とを両立できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本願発明者は、まず、色々な洗浄方法についてＣＶ
Ｄ酸化膜のエッチングレートを実際に調べてみた（第１
の検討）。その結果を［表１］に示す。
め、本願発明者は、まず、色々な洗浄方法についてＣＶ
Ｄ酸化膜のエッチングレートを実際に調べてみた（第１
の検討）。その結果を［表１］に示す。
【０００８】
【表１】
【０００９】尚、第１の検討では、ＡＰＭ溶液（アンモ
ニア：過酸化水素水：水の体積比＝１：１：４０、洗浄
温度５０℃）、フッ酸（ＨＦ）水溶液（ＨＦ濃度：０．
１体積％、洗浄温度２３℃）、緩衝フッ酸（ＢＨＦ）水
溶液（ＨＦ濃度：０．１体積％、フッ化アンモニウム
（ＮＨ4 Ｆ）濃度：４０体積％、洗浄温度２３℃）、及
びテトラメチルアンモニウムハイドロオキサイド（ＴＭ
ＡＨ）水溶液（ＴＭＡＨ濃度：２体積％、洗浄温度２３
℃）のそれぞれを用いた洗浄方法を対象とした。また、
ＣＶＤ酸化膜としては、ＴＥＯＳ（tetra ethyl ortho
silicate）ガス系を用いたＣＶＤ法により形成されたシ
リコン酸化膜（以下、ＴＥＯＳ膜と称する）、及び、Ｂ
ＰＳＧ（boron-phosphorous silicate glass）膜を用い
た。さらに、参照用に、前述の各洗浄方法による熱酸化
膜（以下、 th-SiO2膜と称することもある）のエッチン
グレートについても調べた。具体的には、ＴＥＯＳ膜
は、６８０℃の温度下で厚さ１００ｎｍ成膜したもので
ある。ＢＰＳＧ膜は、４８０℃の温度下でボロン及びリ
ンをそれぞれ濃度３．９質量％及び７．０質量％づつ添
加して厚さ５００ｎｍ成膜した後に８００℃の温度下で
ＲＴＡ（Rapid ThermalAnnealing ）を１０秒間行なっ
て焼きしめたものである。 th-SiO2膜は、９００℃の温
度下でパイロ酸化（pyrogenic oxidation ）により厚さ
１０ｎｍ形成したものである。
ニア：過酸化水素水：水の体積比＝１：１：４０、洗浄
温度５０℃）、フッ酸（ＨＦ）水溶液（ＨＦ濃度：０．
１体積％、洗浄温度２３℃）、緩衝フッ酸（ＢＨＦ）水
溶液（ＨＦ濃度：０．１体積％、フッ化アンモニウム
（ＮＨ4 Ｆ）濃度：４０体積％、洗浄温度２３℃）、及
びテトラメチルアンモニウムハイドロオキサイド（ＴＭ
ＡＨ）水溶液（ＴＭＡＨ濃度：２体積％、洗浄温度２３
℃）のそれぞれを用いた洗浄方法を対象とした。また、
ＣＶＤ酸化膜としては、ＴＥＯＳ（tetra ethyl ortho
silicate）ガス系を用いたＣＶＤ法により形成されたシ
リコン酸化膜（以下、ＴＥＯＳ膜と称する）、及び、Ｂ
ＰＳＧ（boron-phosphorous silicate glass）膜を用い
た。さらに、参照用に、前述の各洗浄方法による熱酸化
膜（以下、 th-SiO2膜と称することもある）のエッチン
グレートについても調べた。具体的には、ＴＥＯＳ膜
は、６８０℃の温度下で厚さ１００ｎｍ成膜したもので
ある。ＢＰＳＧ膜は、４８０℃の温度下でボロン及びリ
ンをそれぞれ濃度３．９質量％及び７．０質量％づつ添
加して厚さ５００ｎｍ成膜した後に８００℃の温度下で
ＲＴＡ（Rapid ThermalAnnealing ）を１０秒間行なっ
て焼きしめたものである。 th-SiO2膜は、９００℃の温
度下でパイロ酸化（pyrogenic oxidation ）により厚さ
１０ｎｍ形成したものである。
【００１０】次に、本願発明者は、色々な洗浄方法につ
いて、ＣＶＤ酸化膜の th-SiO2膜に対するエッチング選
択比（＝（ＣＶＤ酸化膜のエッチングレート）／（ th-
SiO2膜のエッチングレート））を調べてみた（第２の検
討）。その結果を［表２］に示す。
いて、ＣＶＤ酸化膜の th-SiO2膜に対するエッチング選
択比（＝（ＣＶＤ酸化膜のエッチングレート）／（ th-
SiO2膜のエッチングレート））を調べてみた（第２の検
討）。その結果を［表２］に示す。
【００１１】
【表２】
【００１２】尚、第２の検討では、ＡＰＭ溶液、ＨＦ水
溶液及びＢＨＦ水溶液のそれぞれを用いた洗浄方法と、
ＳＰＭ溶液（濃硫酸：過酸化水素水の体積比＝５：１、
洗浄温度１２０℃、洗浄時間１０分）とＡＰＭ溶液（洗
浄時間１０分）との組み合わせを用いた洗浄方法と、Ｂ
ＨＦ水溶液（洗浄時間１２秒）とオゾン（Ｏ3 ）含有水
（Ｏ3 濃度：５ｐｐｍ、洗浄温度２３℃、洗浄時間３
分）とＴＭＡＨ水溶液（洗浄温度２３℃、洗浄時間２
分）との組み合わせを用いた洗浄方法とを対象とした。
ここで、ＡＰＭ溶液、ＨＦ水溶液、ＢＨＦ水溶液及びＴ
ＭＡＨ水溶液の組成及び洗浄温度は第１の検討と同様で
ある。また、ＣＶＤ酸化膜としては、第１の検討で用い
たＴＥＯＳ膜及びＢＰＳＧ膜を用いると共に、 th-SiO2
膜も第１の検討と同様のものを用いた。
溶液及びＢＨＦ水溶液のそれぞれを用いた洗浄方法と、
ＳＰＭ溶液（濃硫酸：過酸化水素水の体積比＝５：１、
洗浄温度１２０℃、洗浄時間１０分）とＡＰＭ溶液（洗
浄時間１０分）との組み合わせを用いた洗浄方法と、Ｂ
ＨＦ水溶液（洗浄時間１２秒）とオゾン（Ｏ3 ）含有水
（Ｏ3 濃度：５ｐｐｍ、洗浄温度２３℃、洗浄時間３
分）とＴＭＡＨ水溶液（洗浄温度２３℃、洗浄時間２
分）との組み合わせを用いた洗浄方法とを対象とした。
ここで、ＡＰＭ溶液、ＨＦ水溶液、ＢＨＦ水溶液及びＴ
ＭＡＨ水溶液の組成及び洗浄温度は第１の検討と同様で
ある。また、ＣＶＤ酸化膜としては、第１の検討で用い
たＴＥＯＳ膜及びＢＰＳＧ膜を用いると共に、 th-SiO2
膜も第１の検討と同様のものを用いた。
【００１３】［表２］に示すように、従来の洗浄方法と
して一般的な、ＡＰＭ溶液（ＳＰＭ溶液と組み合わせる
場合も含む）及びＨＦ水溶液のそれぞれを用いた洗浄方
法においては、ＴＥＯＳ膜又はＢＰＳＧ膜の th-SiO2膜
に対するエッチング選択比が大きい。例えば、ＡＰＭ洗
浄の場合、ＴＥＯＳ膜の th-SiO2膜に対するエッチング
選択比は６．４であり、ＢＰＳＧ膜の th-SiO2膜に対す
るエッチング選択比は３８．３である。
して一般的な、ＡＰＭ溶液（ＳＰＭ溶液と組み合わせる
場合も含む）及びＨＦ水溶液のそれぞれを用いた洗浄方
法においては、ＴＥＯＳ膜又はＢＰＳＧ膜の th-SiO2膜
に対するエッチング選択比が大きい。例えば、ＡＰＭ洗
浄の場合、ＴＥＯＳ膜の th-SiO2膜に対するエッチング
選択比は６．４であり、ＢＰＳＧ膜の th-SiO2膜に対す
るエッチング選択比は３８．３である。
【００１４】一方、［表２］に示すように、ＢＨＦ水溶
液（Ｏ3 含有水及びＴＭＡＨ水溶液と組み合わせる場合
も含む）を用いた洗浄方法においては、ＡＰＭ洗浄と比
べて、ＴＥＯＳ膜又はＢＰＳＧ膜の th-SiO2膜に対する
エッチング選択比が小さい。具体的には、ＢＨＦ水溶液
を用いた洗浄方法（以下、ＢＨＦ洗浄と称することもあ
る）の場合、ＴＥＯＳ膜の th-SiO2膜に対するエッチン
グ選択比は２．３であり、ＢＰＳＧ膜の th-SiO2膜に対
するエッチング選択比は２．５である。すなわち、ＢＨ
Ｆ洗浄におけるＣＶＤ酸化膜の th-SiO2膜に対するエッ
チング選択比は、ＡＰＭ洗浄と比べて半分以下になる。
液（Ｏ3 含有水及びＴＭＡＨ水溶液と組み合わせる場合
も含む）を用いた洗浄方法においては、ＡＰＭ洗浄と比
べて、ＴＥＯＳ膜又はＢＰＳＧ膜の th-SiO2膜に対する
エッチング選択比が小さい。具体的には、ＢＨＦ水溶液
を用いた洗浄方法（以下、ＢＨＦ洗浄と称することもあ
る）の場合、ＴＥＯＳ膜の th-SiO2膜に対するエッチン
グ選択比は２．３であり、ＢＰＳＧ膜の th-SiO2膜に対
するエッチング選択比は２．５である。すなわち、ＢＨ
Ｆ洗浄におけるＣＶＤ酸化膜の th-SiO2膜に対するエッ
チング選択比は、ＡＰＭ洗浄と比べて半分以下になる。
【００１５】次に、本願発明者は、色々な洗浄方法につ
いてパーティクル除去能力の評価を行なった（第３の検
討）。具体的には、Ｂａｒｅ−Ｓｉよりなる評価用ウェ
ハの上に形成されている自然酸化膜に対してフッ酸を用
いたウェットエッチングを行なった。これにより、評価
用ウェハの表面は疎水性を帯びる。その後、粒径０．２
５μｍ程度のＰＳＬ（Polystyrene latex ）パーティク
ルを評価用ウェハ上に約５０００個塗布した後、評価用
ウェハを１週間放置して評価用ウェハ上に厚さ１．０ｎ
ｍの自然酸化膜を形成した。その後、評価用ウェハに対
して、対象となる洗浄方法を用いた洗浄を行なった後、
評価用ウェハ上のＰＳＬパーティクルの数をパーティク
ルカウンター（検出感度：０．２０μｍ以上）により測
定してＰＳＬパーティクルの除去率を算出した。その結
果を［表３］に示す。
いてパーティクル除去能力の評価を行なった（第３の検
討）。具体的には、Ｂａｒｅ−Ｓｉよりなる評価用ウェ
ハの上に形成されている自然酸化膜に対してフッ酸を用
いたウェットエッチングを行なった。これにより、評価
用ウェハの表面は疎水性を帯びる。その後、粒径０．２
５μｍ程度のＰＳＬ（Polystyrene latex ）パーティク
ルを評価用ウェハ上に約５０００個塗布した後、評価用
ウェハを１週間放置して評価用ウェハ上に厚さ１．０ｎ
ｍの自然酸化膜を形成した。その後、評価用ウェハに対
して、対象となる洗浄方法を用いた洗浄を行なった後、
評価用ウェハ上のＰＳＬパーティクルの数をパーティク
ルカウンター（検出感度：０．２０μｍ以上）により測
定してＰＳＬパーティクルの除去率を算出した。その結
果を［表３］に示す。
【００１６】
【表３】
【００１７】尚、第３の検討では、ＡＰＭ溶液及びＢＨ
Ｆ水溶液をそれぞれ用いた洗浄方法と、ＢＨＦ水溶液と
Ｏ3 含有水とＴＭＡＨ水溶液との組み合わせを用いた洗
浄方法とを対象とした。ここで、ＡＰＭ溶液、ＢＨＦ水
溶液、Ｏ3 含有水及びＴＭＡＨ水溶液の組成及び洗浄温
度は第１又は第２の検討と同様である。また、第３の検
討では、各洗浄液を循環槽に入れて使用した。さらに、
パーティクル除去能力の評価にあたっては、各洗浄方法
によって酸化膜がエッチングされる量（但し酸化膜が熱
酸化膜であったとした場合のエッチング量に換算してい
る）を同一にしている。具体的には、熱酸化膜換算エッ
チング量が０．５ｎｍである場合及び１．０ｎｍである
場合のそれぞれについてＰＳＬパーティクルの除去率を
算出した。熱酸化膜換算エッチング量が０．５ｎｍであ
る場合の洗浄時間は、ＡＰＭ洗浄の場合が１０分、ＢＨ
Ｆ洗浄の場合が１３秒、ＢＨＦ水溶液とＯ3 含有水とＴ
ＭＡＨ水溶液との組み合わせを用いた洗浄方法（以下、
ＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄と称することもある）の場
合が１２秒＋３分＋２分である。熱酸化膜換算エッチン
グ量が１．０ｎｍである場合の洗浄時間は、ＡＰＭ洗浄
の場合が２０分、ＢＨＦ洗浄の場合が２６秒、ＢＨＦ＋
Ｏ3 ＋ＴＭＡＨ洗浄の場合が２５秒＋３分＋２分であ
る。ここで、酸化膜エッチング量を同一にしてパーティ
クル除去能力の評価を行なう理由は以下の通りである。
実際のレジスト除去プロセス又はポリマー除去プロセス
等においては洗浄前にプラズマアッシングが行なわれる
ため、洗浄直前においてウェハ表面（例えばシリコン基
板表面）に厚さ２〜６ｎｍ程度の薄い酸化膜（アッシン
グ酸化膜）が形成される。このため、酸化膜エッチング
量とパーティクル除去能力との相関を検討する必要があ
る。また、各洗浄方法の特性評価を行なうためには物理
パラメーターを統一する必要がある。すなわち、洗浄に
よるパーティクル除去能力は、洗浄によって下地膜がエ
ッチングされる量に大きく依存しているので、酸化膜エ
ッチング量を同一にしてパーティクル除去能力の比較検
討を行なう必要がある。
Ｆ水溶液をそれぞれ用いた洗浄方法と、ＢＨＦ水溶液と
Ｏ3 含有水とＴＭＡＨ水溶液との組み合わせを用いた洗
浄方法とを対象とした。ここで、ＡＰＭ溶液、ＢＨＦ水
溶液、Ｏ3 含有水及びＴＭＡＨ水溶液の組成及び洗浄温
度は第１又は第２の検討と同様である。また、第３の検
討では、各洗浄液を循環槽に入れて使用した。さらに、
パーティクル除去能力の評価にあたっては、各洗浄方法
によって酸化膜がエッチングされる量（但し酸化膜が熱
酸化膜であったとした場合のエッチング量に換算してい
る）を同一にしている。具体的には、熱酸化膜換算エッ
チング量が０．５ｎｍである場合及び１．０ｎｍである
場合のそれぞれについてＰＳＬパーティクルの除去率を
算出した。熱酸化膜換算エッチング量が０．５ｎｍであ
る場合の洗浄時間は、ＡＰＭ洗浄の場合が１０分、ＢＨ
Ｆ洗浄の場合が１３秒、ＢＨＦ水溶液とＯ3 含有水とＴ
ＭＡＨ水溶液との組み合わせを用いた洗浄方法（以下、
ＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄と称することもある）の場
合が１２秒＋３分＋２分である。熱酸化膜換算エッチン
グ量が１．０ｎｍである場合の洗浄時間は、ＡＰＭ洗浄
の場合が２０分、ＢＨＦ洗浄の場合が２６秒、ＢＨＦ＋
Ｏ3 ＋ＴＭＡＨ洗浄の場合が２５秒＋３分＋２分であ
る。ここで、酸化膜エッチング量を同一にしてパーティ
クル除去能力の評価を行なう理由は以下の通りである。
実際のレジスト除去プロセス又はポリマー除去プロセス
等においては洗浄前にプラズマアッシングが行なわれる
ため、洗浄直前においてウェハ表面（例えばシリコン基
板表面）に厚さ２〜６ｎｍ程度の薄い酸化膜（アッシン
グ酸化膜）が形成される。このため、酸化膜エッチング
量とパーティクル除去能力との相関を検討する必要があ
る。また、各洗浄方法の特性評価を行なうためには物理
パラメーターを統一する必要がある。すなわち、洗浄に
よるパーティクル除去能力は、洗浄によって下地膜がエ
ッチングされる量に大きく依存しているので、酸化膜エ
ッチング量を同一にしてパーティクル除去能力の比較検
討を行なう必要がある。
【００１８】［表３］に示すように、酸化膜エッチング
量を同一にすると、いずれの洗浄方法を用いた場合にも
ほぼ同等の優れたパーティクル除去能力が得られる。但
し、ＢＨＦ洗浄によるパーティクル除去能力はＡＰＭ洗
浄と比べて若干悪い。その理由はＡＰＭ溶液のｐＨ（ペ
ーハー）は１０程度とアルカリ性であるのに対して、Ｂ
ＨＦ水溶液のｐＨは４程度と酸性であるため、ＢＨＦ洗
浄の場合、ゼーター電位に起因してパーティクルがウェ
ハに吸着又は付着されやすくなるからであると考えられ
る。
量を同一にすると、いずれの洗浄方法を用いた場合にも
ほぼ同等の優れたパーティクル除去能力が得られる。但
し、ＢＨＦ洗浄によるパーティクル除去能力はＡＰＭ洗
浄と比べて若干悪い。その理由はＡＰＭ溶液のｐＨ（ペ
ーハー）は１０程度とアルカリ性であるのに対して、Ｂ
ＨＦ水溶液のｐＨは４程度と酸性であるため、ＢＨＦ洗
浄の場合、ゼーター電位に起因してパーティクルがウェ
ハに吸着又は付着されやすくなるからであると考えられ
る。
【００１９】一方、［表３］に示すように、ＢＨＦ＋Ｏ
3 ＋ＴＭＡＨ洗浄の場合、パーティクル除去能力はＡＰ
Ｍ洗浄とほぼ同等である。その理由は次の様に考えられ
る。すなわち、ＢＨＦ水溶液を用いてウェハ表面（例え
ばシリコン基板表面）を洗浄した後、Ｏ3 濃度が５ｐｐ
ｍ程度のＯ3 含有水を用いて２３℃程度でシリコン基板
表面を３分程度洗浄すると、シリコン基板表面に化学酸
化膜（ケミカル酸化膜）が形成され、それによりパーテ
ィクル付着等を防止しながら、ＴＭＡＨ溶液を用いてシ
リコン基板表面を洗浄することができる。尚、ＢＨＦ＋
Ｏ3 ＋ＴＭＡＨ洗浄の場合、Ｏ3 含有水及びＴＭＡＨ水
溶液のそれぞれを用いた洗浄による th-SiO2膜、ＴＥＯ
Ｓ膜又はＢＰＳＧ膜のエッチングレートは全て０．１ｎ
ｍ／ｍｉｎ以下であり、ＢＨＦ洗浄による th-SiO2膜、
ＴＥＯＳ膜又はＢＰＳＧ膜のエッチングレートと比べて
無視できる程度に小さい。
3 ＋ＴＭＡＨ洗浄の場合、パーティクル除去能力はＡＰ
Ｍ洗浄とほぼ同等である。その理由は次の様に考えられ
る。すなわち、ＢＨＦ水溶液を用いてウェハ表面（例え
ばシリコン基板表面）を洗浄した後、Ｏ3 濃度が５ｐｐ
ｍ程度のＯ3 含有水を用いて２３℃程度でシリコン基板
表面を３分程度洗浄すると、シリコン基板表面に化学酸
化膜（ケミカル酸化膜）が形成され、それによりパーテ
ィクル付着等を防止しながら、ＴＭＡＨ溶液を用いてシ
リコン基板表面を洗浄することができる。尚、ＢＨＦ＋
Ｏ3 ＋ＴＭＡＨ洗浄の場合、Ｏ3 含有水及びＴＭＡＨ水
溶液のそれぞれを用いた洗浄による th-SiO2膜、ＴＥＯ
Ｓ膜又はＢＰＳＧ膜のエッチングレートは全て０．１ｎ
ｍ／ｍｉｎ以下であり、ＢＨＦ洗浄による th-SiO2膜、
ＴＥＯＳ膜又はＢＰＳＧ膜のエッチングレートと比べて
無視できる程度に小さい。
【００２０】本願発明者は［表１］〜［表３］に示す結
果から、以下のような結論を得た。
果から、以下のような結論を得た。
【００２１】すなわち、サイドウォール形成工程からシ
リサイド層形成工程までの間の洗浄工程において、従来
のＡＰＭ洗浄に代えて、ＣＶＤ酸化膜の熱酸化膜に対す
るエッチング選択比が５以下の洗浄、例えばＢＨＦ洗浄
を用いたリフトオフ洗浄を行なうことにより、ＡＰＭ洗
浄とほぼ同等の洗浄能力（パーティクル除去能力等）を
確保しつつ、サイドウォールの後退量を低減することが
できる。また、ＡＰＭ溶液と比較してＢＨＦ水溶液の洗
浄能力の不足が無視できない場合には、ＢＨＦ水溶液と
他の洗浄液（例えばＯ3 含有水及びＴＭＡＨ水溶液）と
を組み合わせることで、ＡＰＭ洗浄と同等以上の洗浄能
力を確保できる。
リサイド層形成工程までの間の洗浄工程において、従来
のＡＰＭ洗浄に代えて、ＣＶＤ酸化膜の熱酸化膜に対す
るエッチング選択比が５以下の洗浄、例えばＢＨＦ洗浄
を用いたリフトオフ洗浄を行なうことにより、ＡＰＭ洗
浄とほぼ同等の洗浄能力（パーティクル除去能力等）を
確保しつつ、サイドウォールの後退量を低減することが
できる。また、ＡＰＭ溶液と比較してＢＨＦ水溶液の洗
浄能力の不足が無視できない場合には、ＢＨＦ水溶液と
他の洗浄液（例えばＯ3 含有水及びＴＭＡＨ水溶液）と
を組み合わせることで、ＡＰＭ洗浄と同等以上の洗浄能
力を確保できる。
【００２２】具体的には、サイドウォール形成工程から
シリサイド層形成工程までの間の洗浄工程において、従
来のＳＰＭ＋ＡＰＭ洗浄又はＡＰＭ洗浄に代えて、ＢＨ
Ｆ洗浄又はＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を用いた場合、
サイドウォールを構成するＣＶＤ酸化膜の後退量を５０
％程度低減できる。
シリサイド層形成工程までの間の洗浄工程において、従
来のＳＰＭ＋ＡＰＭ洗浄又はＡＰＭ洗浄に代えて、ＢＨ
Ｆ洗浄又はＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を用いた場合、
サイドウォールを構成するＣＶＤ酸化膜の後退量を５０
％程度低減できる。
【００２３】本発明は、以上の知見に基づきなされたも
のであって、具体的には、本発明に係る半導体装置の洗
浄方法は、半導体基板上のゲート電極の側面にＣＶＤ酸
化膜からなるサイドウォールを形成した後に、サイドウ
ォールが露出した状態で、ＣＶＤ酸化膜の熱酸化膜に対
するエッチング選択比が５以下になるように半導体基板
に対して洗浄を行なう工程を備えている。
のであって、具体的には、本発明に係る半導体装置の洗
浄方法は、半導体基板上のゲート電極の側面にＣＶＤ酸
化膜からなるサイドウォールを形成した後に、サイドウ
ォールが露出した状態で、ＣＶＤ酸化膜の熱酸化膜に対
するエッチング選択比が５以下になるように半導体基板
に対して洗浄を行なう工程を備えている。
【００２４】本発明の半導体装置の洗浄方法によると、
ＣＶＤ酸化膜からなるサイドウォールが露出した状態
で、言い換えると、サイドウォール形成工程からシリサ
イド層形成工程までの間の洗浄工程で、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５以下になるよう
に半導体基板に対して洗浄を行なう。このため、ＣＶＤ
酸化膜からなるサイドウォールが露出した状態で、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が５を越
える従来のＡＰＭ洗浄を用いた場合と比べて、サイドウ
ォールの後退量を確実に低減できる。その結果、ソース
・ドレイン領域の表面にシリサイド層を形成したときに
シリサイド層がゲート電極方向に拡大することを防止で
きるので、半導体装置が微細化した場合にも、ゲート電
極とソース領域又はドレイン領域との間でリーク電流が
発生することを防止できる。また、洗浄液としてＢＨＦ
水溶液等を用いることにより、半導体基板の表面をリフ
トオフして該表面に付着しているパーティクル等を除去
できる。さらに、洗浄液として、ＢＨＦ水溶液とＯ3 含
有水とＴＭＡＨ水溶液との組み合わせ等を用いることに
より、ポリマー、レジスト残さ又はパーティクル等を除
去する洗浄能力を従来のＳＰＭ＋ＡＰＭ洗浄と比べて同
等以上にすることができる。従って、サイドウォールの
後退に起因するリーク電流発生の防止と半導体装置の確
実な清浄化とを両立できるため、微細な半導体装置を安
定的に製造できるので、高速且つ低消費電力で動作する
半導体装置を高い歩留りで製造できる。
ＣＶＤ酸化膜からなるサイドウォールが露出した状態
で、言い換えると、サイドウォール形成工程からシリサ
イド層形成工程までの間の洗浄工程で、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５以下になるよう
に半導体基板に対して洗浄を行なう。このため、ＣＶＤ
酸化膜からなるサイドウォールが露出した状態で、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が５を越
える従来のＡＰＭ洗浄を用いた場合と比べて、サイドウ
ォールの後退量を確実に低減できる。その結果、ソース
・ドレイン領域の表面にシリサイド層を形成したときに
シリサイド層がゲート電極方向に拡大することを防止で
きるので、半導体装置が微細化した場合にも、ゲート電
極とソース領域又はドレイン領域との間でリーク電流が
発生することを防止できる。また、洗浄液としてＢＨＦ
水溶液等を用いることにより、半導体基板の表面をリフ
トオフして該表面に付着しているパーティクル等を除去
できる。さらに、洗浄液として、ＢＨＦ水溶液とＯ3 含
有水とＴＭＡＨ水溶液との組み合わせ等を用いることに
より、ポリマー、レジスト残さ又はパーティクル等を除
去する洗浄能力を従来のＳＰＭ＋ＡＰＭ洗浄と比べて同
等以上にすることができる。従って、サイドウォールの
後退に起因するリーク電流発生の防止と半導体装置の確
実な清浄化とを両立できるため、微細な半導体装置を安
定的に製造できるので、高速且つ低消費電力で動作する
半導体装置を高い歩留りで製造できる。
【００２５】本発明の半導体装置の洗浄方法において、
半導体基板に対して洗浄を行なう工程は、緩衝フッ酸を
含む第１の洗浄液を用いて半導体基板の表面をリフトオ
フすることにより、半導体基板の表面に付着しているパ
ーティクルを除去する工程を含むことが好ましい。
半導体基板に対して洗浄を行なう工程は、緩衝フッ酸を
含む第１の洗浄液を用いて半導体基板の表面をリフトオ
フすることにより、半導体基板の表面に付着しているパ
ーティクルを除去する工程を含むことが好ましい。
【００２６】このようにすると、緩衝フッ酸を含む第１
の洗浄液を用いた洗浄つまりＢＨＦ洗浄における、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が小さい
ため、サイドウォールを構成するＣＶＤ酸化膜の後退量
を確実に低減できる。また、半導体装置を確実に清浄化
できる。
の洗浄液を用いた洗浄つまりＢＨＦ洗浄における、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が小さい
ため、サイドウォールを構成するＣＶＤ酸化膜の後退量
を確実に低減できる。また、半導体装置を確実に清浄化
できる。
【００２７】この場合、半導体基板に対して洗浄を行な
う工程は、オゾンを含む第２の洗浄液及びテトラメチル
アンモニウムハイドロオキサイドを含む第３の洗浄液の
それぞれを用いて半導体基板に対して洗浄を行なう工程
を含むことが好ましい。
う工程は、オゾンを含む第２の洗浄液及びテトラメチル
アンモニウムハイドロオキサイドを含む第３の洗浄液の
それぞれを用いて半導体基板に対して洗浄を行なう工程
を含むことが好ましい。
【００２８】このようにすると、従来のＳＰＭ＋ＡＰＭ
洗浄と比べて同等以上の洗浄能力が得られるので、半導
体装置をより一層清浄化できる。
洗浄と比べて同等以上の洗浄能力が得られるので、半導
体装置をより一層清浄化できる。
【００２９】本発明の半導体装置の洗浄方法において、
ゲート電極は、ポリシリコン、ポリサイド、ポリメタル
又はメタルから構成されていてもよい。
ゲート電極は、ポリシリコン、ポリサイド、ポリメタル
又はメタルから構成されていてもよい。
【００３０】本発明に係る第１の半導体装置の製造方法
は、半導体基板上にゲート電極を形成する工程と、半導
体基板及びゲート電極のそれぞれの上にＣＶＤ酸化膜を
形成する工程と、ＣＶＤ酸化膜に対してエッチバックを
行なって、ゲート電極の側面にＣＶＤ酸化膜からなるサ
イドウォールを形成する工程と、エッチバック時に生じ
たポリマーをアッシングにより除去した後、ＣＶＤ酸化
膜の熱酸化膜に対するエッチング選択比が５以下になる
ように半導体基板に対して洗浄を行なう工程とを備えて
いる。
は、半導体基板上にゲート電極を形成する工程と、半導
体基板及びゲート電極のそれぞれの上にＣＶＤ酸化膜を
形成する工程と、ＣＶＤ酸化膜に対してエッチバックを
行なって、ゲート電極の側面にＣＶＤ酸化膜からなるサ
イドウォールを形成する工程と、エッチバック時に生じ
たポリマーをアッシングにより除去した後、ＣＶＤ酸化
膜の熱酸化膜に対するエッチング選択比が５以下になる
ように半導体基板に対して洗浄を行なう工程とを備えて
いる。
【００３１】第１の半導体装置の製造方法によると、ゲ
ート電極が形成されている半導体基板の上に形成された
ＣＶＤ酸化膜に対してエッチバックを行なってゲート電
極の側面にサイドウォールを形成した後、エッチング時
に生じたポリマーをアッシングにより除去し、その後、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
以下の第１の洗浄液を用いて半導体基板に対して洗浄を
行なう。このため、アッシング残さを除去するために、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
を越える従来のＡＰＭ洗浄を用いた場合と比べて、サイ
ドウォールの後退量を確実に低減できる。また、洗浄液
として例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄
液との組み合わせ等を用いることにより、基板表面に付
着したパーティクル又はポリマー残さ等を確実に除去で
きる。従って、サイドウォールの後退に起因するリーク
電流発生の防止と半導体装置の確実な清浄化とを両立で
きるため、微細な半導体装置を安定的に製造できるの
で、高速且つ低消費電力で動作する半導体装置を高い歩
留りで製造できる。
ート電極が形成されている半導体基板の上に形成された
ＣＶＤ酸化膜に対してエッチバックを行なってゲート電
極の側面にサイドウォールを形成した後、エッチング時
に生じたポリマーをアッシングにより除去し、その後、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
以下の第１の洗浄液を用いて半導体基板に対して洗浄を
行なう。このため、アッシング残さを除去するために、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
を越える従来のＡＰＭ洗浄を用いた場合と比べて、サイ
ドウォールの後退量を確実に低減できる。また、洗浄液
として例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄
液との組み合わせ等を用いることにより、基板表面に付
着したパーティクル又はポリマー残さ等を確実に除去で
きる。従って、サイドウォールの後退に起因するリーク
電流発生の防止と半導体装置の確実な清浄化とを両立で
きるため、微細な半導体装置を安定的に製造できるの
で、高速且つ低消費電力で動作する半導体装置を高い歩
留りで製造できる。
【００３２】本発明に係る第２の半導体装置の製造方法
は、半導体基板の素子形成領域の上にゲート電極を形成
する工程と、ゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成する工程と、サイドウォールが形
成された半導体基板の上に、素子形成領域以外の他の領
域を覆うレジストパターンを形成する工程と、レジスト
パターン、ゲート電極及びサイドウォールをマスクとし
て、半導体基板に対して不純物を注入することにより、
ソース領域及びドレイン領域を形成する工程と、レジス
トパターンをアッシングにより除去した後、ＣＶＤ酸化
膜の熱酸化膜に対するエッチング選択比が５以下になる
ように半導体基板に対して洗浄を行なう工程とを備えて
いる。
は、半導体基板の素子形成領域の上にゲート電極を形成
する工程と、ゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成する工程と、サイドウォールが形
成された半導体基板の上に、素子形成領域以外の他の領
域を覆うレジストパターンを形成する工程と、レジスト
パターン、ゲート電極及びサイドウォールをマスクとし
て、半導体基板に対して不純物を注入することにより、
ソース領域及びドレイン領域を形成する工程と、レジス
トパターンをアッシングにより除去した後、ＣＶＤ酸化
膜の熱酸化膜に対するエッチング選択比が５以下になる
ように半導体基板に対して洗浄を行なう工程とを備えて
いる。
【００３３】第２の半導体装置の製造方法によると、半
導体基板の素子形成領域の上に形成されたゲート電極の
側面にＣＶＤ酸化膜からなるサイドウォールを形成した
後、素子形成領域以外の他の領域を覆うレジストパター
ン、ゲート電極及びサイドウォールをマスクとして、半
導体基板に対して不純物を注入することにより、ソース
領域及びドレイン領域を形成する。その後、レジストパ
ターンをアッシングにより除去した後、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５以下になるよう
に半導体基板に対して洗浄を行なう。このため、アッシ
ング残さを除去するために、ＣＶＤ酸化膜の熱酸化膜に
対するエッチング選択比が５を越える従来のＡＰＭ洗浄
を用いた場合と比べて、サイドウォールの後退量を確実
に低減できる。また、洗浄液として例えばＢＨＦ水溶液
又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を用い
ることにより、基板表面に付着したパーティクル又はレ
ジスト残さ等を確実に除去できる。従って、サイドウォ
ールの後退に起因するリーク電流発生の防止と半導体装
置の確実な清浄化とを両立できるため、微細な半導体装
置を安定的に製造できるので、高速且つ低消費電力で動
作する半導体装置を高い歩留りで製造できる。
導体基板の素子形成領域の上に形成されたゲート電極の
側面にＣＶＤ酸化膜からなるサイドウォールを形成した
後、素子形成領域以外の他の領域を覆うレジストパター
ン、ゲート電極及びサイドウォールをマスクとして、半
導体基板に対して不純物を注入することにより、ソース
領域及びドレイン領域を形成する。その後、レジストパ
ターンをアッシングにより除去した後、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５以下になるよう
に半導体基板に対して洗浄を行なう。このため、アッシ
ング残さを除去するために、ＣＶＤ酸化膜の熱酸化膜に
対するエッチング選択比が５を越える従来のＡＰＭ洗浄
を用いた場合と比べて、サイドウォールの後退量を確実
に低減できる。また、洗浄液として例えばＢＨＦ水溶液
又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を用い
ることにより、基板表面に付着したパーティクル又はレ
ジスト残さ等を確実に除去できる。従って、サイドウォ
ールの後退に起因するリーク電流発生の防止と半導体装
置の確実な清浄化とを両立できるため、微細な半導体装
置を安定的に製造できるので、高速且つ低消費電力で動
作する半導体装置を高い歩留りで製造できる。
【００３４】本発明に係る第３の半導体装置の製造方法
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に不純物を注入することによ
り、ソース領域及びドレイン領域を形成する工程と、Ｃ
ＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５以
下になるように、サイドウォール、ソース領域及びドレ
イン領域が形成された半導体基板に対して洗浄を行なう
工程と、洗浄後の半導体基板に対して熱処理を行なっ
て、ソース領域及びドレイン領域に注入された不純物を
活性化する工程とを備えている。
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に不純物を注入することによ
り、ソース領域及びドレイン領域を形成する工程と、Ｃ
ＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５以
下になるように、サイドウォール、ソース領域及びドレ
イン領域が形成された半導体基板に対して洗浄を行なう
工程と、洗浄後の半導体基板に対して熱処理を行なっ
て、ソース領域及びドレイン領域に注入された不純物を
活性化する工程とを備えている。
【００３５】第３の半導体装置の製造方法によると、半
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側に不純物を注入してソース領域及びドレイ
ン領域を形成する。その後、ＣＶＤ酸化膜の熱酸化膜に
対するエッチング選択比が５以下になるように半導体基
板に対して洗浄を行なった後、熱処理を行なって、ソー
ス領域及びドレイン領域に注入された不純物を活性化す
る。このため、熱処理に対する前洗浄を行なうときに、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
を越える従来のＡＰＭ洗浄を用いた場合と比べて、サイ
ドウォールの後退量を確実に低減できる。また、洗浄液
として例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄
液との組み合わせ等を用いることにより、前洗浄におけ
る洗浄能力を十分に保つことができる。従って、サイド
ウォールの後退に起因するリーク電流発生の防止と半導
体装置の確実な清浄化とを両立できるため、微細な半導
体装置を安定的に製造できるので、高速且つ低消費電力
で動作する半導体装置を高い歩留りで製造できる。
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側に不純物を注入してソース領域及びドレイ
ン領域を形成する。その後、ＣＶＤ酸化膜の熱酸化膜に
対するエッチング選択比が５以下になるように半導体基
板に対して洗浄を行なった後、熱処理を行なって、ソー
ス領域及びドレイン領域に注入された不純物を活性化す
る。このため、熱処理に対する前洗浄を行なうときに、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
を越える従来のＡＰＭ洗浄を用いた場合と比べて、サイ
ドウォールの後退量を確実に低減できる。また、洗浄液
として例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄
液との組み合わせ等を用いることにより、前洗浄におけ
る洗浄能力を十分に保つことができる。従って、サイド
ウォールの後退に起因するリーク電流発生の防止と半導
体装置の確実な清浄化とを両立できるため、微細な半導
体装置を安定的に製造できるので、高速且つ低消費電力
で動作する半導体装置を高い歩留りで製造できる。
【００３６】本発明に係る第４の半導体装置の製造方法
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に、ソース領域又はドレイン領
域となる不純物拡散層を形成する工程と、サイドウォー
ル及び不純物拡散層が形成された半導体基板の上に絶縁
膜を形成する工程と、少なくとも不純物拡散層の一部分
の上に開口部を有するレジストパターンをマスクとし
て、絶縁膜に対してエッチングを行なって絶縁膜をパタ
ーン化する工程と、レジストパターンをアッシングによ
り除去した後、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５以下になるように半導体基板に対して洗
浄を行なう工程と、洗浄後の不純物拡散層の表面におけ
るパターン化された絶縁膜の外側の部分に金属シリサイ
ド層を形成する工程とを備えている。
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に、ソース領域又はドレイン領
域となる不純物拡散層を形成する工程と、サイドウォー
ル及び不純物拡散層が形成された半導体基板の上に絶縁
膜を形成する工程と、少なくとも不純物拡散層の一部分
の上に開口部を有するレジストパターンをマスクとし
て、絶縁膜に対してエッチングを行なって絶縁膜をパタ
ーン化する工程と、レジストパターンをアッシングによ
り除去した後、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５以下になるように半導体基板に対して洗
浄を行なう工程と、洗浄後の不純物拡散層の表面におけ
るパターン化された絶縁膜の外側の部分に金属シリサイ
ド層を形成する工程とを備えている。
【００３７】第４の半導体装置の製造方法によると、半
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側にソース領域及びドレイン領域を形成す
る。その後、半導体基板の上に絶縁膜を形成した後、少
なくとも不純物拡散層の一部分の上に開口部を有するレ
ジストパターンをマスクとして、絶縁膜に対してエッチ
ングを行なってシリサイド層形成用マスクを形成する。
その後、レジストパターンをアッシングにより除去した
後、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように半導体基板に対して洗浄を行な
う。このため、アッシング残さを除去するために、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が５を越
える従来のＡＰＭ洗浄を用いた場合と比べて、サイドウ
ォールの後退量を確実に低減できる。また、洗浄液とし
て例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄液と
の組み合わせ等を用いることにより、基板表面に付着し
たパーティクル又はレジスト残さ等を確実に除去でき
る。従って、サイドウォールの後退に起因するリーク電
流発生の防止と半導体装置の確実な清浄化とを両立でき
るため、微細な半導体装置を安定的に製造できるので、
高速且つ低消費電力で動作する半導体装置を高い歩留り
で製造できる。
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側にソース領域及びドレイン領域を形成す
る。その後、半導体基板の上に絶縁膜を形成した後、少
なくとも不純物拡散層の一部分の上に開口部を有するレ
ジストパターンをマスクとして、絶縁膜に対してエッチ
ングを行なってシリサイド層形成用マスクを形成する。
その後、レジストパターンをアッシングにより除去した
後、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように半導体基板に対して洗浄を行な
う。このため、アッシング残さを除去するために、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が５を越
える従来のＡＰＭ洗浄を用いた場合と比べて、サイドウ
ォールの後退量を確実に低減できる。また、洗浄液とし
て例えばＢＨＦ水溶液又はＢＨＦ水溶液と他の洗浄液と
の組み合わせ等を用いることにより、基板表面に付着し
たパーティクル又はレジスト残さ等を確実に除去でき
る。従って、サイドウォールの後退に起因するリーク電
流発生の防止と半導体装置の確実な清浄化とを両立でき
るため、微細な半導体装置を安定的に製造できるので、
高速且つ低消費電力で動作する半導体装置を高い歩留り
で製造できる。
【００３８】本発明に係る第５の半導体装置の製造方法
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に、ソース領域又はドレイン領
域となる不純物拡散層を形成する工程と、サイドウォー
ル及び不純物拡散層が形成された半導体基板の上に、少
なくとも不純物拡散層の一部分の上に開口部を有するマ
スクパターンを形成する工程と、ＣＶＤ酸化膜の熱酸化
膜に対するエッチング選択比が５以下になるように、マ
スクパターンが形成された半導体基板に対して洗浄を行
なう工程と、洗浄後の半導体基板の上に金属膜を形成し
た後、半導体基板に対して熱処理を行なって、金属膜
と、不純物拡散層の表面におけるマスクパターンの外側
の部分とを反応させることにより金属シリサイド層を形
成する工程とを備えている。
は、半導体基板上のゲート電極の側面にＣＶＤ酸化膜か
らなるサイドウォールを形成する工程と、半導体基板に
おけるゲート電極の両側に、ソース領域又はドレイン領
域となる不純物拡散層を形成する工程と、サイドウォー
ル及び不純物拡散層が形成された半導体基板の上に、少
なくとも不純物拡散層の一部分の上に開口部を有するマ
スクパターンを形成する工程と、ＣＶＤ酸化膜の熱酸化
膜に対するエッチング選択比が５以下になるように、マ
スクパターンが形成された半導体基板に対して洗浄を行
なう工程と、洗浄後の半導体基板の上に金属膜を形成し
た後、半導体基板に対して熱処理を行なって、金属膜
と、不純物拡散層の表面におけるマスクパターンの外側
の部分とを反応させることにより金属シリサイド層を形
成する工程とを備えている。
【００３９】第５の半導体装置の製造方法によると、半
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側にソース領域及びドレイン領域を形成す
る。その後、半導体基板の上に、少なくとも不純物拡散
層の一部分の上に開口部を有するマスクパターンを形成
した後、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選
択比が５以下になるように半導体基板に対して洗浄を行
なう。その後、半導体基板の上に金属膜を形成した後、
熱処理を行なって、金属膜と、不純物拡散層の表面にお
けるマスクパターンから露出する部分とを反応させるこ
とにより金属シリサイド層を形成する。このため、シリ
サイド層形成用の金属膜の堆積工程に対する前洗浄を行
なうときに、ＣＶＤ酸化膜の熱酸化膜に対するエッチン
グ選択比が５を越える従来のＡＰＭ洗浄を用いた場合と
比べて、サイドウォールの後退量を確実に低減できる。
また、洗浄液として例えばＢＨＦ水溶液又はＢＨＦ水溶
液と他の洗浄液との組み合わせ等を用いることにより、
前洗浄における洗浄能力を十分に保つことができる。従
って、サイドウォールの後退に起因するリーク電流発生
の防止と半導体装置の確実な清浄化とを両立できるた
め、微細な半導体装置を安定的に製造できるので、高速
且つ低消費電力で動作する半導体装置を高い歩留りで製
造できる。
導体基板上のゲート電極の側面にＣＶＤ酸化膜からなる
サイドウォールを形成した後、半導体基板におけるゲー
ト電極の両側にソース領域及びドレイン領域を形成す
る。その後、半導体基板の上に、少なくとも不純物拡散
層の一部分の上に開口部を有するマスクパターンを形成
した後、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選
択比が５以下になるように半導体基板に対して洗浄を行
なう。その後、半導体基板の上に金属膜を形成した後、
熱処理を行なって、金属膜と、不純物拡散層の表面にお
けるマスクパターンから露出する部分とを反応させるこ
とにより金属シリサイド層を形成する。このため、シリ
サイド層形成用の金属膜の堆積工程に対する前洗浄を行
なうときに、ＣＶＤ酸化膜の熱酸化膜に対するエッチン
グ選択比が５を越える従来のＡＰＭ洗浄を用いた場合と
比べて、サイドウォールの後退量を確実に低減できる。
また、洗浄液として例えばＢＨＦ水溶液又はＢＨＦ水溶
液と他の洗浄液との組み合わせ等を用いることにより、
前洗浄における洗浄能力を十分に保つことができる。従
って、サイドウォールの後退に起因するリーク電流発生
の防止と半導体装置の確実な清浄化とを両立できるた
め、微細な半導体装置を安定的に製造できるので、高速
且つ低消費電力で動作する半導体装置を高い歩留りで製
造できる。
【００４０】第４又は第５の半導体装置の製造方法にお
いて、金属シリサイド層は、コバルトシリサイド層、チ
タンシリサイド層又はニッケルシリサイド層であっても
よい。
いて、金属シリサイド層は、コバルトシリサイド層、チ
タンシリサイド層又はニッケルシリサイド層であっても
よい。
【００４１】第１、第２、第３、第４又は第５の半導体
装置の製造方法において、半導体基板に対して洗浄を行
なう工程は、緩衝フッ酸を含む第１の洗浄液を用いて半
導体基板の表面をリフトオフすることにより、半導体基
板の表面に付着しているパーティクルを除去する工程を
含むことことが好ましい。
装置の製造方法において、半導体基板に対して洗浄を行
なう工程は、緩衝フッ酸を含む第１の洗浄液を用いて半
導体基板の表面をリフトオフすることにより、半導体基
板の表面に付着しているパーティクルを除去する工程を
含むことことが好ましい。
【００４２】このようにすると、緩衝フッ酸を含む第１
の洗浄液を用いた洗浄つまりＢＨＦ洗浄における、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が小さい
ため、サイドウォールを構成するＣＶＤ酸化膜の後退量
を確実に低減できる。また、半導体装置を確実に清浄化
できる。
の洗浄液を用いた洗浄つまりＢＨＦ洗浄における、ＣＶ
Ｄ酸化膜の熱酸化膜に対するエッチング選択比が小さい
ため、サイドウォールを構成するＣＶＤ酸化膜の後退量
を確実に低減できる。また、半導体装置を確実に清浄化
できる。
【００４３】この場合、半導体基板に対して洗浄を行な
う工程は、オゾンを含む第２の洗浄液及びテトラメチル
アンモニウムハイドロオキサイドを含む第３の洗浄液の
それぞれを用いて半導体基板に対して洗浄を行なう工程
を含むことが好ましい。
う工程は、オゾンを含む第２の洗浄液及びテトラメチル
アンモニウムハイドロオキサイドを含む第３の洗浄液の
それぞれを用いて半導体基板に対して洗浄を行なう工程
を含むことが好ましい。
【００４４】このようにすると、従来のＳＰＭ＋ＡＰＭ
洗浄と比べて同等以上の洗浄能力が得られるので、半導
体装置をより一層清浄化できる。
洗浄と比べて同等以上の洗浄能力が得られるので、半導
体装置をより一層清浄化できる。
【００４５】第１、第２、第３、第４又は第５の半導体
装置の製造方法において、ゲート電極は、ポリシリコ
ン、ポリサイド、ポリメタル又はメタルから構成されて
いてもよい。
装置の製造方法において、ゲート電極は、ポリシリコ
ン、ポリサイド、ポリメタル又はメタルから構成されて
いてもよい。
【００４６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法につい
て、ＬＤＤ構造のサイドウォールの形成工程を例として
図面を参照しながら説明する。尚、第１の実施形態に係
る半導体装置の製造方法は、本発明の半導体装置の洗浄
方法（「課題を解決するための手段」参照）を用いたも
のである。
の第１の実施形態に係る半導体装置の製造方法につい
て、ＬＤＤ構造のサイドウォールの形成工程を例として
図面を参照しながら説明する。尚、第１の実施形態に係
る半導体装置の製造方法は、本発明の半導体装置の洗浄
方法（「課題を解決するための手段」参照）を用いたも
のである。
【００４７】図１（ａ）〜（ｄ）は第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【００４８】まず、図１（ａ）に示すように、シリコン
（Ｓｉ）基板１の上にＳＴＩ（shallow trench isolati
on）構造の分離酸化膜２を形成して、ｎＭＯＳＦＥＴ形
成領域ＲnmosとｐＭＯＳＦＥＴ形成領域Ｒpmosとを区画
する。その後、ｐＭＯＳＦＥＴ形成領域Ｒpmosに対して
Ｎ型不純物、例えばＰを注入してＮウェル３を形成する
と共にｎＭＯＳＦＥＴ形成領域Ｒnmosに対してＰ型不純
物、例えばＢを注入してＰウェル４を形成する。その
後、シリコン基板１の上に、シリコン酸化膜よりなるゲ
ート酸化膜５、及びゲート電極となるポリシリコン膜６
を順次形成する。
（Ｓｉ）基板１の上にＳＴＩ（shallow trench isolati
on）構造の分離酸化膜２を形成して、ｎＭＯＳＦＥＴ形
成領域ＲnmosとｐＭＯＳＦＥＴ形成領域Ｒpmosとを区画
する。その後、ｐＭＯＳＦＥＴ形成領域Ｒpmosに対して
Ｎ型不純物、例えばＰを注入してＮウェル３を形成する
と共にｎＭＯＳＦＥＴ形成領域Ｒnmosに対してＰ型不純
物、例えばＢを注入してＰウェル４を形成する。その
後、シリコン基板１の上に、シリコン酸化膜よりなるゲ
ート酸化膜５、及びゲート電極となるポリシリコン膜６
を順次形成する。
【００４９】次に、図１（ｂ）に示すように、ゲート電
極形成領域を覆うレジストパターン（図示省略）をマス
クとして、ポリシリコン膜６に対してドライエッチング
を行なって、各ＭＯＳＦＥＴ形成領域の上にゲート電極
７を形成する。その後、前述のレジストパターンをアッ
シングとＳＰＭ洗浄とを順次用いて除去した後、各ＭＯ
ＳＦＥＴ形成領域に対して低エネルギーのエクステンシ
ョン注入を行なって浅い拡散層（図示省略）を形成す
る。
極形成領域を覆うレジストパターン（図示省略）をマス
クとして、ポリシリコン膜６に対してドライエッチング
を行なって、各ＭＯＳＦＥＴ形成領域の上にゲート電極
７を形成する。その後、前述のレジストパターンをアッ
シングとＳＰＭ洗浄とを順次用いて除去した後、各ＭＯ
ＳＦＥＴ形成領域に対して低エネルギーのエクステンシ
ョン注入を行なって浅い拡散層（図示省略）を形成す
る。
【００５０】次に、図１（ｃ）に示すように、シリコン
基板１の上に全面に亘ってＣＶＤ法によりＴＥＯＳ膜８
を堆積した後、ＴＥＯＳ膜８に対してエッチバックを行
なって、図１（ｄ）に示すように、各ゲート電極７の側
面にサイドウォール９を形成する。その後、エッチバッ
ク時に生じたポリマーをアッシングにより除去した後、
基板表面に付着したパーティクル又は残存ポリマー等を
除去するために、例えばＢＨＦ水溶液（ＨＦ濃度：０．
１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、ＴＥ
ＯＳ膜８の熱酸化膜に対するエッチング選択比が５以下
になるようにシリコン基板１に対して洗浄を行なう。そ
の後、さらに、シリコン基板１上に残留する有機成分又
はパーティクル等を除去するために、Ｏ3 含有水及びＴ
ＭＡＨ水溶液を順次用いてシリコン基板１に対して洗浄
を行なう。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温
下で行なう。
基板１の上に全面に亘ってＣＶＤ法によりＴＥＯＳ膜８
を堆積した後、ＴＥＯＳ膜８に対してエッチバックを行
なって、図１（ｄ）に示すように、各ゲート電極７の側
面にサイドウォール９を形成する。その後、エッチバッ
ク時に生じたポリマーをアッシングにより除去した後、
基板表面に付着したパーティクル又は残存ポリマー等を
除去するために、例えばＢＨＦ水溶液（ＨＦ濃度：０．
１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、ＴＥ
ＯＳ膜８の熱酸化膜に対するエッチング選択比が５以下
になるようにシリコン基板１に対して洗浄を行なう。そ
の後、さらに、シリコン基板１上に残留する有機成分又
はパーティクル等を除去するために、Ｏ3 含有水及びＴ
ＭＡＨ水溶液を順次用いてシリコン基板１に対して洗浄
を行なう。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温
下で行なう。
【００５１】以上に説明したように、第１の実施形態に
よると、ゲート電極７が形成されているシリコン基板１
の上に形成されたＴＥＯＳ膜８、つまりＣＶＤ酸化膜に
対してエッチバックを行なってゲート電極７の側面にサ
イドウォール９を形成する。その後、エッチング時に生
じたポリマーをアッシングにより除去した後、ＣＶＤ酸
化膜の熱酸化膜に対するエッチング選択比が５以下にな
るようにシリコン基板１に対して洗浄を行なう。このた
め、アッシング残さを除去するために、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５を越える従来の
ＡＰＭ洗浄を用いた場合と比べて、サイドウォール９を
構成するＣＶＤ酸化膜（ＴＥＯＳ膜８）の後退量を確実
に低減できる。その結果、ソース・ドレイン領域の表面
にシリサイド層を形成したときにシリサイド層がゲート
電極７の方向に拡大することを防止できるので、半導体
装置が微細化した場合にも、ゲート電極７とソース領域
又はドレイン領域との間でリーク電流が発生することを
防止できる。また、洗浄液としてＢＨＦ水溶液を用いる
ため、シリコン基板１の表面をリフトオフして該表面に
付着しているパーティクルを除去できる。さらに、ＢＨ
Ｆ洗浄の後に、Ｏ3含有水及びＴＭＡＨ水溶液を順次用
いて洗浄を行なうため、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて同等以上の洗浄能力を得ることができる。従って、
サイドウォール９の後退に起因するリーク電流発生の防
止と半導体装置の確実な清浄化とを両立できるため、微
細な半導体装置を安定的に製造できるので、高速且つ低
消費電力で動作する半導体装置を高い歩留りで製造でき
る。
よると、ゲート電極７が形成されているシリコン基板１
の上に形成されたＴＥＯＳ膜８、つまりＣＶＤ酸化膜に
対してエッチバックを行なってゲート電極７の側面にサ
イドウォール９を形成する。その後、エッチング時に生
じたポリマーをアッシングにより除去した後、ＣＶＤ酸
化膜の熱酸化膜に対するエッチング選択比が５以下にな
るようにシリコン基板１に対して洗浄を行なう。このた
め、アッシング残さを除去するために、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５を越える従来の
ＡＰＭ洗浄を用いた場合と比べて、サイドウォール９を
構成するＣＶＤ酸化膜（ＴＥＯＳ膜８）の後退量を確実
に低減できる。その結果、ソース・ドレイン領域の表面
にシリサイド層を形成したときにシリサイド層がゲート
電極７の方向に拡大することを防止できるので、半導体
装置が微細化した場合にも、ゲート電極７とソース領域
又はドレイン領域との間でリーク電流が発生することを
防止できる。また、洗浄液としてＢＨＦ水溶液を用いる
ため、シリコン基板１の表面をリフトオフして該表面に
付着しているパーティクルを除去できる。さらに、ＢＨ
Ｆ洗浄の後に、Ｏ3含有水及びＴＭＡＨ水溶液を順次用
いて洗浄を行なうため、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて同等以上の洗浄能力を得ることができる。従って、
サイドウォール９の後退に起因するリーク電流発生の防
止と半導体装置の確実な清浄化とを両立できるため、微
細な半導体装置を安定的に製造できるので、高速且つ低
消費電力で動作する半導体装置を高い歩留りで製造でき
る。
【００５２】尚、第１の実施形態において、サイドウォ
ール９を形成するためのエッチバック時に生じたポリマ
ーをアッシングにより除去した後、引き続いて、まず、
ＢＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有
水及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。こ
れに代えて、アッシングに続いて、まず、ＴＭＡＨ水溶
液を用いて洗浄を行なった後、ＢＨＦ水溶液及びＯ3 含
有水を順次用いて洗浄を行なってもよい。この場合も、
従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォール９
の後退量を低減させつつ十分な洗浄能力を得ることがで
きる。
ール９を形成するためのエッチバック時に生じたポリマ
ーをアッシングにより除去した後、引き続いて、まず、
ＢＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有
水及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。こ
れに代えて、アッシングに続いて、まず、ＴＭＡＨ水溶
液を用いて洗浄を行なった後、ＢＨＦ水溶液及びＯ3 含
有水を順次用いて洗浄を行なってもよい。この場合も、
従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォール９
の後退量を低減させつつ十分な洗浄能力を得ることがで
きる。
【００５３】また、第１の実施形態において、ゲート電
極７の材料としてポリシリコンを用いたが、これに限ら
れず、他の導電性材料、例えばポリサイド、ポリメタル
又はメタル等を用いてもよい。
極７の材料としてポリシリコンを用いたが、これに限ら
れず、他の導電性材料、例えばポリサイド、ポリメタル
又はメタル等を用いてもよい。
【００５４】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法について、ＬＤＤ
構造のサイドウォールの形成後における、ソース領域及
びドレイン領域形成のための不純物の注入工程から該不
純物の活性化のための熱処理工程までを例として図面を
参照しながら説明する。尚、第２の実施形態に係る半導
体装置の製造方法は、本発明の半導体装置の洗浄方法
（「課題を解決するための手段」参照）を用いたもので
ある。また、第２の実施形態においては、図１（ａ）〜
（ｄ）に示す第１の実施形態に係る半導体装置の製造方
法によって、サイドウォール９の形成まで終了している
ものとする。
実施形態に係る半導体装置の製造方法について、ＬＤＤ
構造のサイドウォールの形成後における、ソース領域及
びドレイン領域形成のための不純物の注入工程から該不
純物の活性化のための熱処理工程までを例として図面を
参照しながら説明する。尚、第２の実施形態に係る半導
体装置の製造方法は、本発明の半導体装置の洗浄方法
（「課題を解決するための手段」参照）を用いたもので
ある。また、第２の実施形態においては、図１（ａ）〜
（ｄ）に示す第１の実施形態に係る半導体装置の製造方
法によって、サイドウォール９の形成まで終了している
ものとする。
【００５５】図２（ａ）〜（ｃ）は第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【００５６】まず、図２（ａ）に示すように、ｎＭＯＳ
ＦＥＴ形成領域ＲnmosつまりＰウェル４を覆うように第
１のレジストパターン１０を形成した後、該第１のレジ
ストパターン１０、並びにｐＭＯＳＦＥＴ形成領域Ｒ
pmos上のゲート電極７及びサイドウォール９をマスクと
して、ｐＭＯＳＦＥＴ形成領域Ｒpmosに対してＰ型不純
物、例えばＢを注入して、ｐＭＯＳＦＥＴのソース・ド
レイン領域となるＰ型不純物拡散層１１を形成する。
ＦＥＴ形成領域ＲnmosつまりＰウェル４を覆うように第
１のレジストパターン１０を形成した後、該第１のレジ
ストパターン１０、並びにｐＭＯＳＦＥＴ形成領域Ｒ
pmos上のゲート電極７及びサイドウォール９をマスクと
して、ｐＭＯＳＦＥＴ形成領域Ｒpmosに対してＰ型不純
物、例えばＢを注入して、ｐＭＯＳＦＥＴのソース・ド
レイン領域となるＰ型不純物拡散層１１を形成する。
【００５７】その後、第１のレジストパターン１０をア
ッシングとＳＰＭ洗浄とを順次用いて除去する。このと
き、アッシングによりシリコン基板１の表面にはアッシ
ング酸化膜（図示省略）が形成される。続いて、基板表
面に付着するパーティクル又はレジスト残さ等のアッシ
ング残さを除去するために、例えばＢＨＦ水溶液（ＨＦ
濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用
いて、サイドウォール９を構成するＣＶＤ膜（具体的に
はＴＥＯＳ膜８）の熱酸化膜に対するエッチング選択比
が５以下になるようにシリコン基板１に対して洗浄を行
なう。具体的には、ＢＨＦ水溶液により基板表面のアッ
シング酸化膜を約０．５ｎｍ（熱酸化膜換算量）エッチ
ングすることによって、つまり、アッシング酸化膜をリ
フトオフすることによってアッシング残さを除去する。
その後、シリコン基板１上に残留する有機成分又はパー
ティクル等を除去するために、Ｏ3 含有水及びＴＭＡＨ
水溶液を順次用いてシリコン基板１に対して洗浄を行な
う。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で行
なう。
ッシングとＳＰＭ洗浄とを順次用いて除去する。このと
き、アッシングによりシリコン基板１の表面にはアッシ
ング酸化膜（図示省略）が形成される。続いて、基板表
面に付着するパーティクル又はレジスト残さ等のアッシ
ング残さを除去するために、例えばＢＨＦ水溶液（ＨＦ
濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用
いて、サイドウォール９を構成するＣＶＤ膜（具体的に
はＴＥＯＳ膜８）の熱酸化膜に対するエッチング選択比
が５以下になるようにシリコン基板１に対して洗浄を行
なう。具体的には、ＢＨＦ水溶液により基板表面のアッ
シング酸化膜を約０．５ｎｍ（熱酸化膜換算量）エッチ
ングすることによって、つまり、アッシング酸化膜をリ
フトオフすることによってアッシング残さを除去する。
その後、シリコン基板１上に残留する有機成分又はパー
ティクル等を除去するために、Ｏ3 含有水及びＴＭＡＨ
水溶液を順次用いてシリコン基板１に対して洗浄を行な
う。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で行
なう。
【００５８】次に、図２（ｂ）に示すように、ｐＭＯＳ
ＦＥＴ形成領域ＲpmosつまりＮウェル３を覆うように第
２のレジストパターン１２を形成した後、該第２のレジ
ストパターン１２、並びにｎＭＯＳＦＥＴ形成領域Ｒ
nmos上のゲート電極７及びサイドウォール９をマスクと
して、ｎＭＯＳＦＥＴ形成領域Ｒnmosに対してＮ型不純
物、例えばＡｓを注入して、ｎＭＯＳＦＥＴのソース・
ドレイン領域となるＮ型不純物拡散層１３を形成する。
ＦＥＴ形成領域ＲpmosつまりＮウェル３を覆うように第
２のレジストパターン１２を形成した後、該第２のレジ
ストパターン１２、並びにｎＭＯＳＦＥＴ形成領域Ｒ
nmos上のゲート電極７及びサイドウォール９をマスクと
して、ｎＭＯＳＦＥＴ形成領域Ｒnmosに対してＮ型不純
物、例えばＡｓを注入して、ｎＭＯＳＦＥＴのソース・
ドレイン領域となるＮ型不純物拡散層１３を形成する。
【００５９】その後、第２のレジストパターン１２をア
ッシングとＳＰＭ洗浄とを順次用いて除去する。このと
き、アッシングによりシリコン基板１の表面にはアッシ
ング酸化膜（図示省略）が形成される。続いて、基板表
面に付着するパーティクル又はレジスト残さ等のアッシ
ング残さを除去するために、例えばＢＨＦ水溶液（ＨＦ
濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用
いて、サイドウォール９を構成するＴＥＯＳ膜８の熱酸
化膜に対するエッチング選択比が５以下になるようにシ
リコン基板１に対して洗浄を行なう。具体的には、ＢＨ
Ｆ水溶液により基板表面のアッシング酸化膜を約０．５
ｎｍ（熱酸化膜換算量）エッチングすることによって、
アッシング残さをリフトオフにより除去する。その後、
シリコン基板１をさらに清浄化するために、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いてシリコン基板１に対し
て洗浄を行なう。ここで、ＴＭＡＨ水溶液を用いた洗浄
は室温下で行なう。
ッシングとＳＰＭ洗浄とを順次用いて除去する。このと
き、アッシングによりシリコン基板１の表面にはアッシ
ング酸化膜（図示省略）が形成される。続いて、基板表
面に付着するパーティクル又はレジスト残さ等のアッシ
ング残さを除去するために、例えばＢＨＦ水溶液（ＨＦ
濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用
いて、サイドウォール９を構成するＴＥＯＳ膜８の熱酸
化膜に対するエッチング選択比が５以下になるようにシ
リコン基板１に対して洗浄を行なう。具体的には、ＢＨ
Ｆ水溶液により基板表面のアッシング酸化膜を約０．５
ｎｍ（熱酸化膜換算量）エッチングすることによって、
アッシング残さをリフトオフにより除去する。その後、
シリコン基板１をさらに清浄化するために、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いてシリコン基板１に対し
て洗浄を行なう。ここで、ＴＭＡＨ水溶液を用いた洗浄
は室温下で行なう。
【００６０】次に、図２（ｃ）に示すように、Ｐ型不純
物拡散層１１及びＮ型不純物拡散層１３のそれぞれに含
まれる不純物を活性化するために、シリコン基板１に対
して熱処理、例えば短時間アニール（ＲＴＡ）を行な
う。このとき、ＲＴＡを行なう直前に、例えばＢＨＦ水
溶液（ＨＦ濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体
積％）を用いて、サイドウォール９を構成するＴＥＯＳ
膜８の熱酸化膜に対するエッチング選択比が５以下にな
るように、シリコン基板１を清浄化するための前洗浄を
行なう。具体的には、ＢＨＦ水溶液により基板表面のア
ッシング酸化膜を約０．２ｎｍ（熱酸化膜換算量）エッ
チングすることによって、基板表面に付着したパーティ
クル等をリフトオフにより除去する。続いて、シリコン
基板１上に残存する有機物等を除去するために、Ｏ3 含
有水及びＴＭＡＨ水溶液を順次用いてシリコン基板１に
対して洗浄を行なう。ここで、ＴＭＡＨ水溶液を用いた
洗浄は室温下で行なう。
物拡散層１１及びＮ型不純物拡散層１３のそれぞれに含
まれる不純物を活性化するために、シリコン基板１に対
して熱処理、例えば短時間アニール（ＲＴＡ）を行な
う。このとき、ＲＴＡを行なう直前に、例えばＢＨＦ水
溶液（ＨＦ濃度：０．１体積％、ＮＨ4 Ｆ濃度：４０体
積％）を用いて、サイドウォール９を構成するＴＥＯＳ
膜８の熱酸化膜に対するエッチング選択比が５以下にな
るように、シリコン基板１を清浄化するための前洗浄を
行なう。具体的には、ＢＨＦ水溶液により基板表面のア
ッシング酸化膜を約０．２ｎｍ（熱酸化膜換算量）エッ
チングすることによって、基板表面に付着したパーティ
クル等をリフトオフにより除去する。続いて、シリコン
基板１上に残存する有機物等を除去するために、Ｏ3 含
有水及びＴＭＡＨ水溶液を順次用いてシリコン基板１に
対して洗浄を行なう。ここで、ＴＭＡＨ水溶液を用いた
洗浄は室温下で行なう。
【００６１】以上に説明したように、第２の実施形態に
よると、ソース領域及びドレイン領域形成のための不純
物注入工程でマスクとして用いられる第１のレジストパ
ターン１０又は第２のレジストパターン１２をアッシン
グにより除去した後、ＣＶＤ酸化膜の熱酸化膜に対する
エッチング選択比が５以下になるようにシリコン基板１
に対して洗浄を行なう。このため、アッシング残さを除
去するために、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５を越える従来のＡＰＭ洗浄を用いた場合
と比べて、サイドウォール９を構成するＣＶＤ酸化膜
（ＴＥＯＳ膜８）の後退量を確実に低減できる。また、
ソース領域及びドレイン領域となるＰ型不純物拡散層１
１又はＮ型不純物拡散層１３に含まれる不純物を活性化
するために熱処理を行なう直前に、ＣＶＤ酸化膜の熱酸
化膜に対するエッチング選択比が５以下になるようにシ
リコン基板１に対して前洗浄を行なう。このため、該前
洗浄において、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５を越える従来のＡＰＭ洗浄を用いた場合
と比べて、サイドウォール９の後退量を確実に低減でき
る。その結果、ソース・ドレイン領域の表面にシリサイ
ド層を形成したときにシリサイド層がゲート電極７の方
向に拡大することを防止できるので、半導体装置が微細
化した場合にも、ゲート電極７とソース領域又はドレイ
ン領域との間でリーク電流が発生することを防止でき
る。また、前述の各洗浄工程でＢＨＦ水溶液を用いるた
め、シリコン基板１の表面をリフトオフして該表面に付
着しているパーティクル等を除去できる。さらに、ＢＨ
Ｆ水溶液を用いた洗浄の後に、Ｏ3含有水及びＴＭＡＨ
水溶液を順次用いて洗浄を行なうため、従来のＳＰＭ＋
ＡＰＭ洗浄と比べて同等以上の洗浄能力を得ることがで
きる。従って、サイドウォール９の後退に起因するリー
ク電流発生の防止と半導体装置の確実な清浄化とを両立
できるため、微細な半導体装置を安定的に製造できるの
で、高速且つ低消費電力で動作する半導体装置を高い歩
留りで製造できる。
よると、ソース領域及びドレイン領域形成のための不純
物注入工程でマスクとして用いられる第１のレジストパ
ターン１０又は第２のレジストパターン１２をアッシン
グにより除去した後、ＣＶＤ酸化膜の熱酸化膜に対する
エッチング選択比が５以下になるようにシリコン基板１
に対して洗浄を行なう。このため、アッシング残さを除
去するために、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５を越える従来のＡＰＭ洗浄を用いた場合
と比べて、サイドウォール９を構成するＣＶＤ酸化膜
（ＴＥＯＳ膜８）の後退量を確実に低減できる。また、
ソース領域及びドレイン領域となるＰ型不純物拡散層１
１又はＮ型不純物拡散層１３に含まれる不純物を活性化
するために熱処理を行なう直前に、ＣＶＤ酸化膜の熱酸
化膜に対するエッチング選択比が５以下になるようにシ
リコン基板１に対して前洗浄を行なう。このため、該前
洗浄において、ＣＶＤ酸化膜の熱酸化膜に対するエッチ
ング選択比が５を越える従来のＡＰＭ洗浄を用いた場合
と比べて、サイドウォール９の後退量を確実に低減でき
る。その結果、ソース・ドレイン領域の表面にシリサイ
ド層を形成したときにシリサイド層がゲート電極７の方
向に拡大することを防止できるので、半導体装置が微細
化した場合にも、ゲート電極７とソース領域又はドレイ
ン領域との間でリーク電流が発生することを防止でき
る。また、前述の各洗浄工程でＢＨＦ水溶液を用いるた
め、シリコン基板１の表面をリフトオフして該表面に付
着しているパーティクル等を除去できる。さらに、ＢＨ
Ｆ水溶液を用いた洗浄の後に、Ｏ3含有水及びＴＭＡＨ
水溶液を順次用いて洗浄を行なうため、従来のＳＰＭ＋
ＡＰＭ洗浄と比べて同等以上の洗浄能力を得ることがで
きる。従って、サイドウォール９の後退に起因するリー
ク電流発生の防止と半導体装置の確実な清浄化とを両立
できるため、微細な半導体装置を安定的に製造できるの
で、高速且つ低消費電力で動作する半導体装置を高い歩
留りで製造できる。
【００６２】尚、第２の実施形態において、不純物注入
用マスクとなる第１のレジストパターン１０又は第２の
レジストパターン１２をアッシングにより除去した後、
引き続いて、まず、ＢＨＦ水溶液を用いて洗浄を行な
い、その後、Ｏ3 含有水及びＴＭＡＨ水溶液を順次用い
て洗浄を行なった。これに代えて、アッシングに続い
て、まず、ＴＭＡＨ水溶液を用いて洗浄を行なった後、
ＢＨＦ水溶液及びＯ3 含有水を順次用いて洗浄を行なっ
てもよい。この場合も、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて、サイドウォール９の後退量を低減させつつ十分な
洗浄能力を得ることができる。
用マスクとなる第１のレジストパターン１０又は第２の
レジストパターン１２をアッシングにより除去した後、
引き続いて、まず、ＢＨＦ水溶液を用いて洗浄を行な
い、その後、Ｏ3 含有水及びＴＭＡＨ水溶液を順次用い
て洗浄を行なった。これに代えて、アッシングに続い
て、まず、ＴＭＡＨ水溶液を用いて洗浄を行なった後、
ＢＨＦ水溶液及びＯ3 含有水を順次用いて洗浄を行なっ
てもよい。この場合も、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて、サイドウォール９の後退量を低減させつつ十分な
洗浄能力を得ることができる。
【００６３】また、第２の実施形態において、Ｐ型不純
物拡散層１１又はＮ型不純物拡散層１３に含まれる不純
物を活性化するための熱処理を行なう直前に、まず、Ｂ
ＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。これ
に代えて、前述の熱処理を行なう直前に、まず、ＴＭＡ
Ｈ水溶液を用いて洗浄を行なった後、ＢＨＦ水溶液及び
Ｏ3 含有水を順次用いて洗浄を行なってもよい。この場
合も、従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォ
ール９の後退量を低減させつつ十分な洗浄能力を得るこ
とができる。
物拡散層１１又はＮ型不純物拡散層１３に含まれる不純
物を活性化するための熱処理を行なう直前に、まず、Ｂ
ＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。これ
に代えて、前述の熱処理を行なう直前に、まず、ＴＭＡ
Ｈ水溶液を用いて洗浄を行なった後、ＢＨＦ水溶液及び
Ｏ3 含有水を順次用いて洗浄を行なってもよい。この場
合も、従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォ
ール９の後退量を低減させつつ十分な洗浄能力を得るこ
とができる。
【００６４】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法について、ＬＤＤ
構造のサイドウォールの形成後における、コンタクト領
域となるシリサイド層の形成工程を例として図面を参照
しながら説明する。尚、第３の実施形態に係る半導体装
置の製造方法は、本発明の半導体装置の洗浄方法（「課
題を解決するための手段」参照）を用いたものである。
また、第３の実施形態においては、図１（ａ）〜（ｄ）
に示す第１の実施形態に係る半導体装置の製造方法、及
び図２（ａ）〜（ｃ）に示す第２の実施形態に係る半導
体装置の製造方法によって、Ｐ型不純物拡散層１１及び
Ｎ型不純物拡散層１３の形成まで終了しているものとす
る。
実施形態に係る半導体装置の製造方法について、ＬＤＤ
構造のサイドウォールの形成後における、コンタクト領
域となるシリサイド層の形成工程を例として図面を参照
しながら説明する。尚、第３の実施形態に係る半導体装
置の製造方法は、本発明の半導体装置の洗浄方法（「課
題を解決するための手段」参照）を用いたものである。
また、第３の実施形態においては、図１（ａ）〜（ｄ）
に示す第１の実施形態に係る半導体装置の製造方法、及
び図２（ａ）〜（ｃ）に示す第２の実施形態に係る半導
体装置の製造方法によって、Ｐ型不純物拡散層１１及び
Ｎ型不純物拡散層１３の形成まで終了しているものとす
る。
【００６５】図３（ａ）、（ｂ）及び図４（ａ）、
（ｂ）は第３の実施形態に係る半導体装置の製造方法の
各工程を示す断面図である。
（ｂ）は第３の実施形態に係る半導体装置の製造方法の
各工程を示す断面図である。
【００６６】まず、図３（ａ）に示すように、シリコン
基板１の上に全面に亘ってＣＶＤ法によりシリコン酸化
膜１４を堆積した後、シリサイド層形成領域以外の他の
領域（非シリサイド化領域）を覆うレジストパターン１
５を形成する。
基板１の上に全面に亘ってＣＶＤ法によりシリコン酸化
膜１４を堆積した後、シリサイド層形成領域以外の他の
領域（非シリサイド化領域）を覆うレジストパターン１
５を形成する。
【００６７】次に、図３（ｂ）に示すように、レジスト
パターン１５をマスクとしてシリコン酸化膜１４に対し
てウェットエッチングを行なって、シリコン酸化膜１４
におけるシリサイド層形成領域（具体的にはｐＭＯＳＦ
ＥＴ形成領域Ｒpmosの一部）に設けられている部分を除
去する。これにより、パターン化されたシリコン酸化膜
１４から、シリサイド層形成領域のＰ型不純物拡散層１
１及びゲート電極７が露出する。その後、エッチングマ
スクとして使用したレジストパターン１５をアッシング
とＳＰＭ洗浄とを順次用いて除去する。このとき、アッ
シングによりシリコン基板１の表面にはアッシング酸化
膜（図示省略）が形成される。続いて、基板表面に付着
するパーティクル又はレジスト残さ等のアッシング残さ
を除去するために、例えばＢＨＦ水溶液（ＨＦ濃度：
０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、
サイドウォール９を構成するＴＥＯＳ膜８の熱酸化膜に
対するエッチング選択比が５以下になるようにシリコン
基板１に対して洗浄を行なう。具体的には、アッシング
酸化膜が形成された基板表面をＢＨＦ水溶液により約
０．２ｎｍ（熱酸化膜換算量）エッチングすることによ
って、アッシング残さをリフトオフにより除去する。そ
の後、シリコン基板１上に残留する有機物又はパーティ
クル等を除去するために、Ｏ3 含有水及びＴＭＡＨ水溶
液を順次用いてシリコン基板１に対して洗浄を行なう。
ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で行な
う。
パターン１５をマスクとしてシリコン酸化膜１４に対し
てウェットエッチングを行なって、シリコン酸化膜１４
におけるシリサイド層形成領域（具体的にはｐＭＯＳＦ
ＥＴ形成領域Ｒpmosの一部）に設けられている部分を除
去する。これにより、パターン化されたシリコン酸化膜
１４から、シリサイド層形成領域のＰ型不純物拡散層１
１及びゲート電極７が露出する。その後、エッチングマ
スクとして使用したレジストパターン１５をアッシング
とＳＰＭ洗浄とを順次用いて除去する。このとき、アッ
シングによりシリコン基板１の表面にはアッシング酸化
膜（図示省略）が形成される。続いて、基板表面に付着
するパーティクル又はレジスト残さ等のアッシング残さ
を除去するために、例えばＢＨＦ水溶液（ＨＦ濃度：
０．１体積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、
サイドウォール９を構成するＴＥＯＳ膜８の熱酸化膜に
対するエッチング選択比が５以下になるようにシリコン
基板１に対して洗浄を行なう。具体的には、アッシング
酸化膜が形成された基板表面をＢＨＦ水溶液により約
０．２ｎｍ（熱酸化膜換算量）エッチングすることによ
って、アッシング残さをリフトオフにより除去する。そ
の後、シリコン基板１上に残留する有機物又はパーティ
クル等を除去するために、Ｏ3 含有水及びＴＭＡＨ水溶
液を順次用いてシリコン基板１に対して洗浄を行なう。
ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で行な
う。
【００６８】次に、図４（ａ）に示すように、シリコン
基板１の上に全面に亘って、上層側からＴｉＮ膜及びＣ
ｏ膜が積層されたシリサイド層形成用金属膜１６を堆積
する。このとき、シリサイド層形成用金属膜１６を堆積
する直前に、例えばＢＨＦ水溶液（ＨＦ濃度：０．１体
積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、サイドウ
ォール９を構成するＴＥＯＳ膜８の熱酸化膜に対するエ
ッチング選択比が５以下になるように、シリコン基板１
を清浄化するための前洗浄を行なう。具体的には、アッ
シング酸化膜が形成された基板表面をＢＨＦ水溶液によ
り約０．２ｎｍ（熱酸化膜換算量）エッチングすること
によって、基板表面に付着したパーティクル等をリフト
オフにより除去する。続いて、シリコン基板１上に残存
する有機物等を除去するために、Ｏ3 含有水及びＴＭＡ
Ｈ水溶液を順次用いてシリコン基板１に対して洗浄を行
なう。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で
行なう。
基板１の上に全面に亘って、上層側からＴｉＮ膜及びＣ
ｏ膜が積層されたシリサイド層形成用金属膜１６を堆積
する。このとき、シリサイド層形成用金属膜１６を堆積
する直前に、例えばＢＨＦ水溶液（ＨＦ濃度：０．１体
積％、ＮＨ4 Ｆ濃度：４０体積％）を用いて、サイドウ
ォール９を構成するＴＥＯＳ膜８の熱酸化膜に対するエ
ッチング選択比が５以下になるように、シリコン基板１
を清浄化するための前洗浄を行なう。具体的には、アッ
シング酸化膜が形成された基板表面をＢＨＦ水溶液によ
り約０．２ｎｍ（熱酸化膜換算量）エッチングすること
によって、基板表面に付着したパーティクル等をリフト
オフにより除去する。続いて、シリコン基板１上に残存
する有機物等を除去するために、Ｏ3 含有水及びＴＭＡ
Ｈ水溶液を順次用いてシリコン基板１に対して洗浄を行
なう。ここで、ＴＭＡＨ水溶液を用いた洗浄は室温下で
行なう。
【００６９】次に、シリコン基板１に対してＲＴＡを行
なう。これにより、図４（ｂ）に示すように、シリサイ
ド層形成用金属膜１６の下層であるＣｏ膜と、パターン
化されたシリコン酸化膜１４の外側におけるＰ型不純物
拡散層１１及びゲート電極７のそれぞれの表面（つまり
シリサイド層形成領域におけるシリコン層表面）とが反
応する結果、Ｃｏシリサイド層１７が選択的に形成され
る。その後、シリサイド層形成用金属膜１６のうち、上
層のＴｉＮ膜と未反応のＣｏ膜とを選択的に除去するこ
とによって、サリサイド形成を完了する。
なう。これにより、図４（ｂ）に示すように、シリサイ
ド層形成用金属膜１６の下層であるＣｏ膜と、パターン
化されたシリコン酸化膜１４の外側におけるＰ型不純物
拡散層１１及びゲート電極７のそれぞれの表面（つまり
シリサイド層形成領域におけるシリコン層表面）とが反
応する結果、Ｃｏシリサイド層１７が選択的に形成され
る。その後、シリサイド層形成用金属膜１６のうち、上
層のＴｉＮ膜と未反応のＣｏ膜とを選択的に除去するこ
とによって、サリサイド形成を完了する。
【００７０】以上に説明したように、第３の実施形態に
よると、シリサイド層形成用マスク（つまりパターン化
されたシリコン酸化膜１４）を形成するためのレジスト
パターン１５をアッシングにより除去した後、ＣＶＤ酸
化膜の熱酸化膜に対するエッチング選択比が５以下にな
るようにシリコン基板１に対して洗浄を行なう。このた
め、アッシング残さを除去するために、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５を越える従来の
ＡＰＭ洗浄を用いた場合と比べて、サイドウォール９を
構成するＣＶＤ酸化膜（ＴＥＯＳ膜８）の後退量を確実
に低減できる。また、シリサイド層形成用金属膜１６を
堆積する直前に、ＣＶＤ酸化膜の熱酸化膜に対するエッ
チング選択比が５以下になるようにシリコン基板１に対
して前洗浄を行なう。このため、該前洗浄において、Ｃ
ＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５を
越える従来のＡＰＭ洗浄を用いた場合と比べて、サイド
ウォール９の後退量を確実に低減できる。その結果、Ｐ
型不純物拡散層１１つまりソース・ドレイン領域の表面
にＣｏシリサイド層１７を形成したときに、該Ｃｏシリ
サイド層１７がゲート電極７の方向に拡大することを防
止できるので、半導体装置が微細化した場合にも、ゲー
ト電極７とソース領域又はドレイン領域との間でリーク
電流が発生することを防止できる。また、前述の各洗浄
工程でＢＨＦ水溶液を用いるため、シリコン基板１の表
面をリフトオフして該表面に付着しているパーティクル
等を除去できる。さらに、ＢＨＦ水溶液を用いた洗浄の
後に、Ｏ3 含有水及びＴＭＡＨ水溶液を順次用いて洗浄
を行なうため、従来のＳＰＭ＋ＡＰＭ洗浄と比べて同等
以上の洗浄能力を得ることができる。従って、サイドウ
ォール９の後退に起因するリーク電流発生の防止と半導
体装置の確実な清浄化とを両立できるため、微細な半導
体装置を安定的に製造できるので、高速且つ低消費電力
で動作する半導体装置を高い歩留りで製造できる。
よると、シリサイド層形成用マスク（つまりパターン化
されたシリコン酸化膜１４）を形成するためのレジスト
パターン１５をアッシングにより除去した後、ＣＶＤ酸
化膜の熱酸化膜に対するエッチング選択比が５以下にな
るようにシリコン基板１に対して洗浄を行なう。このた
め、アッシング残さを除去するために、ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５を越える従来の
ＡＰＭ洗浄を用いた場合と比べて、サイドウォール９を
構成するＣＶＤ酸化膜（ＴＥＯＳ膜８）の後退量を確実
に低減できる。また、シリサイド層形成用金属膜１６を
堆積する直前に、ＣＶＤ酸化膜の熱酸化膜に対するエッ
チング選択比が５以下になるようにシリコン基板１に対
して前洗浄を行なう。このため、該前洗浄において、Ｃ
ＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５を
越える従来のＡＰＭ洗浄を用いた場合と比べて、サイド
ウォール９の後退量を確実に低減できる。その結果、Ｐ
型不純物拡散層１１つまりソース・ドレイン領域の表面
にＣｏシリサイド層１７を形成したときに、該Ｃｏシリ
サイド層１７がゲート電極７の方向に拡大することを防
止できるので、半導体装置が微細化した場合にも、ゲー
ト電極７とソース領域又はドレイン領域との間でリーク
電流が発生することを防止できる。また、前述の各洗浄
工程でＢＨＦ水溶液を用いるため、シリコン基板１の表
面をリフトオフして該表面に付着しているパーティクル
等を除去できる。さらに、ＢＨＦ水溶液を用いた洗浄の
後に、Ｏ3 含有水及びＴＭＡＨ水溶液を順次用いて洗浄
を行なうため、従来のＳＰＭ＋ＡＰＭ洗浄と比べて同等
以上の洗浄能力を得ることができる。従って、サイドウ
ォール９の後退に起因するリーク電流発生の防止と半導
体装置の確実な清浄化とを両立できるため、微細な半導
体装置を安定的に製造できるので、高速且つ低消費電力
で動作する半導体装置を高い歩留りで製造できる。
【００７１】尚、第３の実施形態において、シリサイド
層形成用マスクを形成するためのレジストパターン１５
をアッシングにより除去した後、引き続いて、まず、Ｂ
ＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。これ
に代えて、アッシングに続いて、まず、ＴＭＡＨ水溶液
を用いて洗浄を行なった後、ＢＨＦ水溶液及びＯ3 含有
水を順次用いて洗浄を行なってもよい。この場合も、従
来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォール９の
後退量を低減させつつ十分な洗浄能力を得ることができ
る。
層形成用マスクを形成するためのレジストパターン１５
をアッシングにより除去した後、引き続いて、まず、Ｂ
ＨＦ水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水
及びＴＭＡＨ水溶液を順次用いて洗浄を行なった。これ
に代えて、アッシングに続いて、まず、ＴＭＡＨ水溶液
を用いて洗浄を行なった後、ＢＨＦ水溶液及びＯ3 含有
水を順次用いて洗浄を行なってもよい。この場合も、従
来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォール９の
後退量を低減させつつ十分な洗浄能力を得ることができ
る。
【００７２】また、第３の実施形態において、シリサイ
ド層形成用金属膜１６を堆積する直前に、まず、ＢＨＦ
水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水及び
ＴＭＡＨ水溶液を順次用いて洗浄を行なった。これに代
えて、シリサイド層形成用金属膜１６を堆積する直前
に、まず、ＴＭＡＨ水溶液を用いて洗浄を行なった後、
ＢＨＦ水溶液及びＯ3 含有水を順次用いて洗浄を行なっ
てもよい。この場合も、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて、サイドウォール９の後退量を低減させつつ十分な
洗浄能力を得ることができる。
ド層形成用金属膜１６を堆積する直前に、まず、ＢＨＦ
水溶液を用いて洗浄を行ない、その後、Ｏ3 含有水及び
ＴＭＡＨ水溶液を順次用いて洗浄を行なった。これに代
えて、シリサイド層形成用金属膜１６を堆積する直前
に、まず、ＴＭＡＨ水溶液を用いて洗浄を行なった後、
ＢＨＦ水溶液及びＯ3 含有水を順次用いて洗浄を行なっ
てもよい。この場合も、従来のＳＰＭ＋ＡＰＭ洗浄と比
べて、サイドウォール９の後退量を低減させつつ十分な
洗浄能力を得ることができる。
【００７３】また、第３の実施形態において、シリサイ
ド層形成形成領域にＣｏ（コバルト）シリサイド層１７
を形成したが、これに代えて、他の金属シリサイド層、
例えばチタンシリサイド層又はニッケルシリサイド層を
形成してもよい。
ド層形成形成領域にＣｏ（コバルト）シリサイド層１７
を形成したが、これに代えて、他の金属シリサイド層、
例えばチタンシリサイド層又はニッケルシリサイド層を
形成してもよい。
【００７４】以下、第１〜第３の実施形態に係る半導体
装置の製造方法を連続的に用いて、ＬＤＤ構造のサイド
ウォールの形成からコンタクト領域となるシリサイド層
の形成までを行なった場合のサイドウォールの後退量
と、第１〜第３の実施形態に係る半導体装置の製造方法
における本発明のＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を従来の
ＳＰＭ＋ＡＰＭ洗浄に置き換えた場合（比較例）のサイ
ドウォールの後退量とを比較した結果について説明す
る。
装置の製造方法を連続的に用いて、ＬＤＤ構造のサイド
ウォールの形成からコンタクト領域となるシリサイド層
の形成までを行なった場合のサイドウォールの後退量
と、第１〜第３の実施形態に係る半導体装置の製造方法
における本発明のＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を従来の
ＳＰＭ＋ＡＰＭ洗浄に置き換えた場合（比較例）のサイ
ドウォールの後退量とを比較した結果について説明す
る。
【００７５】図５（ａ）は比較例におけるサイドウォー
ルの後退量を模式的に示しており、図５（ｂ）は第１〜
第３の実施形態を連続的に用いた場合におけるサイドウ
ォールの後退量を模式的に示している。尚、比較例にお
いては、第１〜第３の実施形態と対応する部材には同一
の符号（但し’（ダッシュ）付き）を付すことにより説
明を省略する。また、図５（ａ）及び（ｂ）において
は、説明上不可欠な部材以外は図示を省略している。
ルの後退量を模式的に示しており、図５（ｂ）は第１〜
第３の実施形態を連続的に用いた場合におけるサイドウ
ォールの後退量を模式的に示している。尚、比較例にお
いては、第１〜第３の実施形態と対応する部材には同一
の符号（但し’（ダッシュ）付き）を付すことにより説
明を省略する。また、図５（ａ）及び（ｂ）において
は、説明上不可欠な部材以外は図示を省略している。
【００７６】図５（ａ）に示すように、比較例において
は、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が大きいＡＰＭ洗浄を用いているため、形成直後のサイ
ドウォール９’Ａと比べて、Ｃｏシリサイド層１７’が
形成された時点でのサイドウォール９’Ｂが大きく後退
している。その結果、Ｃｏシリサイド層１７’がゲート
電極７’の方向に拡大するので、ゲート電極７’とソー
ス領域又はドレイン領域との間でリーク電流が発生しや
すくなる。
は、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が大きいＡＰＭ洗浄を用いているため、形成直後のサイ
ドウォール９’Ａと比べて、Ｃｏシリサイド層１７’が
形成された時点でのサイドウォール９’Ｂが大きく後退
している。その結果、Ｃｏシリサイド層１７’がゲート
電極７’の方向に拡大するので、ゲート電極７’とソー
ス領域又はドレイン領域との間でリーク電流が発生しや
すくなる。
【００７７】それに対して、図５（ｂ）に示すように、
第１〜第３の実施形態を連続的に用いた場合において
は、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が小さい大きいＢＨＦ洗浄を用いているため、形成直後
のサイドウォール９Ａと比べて、Ｃｏシリサイド層１７
が形成された時点でのサイドウォール９Ｂがほとんど後
退していない。具体的には、サイドウォール形成からシ
リサイド層形成までの間に、例えば熱酸化膜換算エッチ
ング量が約０．５ｎｍのＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を
６回行なった場合、熱酸化膜換算エッチング量が同じ約
０．５ｎｍのＳＰＭ＋ＡＰＭ洗浄を比較例で６回行なっ
た場合と比べて、サイドウォール９の後退量をゲート電
極７の一側面について約１０ｎｍ低減できる。その結
果、Ｃｏシリサイド層１７がゲート電極７の方向に拡大
することがないので、ゲート電極７とソース領域又はド
レイン領域との間でリーク電流が発生しにくくなる。
第１〜第３の実施形態を連続的に用いた場合において
は、ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が小さい大きいＢＨＦ洗浄を用いているため、形成直後
のサイドウォール９Ａと比べて、Ｃｏシリサイド層１７
が形成された時点でのサイドウォール９Ｂがほとんど後
退していない。具体的には、サイドウォール形成からシ
リサイド層形成までの間に、例えば熱酸化膜換算エッチ
ング量が約０．５ｎｍのＢＨＦ＋Ｏ3 ＋ＴＭＡＨ洗浄を
６回行なった場合、熱酸化膜換算エッチング量が同じ約
０．５ｎｍのＳＰＭ＋ＡＰＭ洗浄を比較例で６回行なっ
た場合と比べて、サイドウォール９の後退量をゲート電
極７の一側面について約１０ｎｍ低減できる。その結
果、Ｃｏシリサイド層１７がゲート電極７の方向に拡大
することがないので、ゲート電極７とソース領域又はド
レイン領域との間でリーク電流が発生しにくくなる。
【００７８】
【発明の効果】本発明によると、サイドウォール形成工
程からシリサイド層形成工程までの間の各洗浄工程で、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
以下になるように半導体基板に対して洗浄を行なうた
め、従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォー
ルを構成するＣＶＤ酸化膜の後退量を確実に低減でき
る。このため、ソース・ドレイン領域の表面に形成され
るシリサイド層がゲート電極方向に拡大することがない
ので、半導体装置が微細化しても、ゲート電極とソース
領域又はドレイン領域との間でリーク電流が発生するこ
とを防止できる。また、洗浄液として、例えばＢＨＦ水
溶液又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を
用いることにより、ポリマー、レジスト残さ又はパーテ
ィクル等を除去する洗浄能力を従来のＳＰＭ＋ＡＰＭ洗
浄と比べて同程度又はそれ以上にすることができる。従
って、サイドウォールの後退に起因するリーク電流発生
の防止と半導体装置の確実な清浄化とを両立できるた
め、微細な半導体装置を安定的に製造できるので、高速
且つ低消費電力で動作する半導体装置を高い歩留りで製
造できる。
程からシリサイド層形成工程までの間の各洗浄工程で、
ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比が５
以下になるように半導体基板に対して洗浄を行なうた
め、従来のＳＰＭ＋ＡＰＭ洗浄と比べて、サイドウォー
ルを構成するＣＶＤ酸化膜の後退量を確実に低減でき
る。このため、ソース・ドレイン領域の表面に形成され
るシリサイド層がゲート電極方向に拡大することがない
ので、半導体装置が微細化しても、ゲート電極とソース
領域又はドレイン領域との間でリーク電流が発生するこ
とを防止できる。また、洗浄液として、例えばＢＨＦ水
溶液又はＢＨＦ水溶液と他の洗浄液との組み合わせ等を
用いることにより、ポリマー、レジスト残さ又はパーテ
ィクル等を除去する洗浄能力を従来のＳＰＭ＋ＡＰＭ洗
浄と比べて同程度又はそれ以上にすることができる。従
って、サイドウォールの後退に起因するリーク電流発生
の防止と半導体装置の確実な清浄化とを両立できるた
め、微細な半導体装置を安定的に製造できるので、高速
且つ低消費電力で動作する半導体装置を高い歩留りで製
造できる。
【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第３の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図４】（ａ）及び（ｂ）は本発明の第３の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図５】（ａ）は従来のＳＰＭ＋ＡＰＭ洗浄を用いた比
較例に係る半導体装置の製造方法を用いてＬＤＤ構造の
サイドウォールの形成からコンタクト領域となるシリサ
イド層の形成までを行なった場合におけるサイドウォー
ルの後退量を模式的に示す図であり、（ｂ）は本発明の
第１〜第３の実施形態に係る半導体装置の製造方法を連
続的に用いてＬＤＤ構造のサイドウォールの形成からコ
ンタクト領域となるシリサイド層の形成までを行なった
場合におけるサイドウォールの後退量を模式的に示す図
である。
較例に係る半導体装置の製造方法を用いてＬＤＤ構造の
サイドウォールの形成からコンタクト領域となるシリサ
イド層の形成までを行なった場合におけるサイドウォー
ルの後退量を模式的に示す図であり、（ｂ）は本発明の
第１〜第３の実施形態に係る半導体装置の製造方法を連
続的に用いてＬＤＤ構造のサイドウォールの形成からコ
ンタクト領域となるシリサイド層の形成までを行なった
場合におけるサイドウォールの後退量を模式的に示す図
である。
１ シリコン基板
２ 分離酸化膜
３ Ｎウェル
４ Ｐウェル
５ ゲート酸化膜
６ ポリシリコン膜
７ ゲート電極
８ ＴＥＯＳ膜
９ サイドウォール
９Ａ 形成直後のサイドウォール
９Ｂ シリサイド層形成時点でのサイドウォール
１０ 第１のレジストパターン
１１ Ｐ型不純物拡散層
１２ 第２のレジストパターン
１３ Ｎ型不純物拡散層
１４ シリコン酸化膜
１５ レジストパターン
１６ シリサイド層形成用金属膜
１７ Ｃｏシリサイド層
フロントページの続き
Ｆターム(参考） 5F043 AA28 BB27 GG04
5F048 AC03 BA01 BB05 BB08 BB09
BE03 BF06 BF16 BG01 BG13
DA25
5F140 AA00 AA24 AB03 BA01 BD05
BF03 BF04 BF05 BF11 BF18
BG08 BG12 BG27 BG34 BG38
BG41 BG52 BG53 BG60 BH15
BJ01 BJ08 BK02 BK08 BK13
BK21 BK29 BK34 CB04 CB08
CF04
Claims (13)
- 【請求項１】 半導体基板上のゲート電極の側面にＣＶ
Ｄ酸化膜からなるサイドウォールを形成した後に、前記
サイドウォールが露出した状態で、前記ＣＶＤ酸化膜の
熱酸化膜に対するエッチング選択比が５以下になるよう
に前記半導体基板に対して洗浄を行なう工程を備えてい
ることを特徴とする半導体装置の洗浄方法。 - 【請求項２】 前記半導体基板に対して洗浄を行なう工
程は、緩衝フッ酸を含む第１の洗浄液を用いて前記半導
体基板の表面をリフトオフすることにより、前記半導体
基板の表面に付着しているパーティクルを除去する工程
を含むことを特徴とする請求項１に記載の半導体装置の
洗浄方法。 - 【請求項３】 前記半導体基板に対して洗浄を行なう工
程は、オゾンを含む第２の洗浄液及びテトラメチルアン
モニウムハイドロオキサイドを含む第３の洗浄液のそれ
ぞれを用いて前記半導体基板に対して洗浄を行なう工程
を含むことを特徴とする請求項２に記載の半導体装置の
洗浄方法。 - 【請求項４】 前記ゲート電極は、ポリシリコン、ポリ
サイド、ポリメタル又はメタルよりなることを特徴とす
る請求項１〜３のいずれか１項に記載の半導体装置の洗
浄方法。 - 【請求項５】 半導体基板上にゲート電極を形成する工
程と、 前記半導体基板及びゲート電極のそれぞれの上にＣＶＤ
酸化膜を形成する工程と、 前記ＣＶＤ酸化膜に対してエッチバックを行なって、前
記ゲート電極の側面に前記ＣＶＤ酸化膜からなるサイド
ウォールを形成する工程と、 前記エッチバック時に生じたポリマーをアッシングによ
り除去した後、前記ＣＶＤ酸化膜の熱酸化膜に対するエ
ッチング選択比が５以下になるように前記半導体基板に
対して洗浄を行なう工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 半導体基板の素子形成領域の上にゲート
電極を形成する工程と、 前記ゲート電極の側面にＣＶＤ酸化膜からなるサイドウ
ォールを形成する工程と、 前記サイドウォールが形成された前記半導体基板の上
に、前記素子形成領域以外の他の領域を覆うレジストパ
ターンを形成する工程と、 前記レジストパターン、ゲート電極及びサイドウォール
をマスクとして、前記半導体基板に対して不純物を注入
することにより、ソース領域及びドレイン領域を形成す
る工程と、 前記レジストパターンをアッシングにより除去した後、
前記ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように前記半導体基板に対して洗浄を行
なう工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項７】 半導体基板上のゲート電極の側面にＣＶ
Ｄ酸化膜からなるサイドウォールを形成する工程と、 前記半導体基板における前記ゲート電極の両側に不純物
を注入することにより、ソース領域及びドレイン領域を
形成する工程と、 前記ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように、前記サイドウォール、ソース領
域及びドレイン領域が形成された前記半導体基板に対し
て洗浄を行なう工程と、 洗浄後の前記半導体基板に対して熱処理を行なって、前
記ソース領域及びドレイン領域に注入された不純物を活
性化する工程とを備えていることを特徴とする半導体装
置の製造方法。 - 【請求項８】 半導体基板上のゲート電極の側面にＣＶ
Ｄ酸化膜からなるサイドウォールを形成する工程と、 前記半導体基板における前記ゲート電極の両側に、ソー
ス領域又はドレイン領域となる不純物拡散層を形成する
工程と、 前記サイドウォール及び不純物拡散層が形成された前記
半導体基板の上に絶縁膜を形成する工程と、 少なくとも前記不純物拡散層の一部分の上に開口部を有
するレジストパターンをマスクとして、前記絶縁膜に対
してエッチングを行なって前記絶縁膜をパターン化する
工程と、 前記レジストパターンをアッシングにより除去した後、
前記ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように前記半導体基板に対して洗浄を行
なう工程と、 洗浄後の前記不純物拡散層の表面におけるパターン化さ
れた前記絶縁膜の外側の部分に金属シリサイド層を形成
する工程とを備えていることを特徴とする半導体装置の
製造方法。 - 【請求項９】 半導体基板上のゲート電極の側面にＣＶ
Ｄ酸化膜からなるサイドウォールを形成する工程と、 前記半導体基板における前記ゲート電極の両側に、ソー
ス領域又はドレイン領域となる不純物拡散層を形成する
工程と、 前記サイドウォール及び不純物拡散層が形成された前記
半導体基板の上に、少なくとも前記不純物拡散層の一部
分の上に開口部を有するマスクパターンを形成する工程
と、 前記ＣＶＤ酸化膜の熱酸化膜に対するエッチング選択比
が５以下になるように、前記マスクパターンが形成され
た前記半導体基板に対して洗浄を行なう工程と、 洗浄後の前記半導体基板の上に金属膜を形成した後、前
記半導体基板に対して熱処理を行なって、前記金属膜
と、前記不純物拡散層の表面における前記マスクパター
ンの外側の部分とを反応させることにより金属シリサイ
ド層を形成する工程とを備えていることを特徴とする半
導体装置の製造方法。 - 【請求項１０】 前記金属シリサイド層は、コバルトシ
リサイド層、チタンシリサイド層又はニッケルシリサイ
ド層であることを特徴とする請求項８又は９に記載の半
導体装置の製造方法。 - 【請求項１１】 前記半導体基板に対して洗浄を行なう
工程は、緩衝フッ酸を含む第１の洗浄液を用いて前記半
導体基板の表面をリフトオフすることにより、前記半導
体基板の表面に付着しているパーティクルを除去する工
程を含むことを特徴とする請求項５〜１０のいずれか１
項に記載の半導体装置の製造方法。 - 【請求項１２】 前記半導体基板に対して洗浄を行なう
工程は、オゾンを含む第２の洗浄液及びテトラメチルア
ンモニウムハイドロオキサイドを含む第３の洗浄液のそ
れぞれを用いて前記半導体基板に対して洗浄を行なう工
程を含むことを特徴とする請求項１１に記載の半導体装
置の製造方法。 - 【請求項１３】 前記ゲート電極は、ポリシリコン、ポ
リサイド、ポリメタル又はメタルよりなることを特徴と
する請求項５〜１２のいずれか１項に記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348200A JP2003152176A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置の洗浄方法及びその製造方法 |
| US10/292,903 US20030153170A1 (en) | 2001-11-14 | 2002-11-13 | Method for cleaning semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348200A JP2003152176A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置の洗浄方法及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152176A true JP2003152176A (ja) | 2003-05-23 |
Family
ID=19161064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001348200A Pending JP2003152176A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置の洗浄方法及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030153170A1 (ja) |
| JP (1) | JP2003152176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010286632A (ja) * | 2009-06-11 | 2010-12-24 | Asahi Glass Co Ltd | フォトマスクブランクスの洗浄方法 |
| JP2015216176A (ja) * | 2014-05-08 | 2015-12-03 | キヤノン株式会社 | 半導体装置の製造方法、及び、半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8366954B2 (en) | 2009-01-13 | 2013-02-05 | Avantor Performance Materials, Bv | Solution for increasing wafer sheet resistance and/or photovoltaic cell power density level |
| BRPI1006176A2 (pt) * | 2009-01-14 | 2019-09-24 | Avantor Performance Mat B V | solução para aumentar a resistência de chapa de pastilha e/ou o nível de densidade de energia de célula fotovoltaica |
| US20150155162A1 (en) * | 2013-12-03 | 2015-06-04 | Spansion Llc | Reduction of Charging Induced Damage in Photolithography Wet Process |
| JP6841198B2 (ja) * | 2017-09-28 | 2021-03-10 | 豊田合成株式会社 | 発光素子の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5277835A (en) * | 1989-06-26 | 1994-01-11 | Hashimoto Chemical Industries Co., Ltd. | Surface treatment agent for fine surface treatment |
| US5716535A (en) * | 1996-03-05 | 1998-02-10 | Micron Technology, Inc. | Methods and etchants for etching oxides of silicon with low selectivity |
| US6030932A (en) * | 1996-09-06 | 2000-02-29 | Olin Microelectronic Chemicals | Cleaning composition and method for removing residues |
| US6020242A (en) * | 1997-09-04 | 2000-02-01 | Lsi Logic Corporation | Effective silicide blocking |
| US6280651B1 (en) * | 1998-12-16 | 2001-08-28 | Advanced Technology Materials, Inc. | Selective silicon oxide etchant formulation including fluoride salt, chelating agent, and glycol solvent |
| KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
| US6258678B1 (en) * | 1999-08-02 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Use of a wet etch dip step used as part of a self-aligned contact opening procedure |
| US20030087532A1 (en) * | 2001-11-01 | 2003-05-08 | Biao Wu | Integrated process for etching and cleaning oxide surfaces during the manufacture of microelectronic devices |
-
2001
- 2001-11-14 JP JP2001348200A patent/JP2003152176A/ja active Pending
-
2002
- 2002-11-13 US US10/292,903 patent/US20030153170A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010286632A (ja) * | 2009-06-11 | 2010-12-24 | Asahi Glass Co Ltd | フォトマスクブランクスの洗浄方法 |
| JP2015216176A (ja) * | 2014-05-08 | 2015-12-03 | キヤノン株式会社 | 半導体装置の製造方法、及び、半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030153170A1 (en) | 2003-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101924035B (zh) | 形成半导体元件及其栅极结构的方法 | |
| US6794305B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US20070082445A1 (en) | Metal-gate cmos device and fabrication method of making same | |
| TWI393184B (zh) | 半導體裝置之製造方法 | |
| TWI658514B (zh) | 電晶體之製造方法 | |
| JP2000315670A (ja) | 半導体基板の洗浄方法 | |
| US7785957B2 (en) | Post metal gate VT adjust etch clean | |
| JP2007173840A (ja) | 半導体素子のデュアルゲート形成方法 | |
| US6927111B2 (en) | Method for fabricating semiconductor device | |
| US9129796B2 (en) | Pre-metal deposition clean process | |
| JP2003152176A (ja) | 半導体装置の洗浄方法及びその製造方法 | |
| JP3415549B2 (ja) | 電子デバイスの洗浄方法及びその製造方法 | |
| JP4358556B2 (ja) | 半導体装置の製造方法 | |
| JP2003234307A (ja) | エッチング方法、基板洗浄方法及び半導体装置の製造方法 | |
| US8129101B2 (en) | Method for increasing the removal rate of photoresist layer | |
| US7732284B1 (en) | Post high-k dielectric/metal gate clean | |
| US7294577B2 (en) | Method of manufacturing a silicide layer | |
| JP4917328B2 (ja) | 半導体装置の製造方法 | |
| TWI697031B (zh) | 圖案化方法 | |
| US8236475B2 (en) | Methods for removing a photoresist from a metal-comprising material | |
| JP2004095625A (ja) | 電子デバイスの洗浄方法及び製造方法 | |
| JP2004153076A (ja) | 半導体装置の製造方法 | |
| CN105632924B (zh) | 一种用于制造半导体器件的方法 | |
| TWI271818B (en) | Method for fabricating semiconductor device | |
| KR100611008B1 (ko) | 반도체 공정에서 웨이퍼 세정방법 |