KR100500439B1 - 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법 - Google Patents
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Abstract
게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법이 제공된다. 상기 반도체 장치의 제조방법은 반도체 기판상에 다수의 게이트를 형성하는 것을 포함한다. 상기 게이트를 갖는 기판의 전면 상에 제1 절연막 및 상기 제1 절연막과 습식식각차를 갖는 제2 절연막을 차례로 형성한다. 상기 제2 절연막 및 제1 절연막을 식각하여 상기 게이트의 측벽에 게이트 스페이서를 형성한다. 다음으로, 상기 게이트 스페이서를 갖는 결과물에 대한 세정공정을 수행하여 상기 게이트 스페이서의 에지부분에 포지티브 슬로프를 형성한다. 상기 게이트 사이가 채워지도록 상기 기판상에 폴리실리콘막을 형성한다. 이어서, 상기 폴리실리콘막중 일부를 식각하여 상기 기판을 노출시키는 개구부를 형성한다. 상기 개구부가 채워지도록 상기 노출된 기판상에 층간절연막을 형성한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 구체적으로는 스페이서가 그의 에지부분에서 포지티브 슬로프를 갖도록 형성하여 폴리실리콘막의 잔존물에 의한 브리지의 발생을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 디자인 룰이 줄어들면서 게이트간의 간격도 감소하게 되고, 이로 인하여 층간 절연막의 갭필문제가 중요한 이슈로 대두되고 있다. 반도체소자를 제조하는데 있어서, 층간 절연막을 형성하는 방법으로는 폴리실리콘막을 갭필하여 콘택패드를 형성하기 전에 게이트 사이에 먼저 산화막을 갭필하는 방법과 게이트 사이에 먼저 산화막보다 갭필특성이 우수한 콘택패드용 폴리실리콘막을 갭필한 다음에 절연될 부분을 식각하고, 식각된 부분을 산화막을 채워주는 방법이 있다.
전자의 방법은 좁은 게이트간격을 산화막으로 갭필시 보이드가 발생되어 후속의 콘택패드를 형성할 때 브리지 페일이 발생하는 문제점이 있었다. 후자의 방법은 갭필능력이 가장 우수한 폴리실리콘막을 먼저 갭필한 다음 식각하여 산화막을 갭필하기 때문에, 산화막을 먼저 갭필할 경우에 생기는 보이드와 후속의 폴리실리콘막의 갭필시 상기 보이드를 통해 폴리실리콘막이 채워짐으로써 발생하는 브리지 페일은 발생되지 않는다.
도 1a 내지 도 1e는 종래의 반도체 장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 반도체 기판(100)상에 게이트 산화막(110)을 형성하고, 상기 게이트 절연막(110)상에 게이트 전극물질로 폴리실리콘막(121)과 텅스텐막(123)을 증착한 다음 그위에 게이트 캡핑물질(125)을 증착한다. 상기 게이트 캡핑물질(125), 텅스텐막(123) 및 폴리실리콘막(121)을 패터닝하여 게이트(120)를 형성한다.
이어서, 게이트(120)를 포함한 반도체 기판(100)상에 폴리실리콘막의 에지부분에서의 전계집중을 방지하고 게이트(120)용 텅스텐막(123)을 보호하기 위한 게이트 산화공정(GPOX)을 수행하여 산화막(도면상에는 도시되지 않음)을 형성한다.
도 1b를 참조하면, 기판전면에 중간온도산화막(MTO, middle temperature oxide) (131)을 형성하고, 그위에 스페이서용 질화막(133)을 기판전면에 증착한다. 이어서, 상기 질화막(133)과 산화막(131)을 식각하여 게이트(120)의 측벽에 스페이서(130)를 형성한다.
상기 스페이서(130)를 형성한 다음, 세정공정을 진행한다. 이때, 상기 세정공정은 예를 들어, SC1(standard cleaning 1) 세정액(NH4OH:H2O2: DI 워터=1:4:20)을 이용하여 수행한다.
도 1c를 참조하면, 상기 게이트(120)사이가 갭필되도록 기판전면에 콘택패드용 폴리실리콘막(140)을 증착하고, 화학 기계적 연마방법(CMP) 등을 이용하여 평탄화시켜 노드를 분리시킨다.
도 1d 및 도 1e를 참조하면, 상기 폴리실리콘막(140)을 식각하여 개구부(150)를 형성하고, 상기 개구부(150)가 채워지도록 HDP(high density plasma) 산화막과 같은 층간 절연막(160)을 증착한 다음 CMP 등을 이용하여 평탄화시켜 준다.
상기한 바와같은 종래의 반도체 장치의 제조방법은 폴리실리콘막을 먼저 갭필한 다음 개구부에 층간 절연막을 갭필하기 때문에, 층간 절연막에 보이드가 발생하여도 층간 절연막에 발생한 보이드에 의한 브리지 페일은 방지된다.
그러나, 스페이서(130)를 형성한 다음 세정공정을 수행하면, 스페이서용 질화막(133) 하부의 MTO 막(131)과 게이트 산화막(110)의 일부분이 식각되어 도 1b에 도시된 바와같이, 스페이서의 에지부분에서 언더컷(undercut) (170)이 발생하게 된다. 따라서, 상기 폴리실리콘막(140)을 식각하여 개구부(150)를 형성할 때, 상기 폴리실리콘막(140)이 완전히 제거되지 않고 도 1d에 도시된 바와같이 스페이서(130)의 에지부분(A)에 발생된 언더컷(170)에 폴리실리콘 잔존물(175)이 잔존하게 되고, 상기 폴리실리콘 잔존물(175)에 의해 브리지페일이 발생되는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 스페이서용 절연막의 습식식각차를 이용하여 게이트 스페이서에 포지티브 슬로프를 형성하여 줌으로써, 폴리실리콘 잔존물에 의한 브리지 발생을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 스페이서용 절연막으로 유전특성이 양호한 산화막을 사용함으로써, 게이트용 폴리실리콘막과 콘택패드간의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
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상기 기술적 과제를 이루기 위하여 본 발명은 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법을 제공한다. 이 방법은 반도체 기판상에 다수의 게이트를 형성하는 것을 포함한다. 상기 게이트를 갖는 기판의 전면 상에 제1 절연막 및 상기 제1 절연막과 습식식각차를 갖는 제2 절연막을 차례로 형성한다. 상기 제1 절연막 및 제2 절연막을 갖는 반도체 기판을 어닐링하여 상기 제2 절연막의 식각율을 조절한다. 상기 제2 절연막 및 제1 절연막을 식각하여 상기 게이트의 측벽에 게이트 스페이서를 형성한다. 다음으로, 상기 게이트 스페이서를 갖는 결과물에 대한 세정공정을 수행하여 상기 게이트 스페이서의 에지부분에 포지티브 슬로프를 형성한다. 상기 게이트 사이가 채워지도록 상기 기판상에 폴리실리콘막을 형성한다. 이어서, 상기 폴리실리콘막중 일부를 식각하여 상기 기판을 노출시키는 개구부를 형성한다. 상기 개구부가 채워지도록 상기 노출된 기판상에 층간절연막을 형성한다.
상기 게이트 스페이서는 상기 게이트의 측벽에 라이너형태로 형성된 MTO 막과 상기 MTO 막의 측벽에 형성되어 상기 MTO 막과 습식식각차를 갖는 ALD 산화막으로 이루어져서, 게이트 스페이서의 에지부분에서 ALD 산화막에 대하여 MTO 막이 포지티브 슬로프를 갖도록 형성되는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 반도체 기판(200)상에 게이트 절연막(210)을 형성하고, 상기 게이트 절연막(210)상에 게이트 전극물질로 폴리실리콘막(221)과 텅스텐막(223)을 증착한 다음 그위에 질화막과 같은 게이트 캡핑물질(225)을 증착한다. 상기 게이트 캡핑물질(225), 텅스텐막(223) 및 폴리실리콘막(221)을 패터닝하여 게이트(220)를 형성한다.
이어서, 게이트(220)를 포함한 반도체 기판(200)상에 폴리실리콘막의 에지부분에서의 전계집중을 방지하고 게이트(220)용 텅스텐막(223)을 보호하기 위한 게이트 산화공정(GPOX)을 수행하여 산화막(도면상에는 도시되지 않음)을 형성한다.
도 2b를 참조하면, 게이트(220)를 포함한 반도체 기판(200) 전면상에 스페이서용 제1절연막(231)을 형성하고, 그위에 스페이서용 제2절연막(233)을 형성한다. 이어서, 상기 제1 및 제2절연막(231), (233)을 식각하여 스페이서(230)를 형성하고, 세정공정을 진행하여 스페이서(230)의 에지부분에서 포지티브 슬로프(235)를 형성한다.
상기 스페이서용 제1절연막(231)은 MTO 막이고, 제2절연막(233)은 상기 제1절연막(231)과 습식식각차를 갖는 물질로 형성하는데, 원자층 증착법(ALD)을 이용한 산화막으로 형성한다. 상기 제2절연막(233)인 ALD 산화막은 증착공정후 고밀도화(densification)를 위하여 어닐링공정을 수행하는데, 어닐링 조건에 따라 그의 고밀도화되는 정도가 변하게 되어 그의 식각율이 정하여진다.
그러므로, 상기 ALD 산화막(233)의 어닐링정도에 따라 스페이서용 제1 및 제2절연막(231), (233)간의 습식식각차가 변하게 되어 상기 스페이서(230)의 에지부분에서의 슬로프 정도를 조절하여 주는 것이 가능하다.
본 발명의 실시예에서는, 상기 세정공정시 스페이서(230)용 제1절연막(231)인 MTO 막과 제2절연막(233)인 ALD 산화막(233)간의 습식식각차에 의해 스페이서(230)의 에지부분에서 포지티브 슬로프(235)를 갖게 된다.
즉, 상기 게이트 스페이서(230)는 상기 게이트(220)의 측벽에 라이너형태로 형성된 제1절연막(231)과 상기 제1절연막(231)의 측벽에 형성된 제2절연막(233)으로 이루어져, 스페이서의 에지부분(B)에서 상기 제1절연막(231)이 제2절연막(233)에 대하여 포지티브 슬로프(235)를 갖게 된다.
또한, 본 발명에서는 게이트 스페이서(230)용 절연막으로 유전특성이 우수한 산화막이 사용되므로, 게이트와 콘택패드간의 기생 캐패시턴스를 감소시켜 줄 수 있다.
도 2c를 참조하면, 상기 게이트(220)사이의 공간이 채워지도록 콘택패드용 폴리실리콘막(240)을 증착하고 CMP 등을 이용하여 평탄화시킨다.
도 2d를 참조하면, 상기 폴리실리콘막(240)중 층간 절연막이 형성될 부분의 폴리실리콘막을 식각하여 개구부(250)를 형성한다. 이때, 상기 게이트 스페이서(230)의 포지티브 슬로프(235)에 의해 폴리실리콘막(240)이 완전히 제거되어 폴리실리콘 잔존물은 남아있지 않게 된다.
도 2e를 참도하면, 상기 개구부(250)가 채워지도록 층간 절연막(260)을 증착한 다음 CMP 등을 이용하여 평탄화시킨다.
상기한 바와같은 본 발명에 따르면, 스페이서용 절연막으로 MTO 막과 습식식각율의 차를 갖는 ALD 산화막을 이용함으로써, 게이트 스페이서의 에지부분에서 포지티브 슬로프를 형성하여 폴리실리콘막이 잔존하는 것을 방지할 수 있으며, 이에 따라 폴리실리콘 잔존물에 의한 브리지 페일을 방지할 수 있다.
또한, 본 발명은 스페이서용 절연막으로 유전특성이 우수한 산화막을 사용함으로써, 게이트 폴리실리콘막과 콘택패드간의 기생 캐패시턴스를 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래의 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 기판 210 : 게이트 절연막
220 : 게이트 230 : 게이트 스페이서
231 : MTO 막 233 : ALD 산화막
240 : 콘택패드용 폴리실리콘막 250 : 개구부
260 : 층간 절연막
Claims (10)
- 반도체 기판상에 다수의 게이트를 형성하는 단계와;상기 게이트를 갖는 기판의 전면 상에 제1 절연막 및 상기 제1 절연막과 습식식각차를 갖는 제2 절연막을 차례로 형성하는 단계와;상기 제1 절연막 및 제2 절연막을 갖는 기판을 어닐링하여 상기 제2 절연막의 식각율을 조절하는 단계와;상기 제2 절연막 및 제1 절연막을 식각하여 상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계와;상기 게이트 스페이서를 갖는 결과물에 대한 세정공정을 수행하여 상기 게이트 스페이서의 에지부분에 포지티브 슬로프를 형성하는 단계와;상기 게이트사이가 채워지도록 상기 기판상에 폴리실리콘막을 형성하는 단계와;상기 폴리실리콘막중 일부를 식각하여 상기 기판을 노출시키는 개구부를 형성하는 단계와;상기 개구부가 채워지도록 상기 노출된 기판상에 층간 절연막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- 제1항에 있어서, 상기 제1절연막은 MTO 막이고, 상기 제2절연막은 ALD 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항에 있어서, 상기 기판을 어닐링하는 것 은 상기 제2 절연막을 고밀도화 시키는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법
- 제 3 항에 있어서, 상기 제2 절연막의 식각율을 조절하여 상기 게이트 스페이서 에지부분의 슬로프를 조절하는 것을 특징으로 하는 반도체 장치의 제조방법
- 제1항에 있어서, 상기 게이트 스페이서는 상기 제2절연막에 대하여 상기 제1절연막이 포지티브 슬로프를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
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