JP3061022B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にセルフアラン・コンタクト孔を
有したＭＯＳトランジスタのゲート電極の側面を直接に
覆う絶縁膜スペーサの構造およびその製造方法に関す
る。
の製造方法に関し、特にセルフアラン・コンタクト孔を
有したＭＯＳトランジスタのゲート電極の側面を直接に
覆う絶縁膜スペーサの構造およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高集積化により半導体素子
の微細化が進み、コンタクト孔と下層配線層とのアライ
メント・マージンが厳しい値になってきている。微細化
の進んだ半導体素子がＭＯＳトランジスタからなる場
合、ソース，ドレイン領域がゲート電極に自己整合的に
半導体基板の表面に設けられ、ゲート電極の側面は絶縁
膜スペーサにより直接に覆われている。下層配線層がこ
のようなＭＯＳトランジスタのソース，ドレイン領域で
あるならば、厳しいアライメント・マージンへの対策と
して、絶縁膜スペーサに自己整合的にソース，ドレイン
領域に達するコンタクト孔構造（すなわちセルフアライ
ン・コンタクト孔）が採用されている。例えば特開平４
−１５９７２５号公報に開示されているように、従来の
セルフアライン・コンタクト孔は、ゲート電極の上面を
窒化シリコン膜キャップにより直接に覆い，（ゲート電
極の側面を直接に覆う）絶縁膜スペーサを窒化シリコン
膜スペーサにより構成し、さらに、半導体素子を覆う層
間絶縁膜を酸化シリコン系絶縁膜（さらにまた、少なく
ともこれの底面を酸化シリコン膜）で構成しておいて、
酸化シリコン膜と窒化シリコン膜とのエッチング・レー
トの差異を利用して形成される。
の微細化が進み、コンタクト孔と下層配線層とのアライ
メント・マージンが厳しい値になってきている。微細化
の進んだ半導体素子がＭＯＳトランジスタからなる場
合、ソース，ドレイン領域がゲート電極に自己整合的に
半導体基板の表面に設けられ、ゲート電極の側面は絶縁
膜スペーサにより直接に覆われている。下層配線層がこ
のようなＭＯＳトランジスタのソース，ドレイン領域で
あるならば、厳しいアライメント・マージンへの対策と
して、絶縁膜スペーサに自己整合的にソース，ドレイン
領域に達するコンタクト孔構造（すなわちセルフアライ
ン・コンタクト孔）が採用されている。例えば特開平４
−１５９７２５号公報に開示されているように、従来の
セルフアライン・コンタクト孔は、ゲート電極の上面を
窒化シリコン膜キャップにより直接に覆い，（ゲート電
極の側面を直接に覆う）絶縁膜スペーサを窒化シリコン
膜スペーサにより構成し、さらに、半導体素子を覆う層
間絶縁膜を酸化シリコン系絶縁膜（さらにまた、少なく
ともこれの底面を酸化シリコン膜）で構成しておいて、
酸化シリコン膜と窒化シリコン膜とのエッチング・レー
トの差異を利用して形成される。
【０００３】半導体装置の製造工程の断面模式図である
図５を参照すると、上記特開平４−１５９７２５号公報
記載の半導体装置は、次のとおりに形成される。
図５を参照すると、上記特開平４−１５９７２５号公報
記載の半導体装置は、次のとおりに形成される。
【０００４】まず、Ｐ型シリコン基板３０１の表面の素
子分離領域，素子形成領域にはそれぞれフィールド絶縁
膜（図示せず），ゲート酸化膜３０２が形成され、全面
に例えばＮ+ 型多結晶シリコン膜（図に明示せず）と第
１の窒化シリコン膜（図に明示せず）とが形成される。
これらの第１の窒化シリコン膜とＮ+ 型多結晶シリコン
膜とが順次異方性エッチングされて、ゲート電極３０３
とゲート電極３０３の上面を直接に覆う窒化シリコン膜
キャップ３０４とが形成される。Ｎ- 型拡散層３０５が
ゲート電極３０３（およびフィールド絶縁膜）に自己整
合的にＰ型シリコン基板３０１の表面に形成される。必
要に応じて、Ｎ- 型拡散層３０５の形成に前後してゲー
ト電極３０３に自己整合的にゲート酸化膜３０２が除去
される〔図５（ａ）〕。
子分離領域，素子形成領域にはそれぞれフィールド絶縁
膜（図示せず），ゲート酸化膜３０２が形成され、全面
に例えばＮ+ 型多結晶シリコン膜（図に明示せず）と第
１の窒化シリコン膜（図に明示せず）とが形成される。
これらの第１の窒化シリコン膜とＮ+ 型多結晶シリコン
膜とが順次異方性エッチングされて、ゲート電極３０３
とゲート電極３０３の上面を直接に覆う窒化シリコン膜
キャップ３０４とが形成される。Ｎ- 型拡散層３０５が
ゲート電極３０３（およびフィールド絶縁膜）に自己整
合的にＰ型シリコン基板３０１の表面に形成される。必
要に応じて、Ｎ- 型拡散層３０５の形成に前後してゲー
ト電極３０３に自己整合的にゲート酸化膜３０２が除去
される〔図５（ａ）〕。
【０００５】次に、所要膜厚の第２の窒化シリコン膜
（図に明示せず）がＬＰＣＶＤにより全面に形成され
る。この第２の窒化シリコン膜がエッチ・バックされ
て、ゲート電極３０３（並びに窒化シリコン膜キャップ
３０４）の側面を直接に覆う窒化シリコン膜スペーサ３
０８ａが形成される。窒化シリコン膜スペーサ３０８ａ
の底面は、Ｎ- 型拡散層３０５の表面を直接に覆ってい
る。Ｎ+ 型拡散層３０９ａが窒化シリコン膜スペーサ３
０８ａ（およびフィールド絶縁膜）に自己整合的にＮ-
型拡散層３０５の表面に形成される。これにより、Ｎ+
型拡散層３０９ａおよびＮ- 型拡散層３０５からなるＬ
ＤＤ構造のソース・ドレイン領域３１１ａの形成が終了
し、ＭＯＳトランジスタが完成する〔図５（ｂ）〕。
（図に明示せず）がＬＰＣＶＤにより全面に形成され
る。この第２の窒化シリコン膜がエッチ・バックされ
て、ゲート電極３０３（並びに窒化シリコン膜キャップ
３０４）の側面を直接に覆う窒化シリコン膜スペーサ３
０８ａが形成される。窒化シリコン膜スペーサ３０８ａ
の底面は、Ｎ- 型拡散層３０５の表面を直接に覆ってい
る。Ｎ+ 型拡散層３０９ａが窒化シリコン膜スペーサ３
０８ａ（およびフィールド絶縁膜）に自己整合的にＮ-
型拡散層３０５の表面に形成される。これにより、Ｎ+
型拡散層３０９ａおよびＮ- 型拡散層３０５からなるＬ
ＤＤ構造のソース・ドレイン領域３１１ａの形成が終了
し、ＭＯＳトランジスタが完成する〔図５（ｂ）〕。
【０００６】続いて、少なくとも底面が酸化シリコン膜
からなり，酸化シリコン系絶縁膜からなる層間絶縁膜３
１３が全面に形成される。フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜（酸化シリコン系絶
縁膜）に対する異方性エッチングが層間絶縁膜３１３に
施されて、ソース・ドレイン領域３１１ａに達する（セ
ルフアライン）コンタクト孔３１５ａが形成される。コ
ンタクト孔３１５ａは（窒化シリコン膜キャップ３０４
並びに）窒化シリコン膜スペーサー３０８ａに自己整合
的に形成されている〔図５（ｃ）〕。
からなり，酸化シリコン系絶縁膜からなる層間絶縁膜３
１３が全面に形成される。フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜（酸化シリコン系絶
縁膜）に対する異方性エッチングが層間絶縁膜３１３に
施されて、ソース・ドレイン領域３１１ａに達する（セ
ルフアライン）コンタクト孔３１５ａが形成される。コ
ンタクト孔３１５ａは（窒化シリコン膜キャップ３０４
並びに）窒化シリコン膜スペーサー３０８ａに自己整合
的に形成されている〔図５（ｃ）〕。
【０００７】次に、例えば所要膜厚の（第２の）Ｎ+ 型
多結晶シリコン膜（図に明示せず）が全面に形成され、
このＮ+ 型多結晶シリコン膜がエッチ・バックされてコ
ンタクト孔３１５ａを充填するコンタクト・プラグ３１
６ａが形成される。層間絶縁膜３１３の表面上にはコン
タクト・プラグ３１６ａを介してソース・ドレイン領域
３１１ａに接続される配線３１８が形成される〔図５
（ｄ）〕。
多結晶シリコン膜（図に明示せず）が全面に形成され、
このＮ+ 型多結晶シリコン膜がエッチ・バックされてコ
ンタクト孔３１５ａを充填するコンタクト・プラグ３１
６ａが形成される。層間絶縁膜３１３の表面上にはコン
タクト・プラグ３１６ａを介してソース・ドレイン領域
３１１ａに接続される配線３１８が形成される〔図５
（ｄ）〕。
【０００８】
【発明が解決しようとする課題】図５に示したＭＯＳト
ランジスタでは、窒化シリコン膜スペーサ３０８ａの存
在により、ＭＯＳトランジスタの（例えばしきい値電圧
Ｖth，サブスレッショルド係数Ｓ，相互コンダクタンス
ｇm 等の）電気特性の信頼性の劣化が生じやすくなる。
これは、窒化シリコン膜スペーサ３０８ａの底面が直接
にＮ- 型拡散層１０５の表面を覆っている。このため、
（トラップ・センターの密度が高い）窒化シリコン膜ス
ペーサ３０８ａへのホット・キャリアの注入が起り易く
なり、さらに、Ｎ- 型拡散層１０５と窒化シリコン膜ス
ペーサ３０８ａとの界面でのストレスが発生し易くなる
ためである。また、ゲート電極の側面が直接に窒化シリ
コン膜スペーサにより覆われている場合にも、ソース，
ドレイン領域に近接したゲート電極の側面において、同
様の現象が発生する。
ランジスタでは、窒化シリコン膜スペーサ３０８ａの存
在により、ＭＯＳトランジスタの（例えばしきい値電圧
Ｖth，サブスレッショルド係数Ｓ，相互コンダクタンス
ｇm 等の）電気特性の信頼性の劣化が生じやすくなる。
これは、窒化シリコン膜スペーサ３０８ａの底面が直接
にＮ- 型拡散層１０５の表面を覆っている。このため、
（トラップ・センターの密度が高い）窒化シリコン膜ス
ペーサ３０８ａへのホット・キャリアの注入が起り易く
なり、さらに、Ｎ- 型拡散層１０５と窒化シリコン膜ス
ペーサ３０８ａとの界面でのストレスが発生し易くなる
ためである。また、ゲート電極の側面が直接に窒化シリ
コン膜スペーサにより覆われている場合にも、ソース，
ドレイン領域に近接したゲート電極の側面において、同
様の現象が発生する。
【０００９】そこで本発明者は、窒化シリコン膜スペー
サとゲート電極並びに拡散層との間に酸化シリコン膜ス
ペーサを設けることを試みた。半導体装置の製造工程の
断面模式図である図６を参照して、この試みについて説
明する。
サとゲート電極並びに拡散層との間に酸化シリコン膜ス
ペーサを設けることを試みた。半導体装置の製造工程の
断面模式図である図６を参照して、この試みについて説
明する。
【００１０】まず、Ｐ型シリコン基板３０１の表面の素
子分離領域，素子形成領域にはそれぞれフィールド酸化
膜（図示せず），ゲート酸化膜３０２が形成され、全面
に例えばＮ+ 型多結晶シリコン膜（図に明示せず）と第
１の窒化シリコン膜（図に明示せず）とが形成される。
これらの第１の窒化シリコン膜とＮ+ 型多結晶シリコン
膜とが順次異方性エッチングされて、ゲート電極３０３
とゲート電極３０３の上面を直接に覆う窒化シリコン膜
キャップ３０４とが形成される。Ｎ- 型拡散層３０５が
ゲート電極３０３（およびフィールド絶縁膜）に自己整
合的にＰ型シリコン基板３０１の表面に形成される。必
要に応じて、Ｎ- 型拡散層３０５の形成に前後してゲー
ト電極３０３に自己整合的にゲート酸化膜３０２が除去
される。続いて、ＬＰＣＶＤにより全面に酸化シリコン
膜３３６が形成される〔図６（ａ）〕。
子分離領域，素子形成領域にはそれぞれフィールド酸化
膜（図示せず），ゲート酸化膜３０２が形成され、全面
に例えばＮ+ 型多結晶シリコン膜（図に明示せず）と第
１の窒化シリコン膜（図に明示せず）とが形成される。
これらの第１の窒化シリコン膜とＮ+ 型多結晶シリコン
膜とが順次異方性エッチングされて、ゲート電極３０３
とゲート電極３０３の上面を直接に覆う窒化シリコン膜
キャップ３０４とが形成される。Ｎ- 型拡散層３０５が
ゲート電極３０３（およびフィールド絶縁膜）に自己整
合的にＰ型シリコン基板３０１の表面に形成される。必
要に応じて、Ｎ- 型拡散層３０５の形成に前後してゲー
ト電極３０３に自己整合的にゲート酸化膜３０２が除去
される。続いて、ＬＰＣＶＤにより全面に酸化シリコン
膜３３６が形成される〔図６（ａ）〕。
【００１１】次に、所要膜厚の第２の窒化シリコン膜
（図に明示せず）がＬＰＣＶＤにより全面に形成され
る。この第２の窒化シリコン膜と上記酸化シリコン膜３
３６とが順次エッチ・バックされて、ゲート電極３０３
（並びに窒化シリコン膜キャップ３０４）の側面とＮ-
型拡散層３０５の表面とを直接に覆う酸化シリコン膜ス
ペーサ３０７と、酸化シリコン膜スペーサ３０７を介し
てゲート電極３０３（並びに窒化シリコン膜キャップ３
０４）の側面とＮ- 型拡散層３０５の表面とを覆う窒化
シリコン膜スペーサ３０８ｂとが形成される。Ｎ+ 型拡
散層３０９ｂが窒化シリコン膜スペーサ３０８ｂ（およ
びフィールド絶縁膜）に自己整合的にＮ- 型拡散層３０
５の表面に形成される。これにより、Ｎ+ 型拡散層３０
９ｂおよびＮ- 型拡散層３０５からなるＬＤＤ構造のソ
ース・ドレイン領域３１１ｂの形成が終了し、ＭＯＳト
ランジスタが完成する〔図６（ｂ）〕。
（図に明示せず）がＬＰＣＶＤにより全面に形成され
る。この第２の窒化シリコン膜と上記酸化シリコン膜３
３６とが順次エッチ・バックされて、ゲート電極３０３
（並びに窒化シリコン膜キャップ３０４）の側面とＮ-
型拡散層３０５の表面とを直接に覆う酸化シリコン膜ス
ペーサ３０７と、酸化シリコン膜スペーサ３０７を介し
てゲート電極３０３（並びに窒化シリコン膜キャップ３
０４）の側面とＮ- 型拡散層３０５の表面とを覆う窒化
シリコン膜スペーサ３０８ｂとが形成される。Ｎ+ 型拡
散層３０９ｂが窒化シリコン膜スペーサ３０８ｂ（およ
びフィールド絶縁膜）に自己整合的にＮ- 型拡散層３０
５の表面に形成される。これにより、Ｎ+ 型拡散層３０
９ｂおよびＮ- 型拡散層３０５からなるＬＤＤ構造のソ
ース・ドレイン領域３１１ｂの形成が終了し、ＭＯＳト
ランジスタが完成する〔図６（ｂ）〕。
【００１２】続いて、少なくとも底面が酸化シリコン膜
からなり，酸化シリコン系絶縁膜からなる層間絶縁膜３
１３が全面に形成される。フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜（酸化シリコン系絶
縁膜）に対する異方性エッチングが層間絶縁膜３１３に
施されて、ソース・ドレイン領域３１１ｂに達する（セ
ルフアライン）コンタクト孔３１５ｂが形成される。コ
ンタクト孔３１５ｂは（窒化シリコン膜キャップ３０４
並びに）窒化シリコン膜スペーサー３０８ｂに自己整合
的に形成されている。しかしながら、このコンタクト孔
３１５ｂの形成に際して、ゲート電極３０３（並びに窒
化シリコン膜キャップ３０４）の側面と窒化シリコン膜
スペーサ３０８ｂとに挟まれた部分の酸化シリコン膜ス
ペーサ３０７が概ねエッチング除去かれて、概ね窒化シ
リコン膜スペーサ３０８ｂの底面直下のみに酸化シリコ
ン膜スペーサ３０７ａが残置される〔図６（ｃ）〕。
からなり，酸化シリコン系絶縁膜からなる層間絶縁膜３
１３が全面に形成される。フォトレジスト膜（図示せ
ず）をマスクにして酸化シリコン膜（酸化シリコン系絶
縁膜）に対する異方性エッチングが層間絶縁膜３１３に
施されて、ソース・ドレイン領域３１１ｂに達する（セ
ルフアライン）コンタクト孔３１５ｂが形成される。コ
ンタクト孔３１５ｂは（窒化シリコン膜キャップ３０４
並びに）窒化シリコン膜スペーサー３０８ｂに自己整合
的に形成されている。しかしながら、このコンタクト孔
３１５ｂの形成に際して、ゲート電極３０３（並びに窒
化シリコン膜キャップ３０４）の側面と窒化シリコン膜
スペーサ３０８ｂとに挟まれた部分の酸化シリコン膜ス
ペーサ３０７が概ねエッチング除去かれて、概ね窒化シ
リコン膜スペーサ３０８ｂの底面直下のみに酸化シリコ
ン膜スペーサ３０７ａが残置される〔図６（ｃ）〕。
【００１３】次に、例えば所要膜厚の（第２の）Ｎ+ 型
多結晶シリコン膜（図に明示せず）が全面に形成され、
このＮ+ 型多結晶シリコン膜がエッチ・バックされてコ
ンタクト孔３１５ｂを充填するコンタクト・プラグ３１
６ｂが形成される。層間絶縁膜３１３の表面上にはコン
タクト・プラグ３１６ｂを介してソース・ドレイン領域
３１１ｂに接続される配線３１８が形成される〔図６
（ｄ）〕。
多結晶シリコン膜（図に明示せず）が全面に形成され、
このＮ+ 型多結晶シリコン膜がエッチ・バックされてコ
ンタクト孔３１５ｂを充填するコンタクト・プラグ３１
６ｂが形成される。層間絶縁膜３１３の表面上にはコン
タクト・プラグ３１６ｂを介してソース・ドレイン領域
３１１ｂに接続される配線３１８が形成される〔図６
（ｄ）〕。
【００１４】上記の場合、コンタクト・プラグ３１６ｂ
とゲート電極３０３とが短絡することになり、半導体装
置としては機能しなくなる。すなわち、上記のような方
法では窒化シリコン膜スペーサに起因する信頼性上の問
題を回避することは困難である。
とゲート電極３０３とが短絡することになり、半導体装
置としては機能しなくなる。すなわち、上記のような方
法では窒化シリコン膜スペーサに起因する信頼性上の問
題を回避することは困難である。
【００１５】したがって本発明の目的は、セルフアライ
ン・コンタクト孔とＭＯＳトランジスタとを含んでなる
半導体装置において、ストレスの発生あるいはホット・
キャリア注入によるＭＯＳトランジスタの電気特性の信
頼性の劣化の抑制を容易にする構造の（ゲート電極の側
面を覆う）絶縁膜スペーサとその製造方法とを提供する
ことにある。
ン・コンタクト孔とＭＯＳトランジスタとを含んでなる
半導体装置において、ストレスの発生あるいはホット・
キャリア注入によるＭＯＳトランジスタの電気特性の信
頼性の劣化の抑制を容易にする構造の（ゲート電極の側
面を覆う）絶縁膜スペーサとその製造方法とを提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明の半導体装置の特
徴は、ゲート酸化膜を介して一導電型シリコン基板の表
面上に設けられたゲート電極の上面が窒化シリコン膜キ
ャップにより直接に覆われ、上記ゲート電極の少なくと
も底面近傍の側面が、少なくとも１０ｎｍの膜厚を有し
た酸化シリコン膜スペーサにより直接に覆われ、さら
に、上記ゲート電極に自己整合的に上記一導電型シリコ
ン基板の表面に設けられた逆導電型拡散層からなるソー
ス，ドレイン領域のゲート電極近傍の表面が、上記酸化
シリコン膜スペーサにより直接に覆われ、上記酸化シリ
コン膜スペーサを直接に覆い、上記ゲート電極の側面を
覆い、さらに、これらの酸化シリコン膜スペーサを介し
て上記ソース，ドレイン領域の表面を覆う窒化シリコン
膜スペーサが設けられ、上記一導電型シリコン基板の表
面は、少なくとも底面が酸化シリコン膜からなる層間絶
縁膜により覆われ、上記層間絶縁膜に形成されて上記ソ
ース，ドレイン領域に達するコンタクト孔は、上記窒化
シリコン膜スペーサに自己整合的に設けられていること
にある。
徴は、ゲート酸化膜を介して一導電型シリコン基板の表
面上に設けられたゲート電極の上面が窒化シリコン膜キ
ャップにより直接に覆われ、上記ゲート電極の少なくと
も底面近傍の側面が、少なくとも１０ｎｍの膜厚を有し
た酸化シリコン膜スペーサにより直接に覆われ、さら
に、上記ゲート電極に自己整合的に上記一導電型シリコ
ン基板の表面に設けられた逆導電型拡散層からなるソー
ス，ドレイン領域のゲート電極近傍の表面が、上記酸化
シリコン膜スペーサにより直接に覆われ、上記酸化シリ
コン膜スペーサを直接に覆い、上記ゲート電極の側面を
覆い、さらに、これらの酸化シリコン膜スペーサを介し
て上記ソース，ドレイン領域の表面を覆う窒化シリコン
膜スペーサが設けられ、上記一導電型シリコン基板の表
面は、少なくとも底面が酸化シリコン膜からなる層間絶
縁膜により覆われ、上記層間絶縁膜に形成されて上記ソ
ース，ドレイン領域に達するコンタクト孔は、上記窒化
シリコン膜スペーサに自己整合的に設けられていること
にある。
【００１７】本発明の半導体装置の好ましい第１の態様
は、ゲート酸化膜を介して一導電型シリコン基板の表面
上に設けられたゲート電極の上面が窒化シリコン膜キャ
ップにより直接に覆われ、上記ゲート電極の側面が、少
なくとも１０ｎｍの膜厚を有した酸化シリコン膜スペー
サにより直接に覆われ、さらに、上記ゲート電極に自己
整合的に上記一導電型シリコン基板の表面に設けられた
逆導電型拡散層からなるソース，ドレイン領域のゲート
電極近傍の表面が、上記酸化シリコン膜スペーサにより
直接に覆われ、上記窒化シリコン膜キャップの側面を直
接に覆い、上記酸化シリコン膜スペーサを直接に覆い、
さらに、これらの酸化シリコン膜スペーサを介して上記
ゲート電極の側面と上記ソース，ドレイン領域の表面と
を覆う窒化シリコン膜スペーサが設けられ、上記一導電
型シリコン基板の表面は、少なくとも底面が酸化シリコ
ン膜からなる層間絶縁膜により覆われ、上記層間絶縁膜
に形成されて上記ソース，ドレイン領域に達するコンタ
クト孔は、上記窒化シリコン膜スペーサに自己整合的に
設けられていることを特徴とする。好ましくは、上記ゲ
ート電極が所要導電型多結晶シリコン膜あるいは高融点
金属ポリサイド膜からなる。
は、ゲート酸化膜を介して一導電型シリコン基板の表面
上に設けられたゲート電極の上面が窒化シリコン膜キャ
ップにより直接に覆われ、上記ゲート電極の側面が、少
なくとも１０ｎｍの膜厚を有した酸化シリコン膜スペー
サにより直接に覆われ、さらに、上記ゲート電極に自己
整合的に上記一導電型シリコン基板の表面に設けられた
逆導電型拡散層からなるソース，ドレイン領域のゲート
電極近傍の表面が、上記酸化シリコン膜スペーサにより
直接に覆われ、上記窒化シリコン膜キャップの側面を直
接に覆い、上記酸化シリコン膜スペーサを直接に覆い、
さらに、これらの酸化シリコン膜スペーサを介して上記
ゲート電極の側面と上記ソース，ドレイン領域の表面と
を覆う窒化シリコン膜スペーサが設けられ、上記一導電
型シリコン基板の表面は、少なくとも底面が酸化シリコ
ン膜からなる層間絶縁膜により覆われ、上記層間絶縁膜
に形成されて上記ソース，ドレイン領域に達するコンタ
クト孔は、上記窒化シリコン膜スペーサに自己整合的に
設けられていることを特徴とする。好ましくは、上記ゲ
ート電極が所要導電型多結晶シリコン膜あるいは高融点
金属ポリサイド膜からなる。
【００１８】本発明の半導体装置の好ましい第２の態様
は、ゲート酸化膜を介して一導電型シリコン基板の表面
上に設けられたゲート電極の上面が所要膜厚の窒化シリ
コン膜キャップにより直接に覆われ、少なくとも上記ゲ
ート電極の底面近傍の側面が、上記窒化シリコン膜キャ
ップの上面より低い位置に上端を有した第１の酸化シリ
コン膜スペーサにより直接に覆われ、上記ゲート電極に
自己整合的に上記一導電型シリコン基板の表面に設けら
れた逆導電型拡散層からなるソース，ドレイン領域のゲ
ート電極近傍の表面が、少なくとも１０ｎｍの膜厚を有
した第２の酸化シリコン膜スペーサにより直接に覆わ
れ、さらに、上記第２の酸化シリコン膜スペーサが上記
第１の酸化シリコン膜スペーサに直接に接続され、上記
窒化シリコン膜キャップの少なくとも上面近傍の側面を
直接に覆い、上記第１および第２の酸化シリコン膜スペ
ーサを直接に覆い、上記ゲート電極の側面を覆い、さら
に、上記第２の酸化シリコン膜スペーサを介してこれら
の第２の酸化シリコン膜スペーサを介して上記ソース，
ドレイン領域の表面を覆う窒化シリコン膜スペーサが設
けられ、上記一導電型シリコン基板の表面は、少なくと
も底面が酸化シリコン膜からなる層間絶縁膜により覆わ
れ、上記層間絶縁膜に形成されて上記ソース，ドレイン
領域に達するコンタクト孔は、上記窒化シリコン膜スペ
ーサに自己整合的に設けられていることを特徴とする。
好ましくは、上記ゲート電極が所要導電型多結晶シリコ
ン膜，高融点金属膜あるいは高融点金属ポリサイド膜か
らなる。
は、ゲート酸化膜を介して一導電型シリコン基板の表面
上に設けられたゲート電極の上面が所要膜厚の窒化シリ
コン膜キャップにより直接に覆われ、少なくとも上記ゲ
ート電極の底面近傍の側面が、上記窒化シリコン膜キャ
ップの上面より低い位置に上端を有した第１の酸化シリ
コン膜スペーサにより直接に覆われ、上記ゲート電極に
自己整合的に上記一導電型シリコン基板の表面に設けら
れた逆導電型拡散層からなるソース，ドレイン領域のゲ
ート電極近傍の表面が、少なくとも１０ｎｍの膜厚を有
した第２の酸化シリコン膜スペーサにより直接に覆わ
れ、さらに、上記第２の酸化シリコン膜スペーサが上記
第１の酸化シリコン膜スペーサに直接に接続され、上記
窒化シリコン膜キャップの少なくとも上面近傍の側面を
直接に覆い、上記第１および第２の酸化シリコン膜スペ
ーサを直接に覆い、上記ゲート電極の側面を覆い、さら
に、上記第２の酸化シリコン膜スペーサを介してこれら
の第２の酸化シリコン膜スペーサを介して上記ソース，
ドレイン領域の表面を覆う窒化シリコン膜スペーサが設
けられ、上記一導電型シリコン基板の表面は、少なくと
も底面が酸化シリコン膜からなる層間絶縁膜により覆わ
れ、上記層間絶縁膜に形成されて上記ソース，ドレイン
領域に達するコンタクト孔は、上記窒化シリコン膜スペ
ーサに自己整合的に設けられていることを特徴とする。
好ましくは、上記ゲート電極が所要導電型多結晶シリコ
ン膜，高融点金属膜あるいは高融点金属ポリサイド膜か
らなる。
【００１９】本発明の半導体装置の製造方法の第１の態
様は、一導電型シリコン基板の表面の素子分離領域にフ
ィールド絶縁膜を形成し、この一導電型シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、全面に導
電体膜と第１の窒化シリコン膜とを形成し、この第１の
窒化シリコン膜および導電体膜を順次異方性エッチング
して窒化シリコン膜キャップとゲート電極とを形成する
工程と、上記ゲート電極に自己整合的に上記ゲート酸化
膜を除去し、熱酸化によりゲート電極の側面と上記一導
電型シリコン基板の表面とに、少なくとも１０ｎｍの膜
厚を有した酸化シリコン膜を形成する工程と、上記ゲー
ト電極に自己整合的に、逆導電型拡散層からなるソー
ス，ドレイン領域を上記一導電型シリコン基板の表面に
形成する工程と、全面に第２の窒化シリコン膜を形成
し、この第２の窒化シリコン膜および上記酸化シリコン
膜をエッチ・バックして窒化シリコン膜スペーサと酸化
シリコン膜スペーサとを形成する工程と、少なくとも底
面が酸化シリコン膜からなる層間絶縁膜を全面に形成
し、上記窒化シリコン膜スペーサに自己整合的に上記ソ
ース，ドレイン領域に達するコンタクト孔をこの層間絶
縁膜に形成する工程とを有することを特徴とする。好ま
しくは、上記ゲート電極が所要導電型多結晶シリコン膜
あるいは高融点金属ポリサイド膜からなる。
様は、一導電型シリコン基板の表面の素子分離領域にフ
ィールド絶縁膜を形成し、この一導電型シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、全面に導
電体膜と第１の窒化シリコン膜とを形成し、この第１の
窒化シリコン膜および導電体膜を順次異方性エッチング
して窒化シリコン膜キャップとゲート電極とを形成する
工程と、上記ゲート電極に自己整合的に上記ゲート酸化
膜を除去し、熱酸化によりゲート電極の側面と上記一導
電型シリコン基板の表面とに、少なくとも１０ｎｍの膜
厚を有した酸化シリコン膜を形成する工程と、上記ゲー
ト電極に自己整合的に、逆導電型拡散層からなるソー
ス，ドレイン領域を上記一導電型シリコン基板の表面に
形成する工程と、全面に第２の窒化シリコン膜を形成
し、この第２の窒化シリコン膜および上記酸化シリコン
膜をエッチ・バックして窒化シリコン膜スペーサと酸化
シリコン膜スペーサとを形成する工程と、少なくとも底
面が酸化シリコン膜からなる層間絶縁膜を全面に形成
し、上記窒化シリコン膜スペーサに自己整合的に上記ソ
ース，ドレイン領域に達するコンタクト孔をこの層間絶
縁膜に形成する工程とを有することを特徴とする。好ま
しくは、上記ゲート電極が所要導電型多結晶シリコン膜
あるいは高融点金属ポリサイド膜からなる。
【００２０】本発明の半導体装置の製造方法の第２の態
様は、一導電型シリコン基板の表面の素子分離領域にフ
ィールド絶縁膜を形成し、この一導電型シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、全面に導
電体膜と第１の窒化シリコン膜とを形成し、この第１の
窒化シリコン膜および導電体膜を順次異方性エッチング
して窒化シリコン膜キャップとゲート電極とを形成する
工程と、上記ゲート電極に自己整合的に、逆導電型拡散
層からなるソース，ドレイン領域を上記一導電型シリコ
ン基板の表面に形成する工程と、上記ゲート電極に自己
整合的に上記ゲート酸化膜を除去し、第１の酸化シリコ
ン膜を気相成長法により全面に形成する工程と、上記第
１の酸化シリコン膜をエッチ・バックして、少なくとも
上記ゲート電極の底面近傍の側面を直接に覆い，上記窒
化シリコン膜キャップの上面より低い位置に上端を有し
た第１の酸化シリコン膜スペーサを形成する工程と、熱
酸化により、上記ソース，ドレイン領域の表面に、少な
くとも１０ｎｍの膜厚を有した第２の酸化シリコン膜を
形成する工程と、全面に第２の窒化シリコン膜を形成
し、この第２の窒化シリコン膜および上記第２の酸化シ
リコン膜を順次エッチ・バックして窒化シリコン膜スペ
ーサと第２の酸化シリコン膜スペーサとを形成する工程
と、少なくとも底面が酸化シリコン膜からなる層間絶縁
膜を全面に形成し、上記窒化シリコン膜スペーサに自己
整合的に上記ソース，ドレイン領域に達するコンタクト
孔をこの層間絶縁膜に形成する工程とを有することを特
徴とする。好ましくは、上記ゲート電極が所要導電型多
結晶シリコン膜，高融点金属膜あるいは高融点金属ポリ
サイド膜からなる。
様は、一導電型シリコン基板の表面の素子分離領域にフ
ィールド絶縁膜を形成し、この一導電型シリコン基板の
表面の素子形成領域にゲート酸化膜を形成し、全面に導
電体膜と第１の窒化シリコン膜とを形成し、この第１の
窒化シリコン膜および導電体膜を順次異方性エッチング
して窒化シリコン膜キャップとゲート電極とを形成する
工程と、上記ゲート電極に自己整合的に、逆導電型拡散
層からなるソース，ドレイン領域を上記一導電型シリコ
ン基板の表面に形成する工程と、上記ゲート電極に自己
整合的に上記ゲート酸化膜を除去し、第１の酸化シリコ
ン膜を気相成長法により全面に形成する工程と、上記第
１の酸化シリコン膜をエッチ・バックして、少なくとも
上記ゲート電極の底面近傍の側面を直接に覆い，上記窒
化シリコン膜キャップの上面より低い位置に上端を有し
た第１の酸化シリコン膜スペーサを形成する工程と、熱
酸化により、上記ソース，ドレイン領域の表面に、少な
くとも１０ｎｍの膜厚を有した第２の酸化シリコン膜を
形成する工程と、全面に第２の窒化シリコン膜を形成
し、この第２の窒化シリコン膜および上記第２の酸化シ
リコン膜を順次エッチ・バックして窒化シリコン膜スペ
ーサと第２の酸化シリコン膜スペーサとを形成する工程
と、少なくとも底面が酸化シリコン膜からなる層間絶縁
膜を全面に形成し、上記窒化シリコン膜スペーサに自己
整合的に上記ソース，ドレイン領域に達するコンタクト
孔をこの層間絶縁膜に形成する工程とを有することを特
徴とする。好ましくは、上記ゲート電極が所要導電型多
結晶シリコン膜，高融点金属膜あるいは高融点金属ポリ
サイド膜からなる。
【００２１】
【発明の実施の形態】次に、図面を参照して本発明につ
いて説明する。
いて説明する。
【００２２】半導体装置の製造方法の断面模式図である
図１を参照すると、本発明の第１の実施の形態の一実施
例による半導体装置を構成する半導体素子は、０．２５
μｍ設計ルールにより形成されたＮチャネルＭＯＳトラ
ンジスタであり、このＮチャネルＭＯＳトランジスタの
ゲート電極は例えばＮ+ 型多結晶シリコン膜からなり、
ソース・ドレイン領域はＬＤＤ型のＮ型拡散層からな
る。本一実施例による半導体装置は、以下のとおりに形
成される。
図１を参照すると、本発明の第１の実施の形態の一実施
例による半導体装置を構成する半導体素子は、０．２５
μｍ設計ルールにより形成されたＮチャネルＭＯＳトラ
ンジスタであり、このＮチャネルＭＯＳトランジスタの
ゲート電極は例えばＮ+ 型多結晶シリコン膜からなり、
ソース・ドレイン領域はＬＤＤ型のＮ型拡散層からな
る。本一実施例による半導体装置は、以下のとおりに形
成される。
【００２３】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域には、例えば０．２μｍ程度の深さの溝（図
示せず）が形成され、この溝は例えば０．２μｍ〜０．
３μｍ程度のフィールド絶縁膜（図示せず）により埋め
込まれる。Ｐ型シリコン基板１０１の表面の素子形成領
域には、熱酸化により膜厚７ｎｍ程度のゲート酸化膜１
０２が形成される。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）と例えば膜厚５０ｎ
ｍ程度の第１の窒化シリコン膜（図に明示せず）とが形
成される。これらの第１の窒化シリコン膜とＮ+ 型多結
晶シリコン膜とが順次異方性エッチングされて、（ゲー
ト長ではなく）線幅が０．２５μｍ程度のゲート電極１
０３と、ゲート電極１０３の上面を直接に覆う線幅が
０．２５μｍ程度の窒化シリコン膜キャップ１０４とが
形成される。隣接する２つのゲート電極１０３の最小間
隔は例えば０．２５μｍ程度であり、（チャネル幅では
なく）ゲート幅は例えば０．２５μｍ程度である。
子分離領域には、例えば０．２μｍ程度の深さの溝（図
示せず）が形成され、この溝は例えば０．２μｍ〜０．
３μｍ程度のフィールド絶縁膜（図示せず）により埋め
込まれる。Ｐ型シリコン基板１０１の表面の素子形成領
域には、熱酸化により膜厚７ｎｍ程度のゲート酸化膜１
０２が形成される。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）と例えば膜厚５０ｎ
ｍ程度の第１の窒化シリコン膜（図に明示せず）とが形
成される。これらの第１の窒化シリコン膜とＮ+ 型多結
晶シリコン膜とが順次異方性エッチングされて、（ゲー
ト長ではなく）線幅が０．２５μｍ程度のゲート電極１
０３と、ゲート電極１０３の上面を直接に覆う線幅が
０．２５μｍ程度の窒化シリコン膜キャップ１０４とが
形成される。隣接する２つのゲート電極１０３の最小間
隔は例えば０．２５μｍ程度であり、（チャネル幅では
なく）ゲート幅は例えば０．２５μｍ程度である。
【００２４】次に、１０13ｃｍ-2台の燐のイオン注入等
により、Ｎ- 型拡散層１０５がゲート電極１０３（およ
びフィールド絶縁膜）に自己整合的にＰ型シリコン基板
１０１の表面に形成される。Ｎ- 型拡散層１０５の接合
の深さは、例えば０．０７μｍ（７０ｎｍ）程度であ
る。異なるＭＯＳトランジスタに属して隣接する２つの
Ｎ- 型拡散層１０５の最小間隔は例えば０．２５μｍ程
度である。異方性エッチングに曝されたゲート酸化膜１
０２はトラップ・センターの密度が高いことから、Ｎ-
型拡散層１０５の形成に前後して、ゲート電極１０３に
自己整合的にゲート酸化膜１０２が除去される。ゲート
電極１０３の側面とゲート電極１０３（およびフィール
ド絶縁膜）に自己整合的なＰ型シリコン基板１０１の表
面とには、乾燥酸素雰囲気による熱酸化により、酸化シ
リコン膜１３６が形成される。Ｎ-型拡散層１０５の表
面における酸化シリコン膜１３６の膜厚は例えば１０ｎ
ｍ程度であり、ゲート電極１０３の側面での酸化シリコ
ン膜１３６の膜厚は例えば３０ｎｍ程度である。このよ
うにゲート電極１０３の側面も熱酸化されるため、（チ
ャネル長ではなく）ゲート長は０．２２μｍ程度になる
〔図１（ａ）〕。
により、Ｎ- 型拡散層１０５がゲート電極１０３（およ
びフィールド絶縁膜）に自己整合的にＰ型シリコン基板
１０１の表面に形成される。Ｎ- 型拡散層１０５の接合
の深さは、例えば０．０７μｍ（７０ｎｍ）程度であ
る。異なるＭＯＳトランジスタに属して隣接する２つの
Ｎ- 型拡散層１０５の最小間隔は例えば０．２５μｍ程
度である。異方性エッチングに曝されたゲート酸化膜１
０２はトラップ・センターの密度が高いことから、Ｎ-
型拡散層１０５の形成に前後して、ゲート電極１０３に
自己整合的にゲート酸化膜１０２が除去される。ゲート
電極１０３の側面とゲート電極１０３（およびフィール
ド絶縁膜）に自己整合的なＰ型シリコン基板１０１の表
面とには、乾燥酸素雰囲気による熱酸化により、酸化シ
リコン膜１３６が形成される。Ｎ-型拡散層１０５の表
面における酸化シリコン膜１３６の膜厚は例えば１０ｎ
ｍ程度であり、ゲート電極１０３の側面での酸化シリコ
ン膜１３６の膜厚は例えば３０ｎｍ程度である。このよ
うにゲート電極１０３の側面も熱酸化されるため、（チ
ャネル長ではなく）ゲート長は０．２２μｍ程度になる
〔図１（ａ）〕。
【００２５】次に、全面に例えば３０ｎｍ程度の膜厚の
窒化シリコン膜（図に明示せず）がＬＰＣＶＤにより形
成される。この窒化シリコン膜の膜厚の最小値は、後工
程におけるセルフアライン・コンタクト孔の形成時の層
間絶縁膜に対する異方性エッチングにおいて、窒化シリ
コン膜がどの程度エッチングされるかにより規定され
る。また、この窒化シリコン膜の膜厚の最大値は、ゲー
ト電極１０３の間隔および酸化シリコン膜１３６の膜厚
により規定される。例えばテトラフルオロメタン（ＣＦ
4 ）とトリフルオロメタン（ＣＨＦ3 ）との混合ガスを
用いた異方性エッチングにより、この窒化シリコン膜と
酸化シリコン膜１３６とが順次エッチ・バックされて、
窒化シリコン膜スペーサ１０８と酸化シリコン膜スペー
サ１０６とが形成される。隣接する２つのＭＯＳトラン
ジスタに属する窒化シリコン膜スペーサ１０８の最小間
隔は例えば０．１６μｍ（１６０ｎｍ）程度になる。１
０15ｃｍ-2台の砒素のイオン注入等により、窒化シリコ
ン膜スペーサ１０８（およびフィールド絶縁膜）に自己
整合的なＮ+ 型拡散層１０９がＮ- 型拡散層１０５の表
面に形成される。Ｎ+ 型拡散層１０９の接合の深さは
０．１５μｍ（１５０ｎｍ）程度である。これにより、
Ｎ+ 型拡散層１０９およびＮ- 型拡散層１０５からなる
ＬＤＤ構造のソース・ドレイン領域１１１の形成が終了
し、ＭＯＳトランジスタが完成する〔図１（ｂ）〕。
窒化シリコン膜（図に明示せず）がＬＰＣＶＤにより形
成される。この窒化シリコン膜の膜厚の最小値は、後工
程におけるセルフアライン・コンタクト孔の形成時の層
間絶縁膜に対する異方性エッチングにおいて、窒化シリ
コン膜がどの程度エッチングされるかにより規定され
る。また、この窒化シリコン膜の膜厚の最大値は、ゲー
ト電極１０３の間隔および酸化シリコン膜１３６の膜厚
により規定される。例えばテトラフルオロメタン（ＣＦ
4 ）とトリフルオロメタン（ＣＨＦ3 ）との混合ガスを
用いた異方性エッチングにより、この窒化シリコン膜と
酸化シリコン膜１３６とが順次エッチ・バックされて、
窒化シリコン膜スペーサ１０８と酸化シリコン膜スペー
サ１０６とが形成される。隣接する２つのＭＯＳトラン
ジスタに属する窒化シリコン膜スペーサ１０８の最小間
隔は例えば０．１６μｍ（１６０ｎｍ）程度になる。１
０15ｃｍ-2台の砒素のイオン注入等により、窒化シリコ
ン膜スペーサ１０８（およびフィールド絶縁膜）に自己
整合的なＮ+ 型拡散層１０９がＮ- 型拡散層１０５の表
面に形成される。Ｎ+ 型拡散層１０９の接合の深さは
０．１５μｍ（１５０ｎｍ）程度である。これにより、
Ｎ+ 型拡散層１０９およびＮ- 型拡散層１０５からなる
ＬＤＤ構造のソース・ドレイン領域１１１の形成が終了
し、ＭＯＳトランジスタが完成する〔図１（ｂ）〕。
【００２６】本一実施例において、Ｎ- 型拡散層１０５
の表面を直接に覆う部分での酸化シリコン膜スペーサ１
０８の膜厚が１０ｎｍ以上であるならば、ソース・ドレ
イン領域１１１（あるいはゲート電極１０３）と窒化シ
リコン膜スペーサ１０８との間のストレスは充分に緩和
される。さらにこの場合、ホット・キャリアに起因した
信頼性の劣化も抑制される。
の表面を直接に覆う部分での酸化シリコン膜スペーサ１
０８の膜厚が１０ｎｍ以上であるならば、ソース・ドレ
イン領域１１１（あるいはゲート電極１０３）と窒化シ
リコン膜スペーサ１０８との間のストレスは充分に緩和
される。さらにこの場合、ホット・キャリアに起因した
信頼性の劣化も抑制される。
【００２７】なお、窒化シリコン膜スペーサ１０８，酸
化シリコン膜スペーサ１０６およびＮ+ 型拡散層１０９
の形成順序は上記に限定されるものではなく、次のよう
な製造工程を採用してもよい。例えば臭化水素（ＨＢ
ｒ）と塩素（Ｃｌ2 ）との混合ガスを用いた異方性エッ
チングにより、概ね上記窒化シリコン膜のみが選択的に
エッチ・バックされて、まず、窒化シリコン膜スペーサ
１０９のみが形成される。上記砒素のイオン注入等によ
りＮ+ 型拡散層１０９が形成される。続いて、例えばＣ
ＨＦ3 と一酸化炭素（ＣＯ）との混合ガスを用いた異方
性エッチングにより、窒化シリコン膜スペーサに自己整
合的に酸化シリコン膜１３６が概ね選択的にエッチング
されて、酸化シリコン膜スペーサ１０６が形成される。
化シリコン膜スペーサ１０６およびＮ+ 型拡散層１０９
の形成順序は上記に限定されるものではなく、次のよう
な製造工程を採用してもよい。例えば臭化水素（ＨＢ
ｒ）と塩素（Ｃｌ2 ）との混合ガスを用いた異方性エッ
チングにより、概ね上記窒化シリコン膜のみが選択的に
エッチ・バックされて、まず、窒化シリコン膜スペーサ
１０９のみが形成される。上記砒素のイオン注入等によ
りＮ+ 型拡散層１０９が形成される。続いて、例えばＣ
ＨＦ3 と一酸化炭素（ＣＯ）との混合ガスを用いた異方
性エッチングにより、窒化シリコン膜スペーサに自己整
合的に酸化シリコン膜１３６が概ね選択的にエッチング
されて、酸化シリコン膜スペーサ１０６が形成される。
【００２８】このとき、酸化シリコン膜スペーサ１０６
を形成しないでおいて、層間絶縁膜へのコンタクト孔の
形成時に、対応個所の酸化シリコン膜１３６を除去する
という製法は好ましくない。窒化シリコン膜スペーサ１
０８の形成に際して露出した部分の酸化シリコン膜１３
６は異方性エッチングに曝されている。コンタクト孔の
形成に際して、窒化シリコン膜スペーサ１０８直下除い
て、Ｎ- 拡散層１０５の表面を覆う酸化シリコン膜１３
６が完全に除去されずに一部が残置するならば、トラッ
プ・センターとなる酸化シリコン膜１３６が窒化シリコ
ン膜スペーサ１０８に隣接することになり、本発明の目
的の達成は困難になる。
を形成しないでおいて、層間絶縁膜へのコンタクト孔の
形成時に、対応個所の酸化シリコン膜１３６を除去する
という製法は好ましくない。窒化シリコン膜スペーサ１
０８の形成に際して露出した部分の酸化シリコン膜１３
６は異方性エッチングに曝されている。コンタクト孔の
形成に際して、窒化シリコン膜スペーサ１０８直下除い
て、Ｎ- 拡散層１０５の表面を覆う酸化シリコン膜１３
６が完全に除去されずに一部が残置するならば、トラッ
プ・センターとなる酸化シリコン膜１３６が窒化シリコ
ン膜スペーサ１０８に隣接することになり、本発明の目
的の達成は困難になる。
【００２９】次に、例えばＬＰＣＶＤによる（第２の）
酸化シリコン膜およびＢＰＳＧ膜（図に明示せず）が順
次全面に形成され、ＢＰＳＧ膜に対するリフロー処理，
ＣＭＰ処理等が行なわれ、全面に（第３の）酸化シリコ
ン膜（図に明示せず）が形成されて、層間絶縁膜１１３
が形成される。窒化シリコン膜キャップ１０４直上での
層間絶縁膜の膜厚は例えば０．３μｍ程度である。フォ
トレジスト膜パターン（図示せず）をマスクして，ＣＨ
Ｆ3 ＋ＣＯによる異方性エッチングが行なわれ、層間絶
縁膜１１３にはソース・ドレイン領域１１１に達するコ
ンタクト孔１１５が形成される。この異方性エッチング
において、コンタクト孔形成領域に重複した窒化シリコ
ン膜スペーサ１０８の上端部も１５ｎｍ〜２０ｎｍ程度
エッチング除去されて、この部分での窒化シリコン膜ス
ペーサ１０８の上端の「高さ」が低くなる。コンタクト
孔１１５は窒化シリコン膜スペーサ１０８に自己整合的
に形成されており、コンタクト孔１１５の上端における
口径は０．２５μｍ程度であり、コンタクト孔１１５の
底部における最小口径は例えば０．１６μｍである〔図
１（ｃ）〕。
酸化シリコン膜およびＢＰＳＧ膜（図に明示せず）が順
次全面に形成され、ＢＰＳＧ膜に対するリフロー処理，
ＣＭＰ処理等が行なわれ、全面に（第３の）酸化シリコ
ン膜（図に明示せず）が形成されて、層間絶縁膜１１３
が形成される。窒化シリコン膜キャップ１０４直上での
層間絶縁膜の膜厚は例えば０．３μｍ程度である。フォ
トレジスト膜パターン（図示せず）をマスクして，ＣＨ
Ｆ3 ＋ＣＯによる異方性エッチングが行なわれ、層間絶
縁膜１１３にはソース・ドレイン領域１１１に達するコ
ンタクト孔１１５が形成される。この異方性エッチング
において、コンタクト孔形成領域に重複した窒化シリコ
ン膜スペーサ１０８の上端部も１５ｎｍ〜２０ｎｍ程度
エッチング除去されて、この部分での窒化シリコン膜ス
ペーサ１０８の上端の「高さ」が低くなる。コンタクト
孔１１５は窒化シリコン膜スペーサ１０８に自己整合的
に形成されており、コンタクト孔１１５の上端における
口径は０．２５μｍ程度であり、コンタクト孔１１５の
底部における最小口径は例えば０．１６μｍである〔図
１（ｃ）〕。
【００３０】続いて、例えば膜厚０．２μｍ程度の（第
２の）Ｎ+ 型多結晶シリコン膜（図に明示せず）がＬＰ
ＣＶＤにより全面に形成される。このＮ+ 型多結晶シリ
コン膜は成膜段階でＮ+ 型であることが好ましく、この
Ｎ+ 型多結晶シリコン膜の膜厚の最小値はコンタクト孔
１１５の上端の口径により規定される。このＮ+ 型多結
晶シリコン膜がエッチ・バックされて、コンタクト孔１
１５を充填するコンタクト・プラグ１１６が形成され
る。その後、層間絶縁膜１１３の表面上に公知の方法に
より配線１１８が形成されて、本一実施例による半導体
装置の形成が終了する〔図１（ｄ）〕。
２の）Ｎ+ 型多結晶シリコン膜（図に明示せず）がＬＰ
ＣＶＤにより全面に形成される。このＮ+ 型多結晶シリ
コン膜は成膜段階でＮ+ 型であることが好ましく、この
Ｎ+ 型多結晶シリコン膜の膜厚の最小値はコンタクト孔
１１５の上端の口径により規定される。このＮ+ 型多結
晶シリコン膜がエッチ・バックされて、コンタクト孔１
１５を充填するコンタクト・プラグ１１６が形成され
る。その後、層間絶縁膜１１３の表面上に公知の方法に
より配線１１８が形成されて、本一実施例による半導体
装置の形成が終了する〔図１（ｄ）〕。
【００３１】本第１の実施の形態は上記一実施例に限定
されるものではない。本第１の実施の形態は、ソース，
ドレイン領域を構成する拡散層がＤＤＤ構造等の場合に
も適用可能であり、ＰチャネルＭＯＳトランジスタにも
適用することができる。さらに、（酸化されにくい高融
点金属を含んでなる）高融点金属ポリサイド膜あるいは
Ｐ+ 型多結晶シリコン膜からゲート電極が構成されてい
る半導体素子にも適用できる。しかしながら本第１の実
施の形態は、ゲート電極が高融点金属膜あるいは高融点
金属シリサイド膜から構成されている場合には適用が困
難であり、さらには、サリサイド構造の半導体素子には
適用できない。
されるものではない。本第１の実施の形態は、ソース，
ドレイン領域を構成する拡散層がＤＤＤ構造等の場合に
も適用可能であり、ＰチャネルＭＯＳトランジスタにも
適用することができる。さらに、（酸化されにくい高融
点金属を含んでなる）高融点金属ポリサイド膜あるいは
Ｐ+ 型多結晶シリコン膜からゲート電極が構成されてい
る半導体素子にも適用できる。しかしながら本第１の実
施の形態は、ゲート電極が高融点金属膜あるいは高融点
金属シリサイド膜から構成されている場合には適用が困
難であり、さらには、サリサイド構造の半導体素子には
適用できない。
【００３２】半導体装置の製造方法の断面模式図である
図２を参照すると、本発明の第２の実施の形態の第１の
実施例による半導体装置を構成する半導体素子は、０．
２５μｍ設計ルールにより形成されたＮチャネルＭＯＳ
トランジスタであり、このＮチャネルＭＯＳトランジス
タのゲート電極は例えばＮ+ 型多結晶シリコン膜からな
り、ソース・ドレイン領域はＬＤＤ型のＮ型拡散層から
なる。本第１の実施例による半導体装置は、以下のとお
りに形成される。
図２を参照すると、本発明の第２の実施の形態の第１の
実施例による半導体装置を構成する半導体素子は、０．
２５μｍ設計ルールにより形成されたＮチャネルＭＯＳ
トランジスタであり、このＮチャネルＭＯＳトランジス
タのゲート電極は例えばＮ+ 型多結晶シリコン膜からな
り、ソース・ドレイン領域はＬＤＤ型のＮ型拡散層から
なる。本第１の実施例による半導体装置は、以下のとお
りに形成される。
【００３３】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域には、例えば０．２μｍ程度の深さの溝（図
示せず）が形成され、この溝は例えば０．２μｍ〜０．
３μｍ程度のフィールド絶縁膜（図示せず）により埋め
込まれる。Ｐ型シリコン基板２０１の表面の素子形成領
域には、熱酸化により膜厚７ｎｍ程度のゲート酸化膜２
０２が形成される。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）と例えば膜厚７０ｎ
ｍ程度の第１の窒化シリコン膜（図に明示せず）とが形
成される。これらの第１の窒化シリコン膜とＮ+ 型多結
晶シリコン膜とが順次異方性エッチングされて、線幅が
０．２５μｍ程度のゲート電極２０３ａと、ゲート電極
２０３ａの上面を直接に覆う線幅が０．２５μｍ程度の
窒化シリコン膜キャップ２０４とが形成される。隣接す
る２つのゲート電極２０３ａの最小間隔は例えば０．２
５μｍ程度であり、ゲート幅は例えば０．２５μｍ程度
である。
子分離領域には、例えば０．２μｍ程度の深さの溝（図
示せず）が形成され、この溝は例えば０．２μｍ〜０．
３μｍ程度のフィールド絶縁膜（図示せず）により埋め
込まれる。Ｐ型シリコン基板２０１の表面の素子形成領
域には、熱酸化により膜厚７ｎｍ程度のゲート酸化膜２
０２が形成される。全面に膜厚２００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）と例えば膜厚７０ｎ
ｍ程度の第１の窒化シリコン膜（図に明示せず）とが形
成される。これらの第１の窒化シリコン膜とＮ+ 型多結
晶シリコン膜とが順次異方性エッチングされて、線幅が
０．２５μｍ程度のゲート電極２０３ａと、ゲート電極
２０３ａの上面を直接に覆う線幅が０．２５μｍ程度の
窒化シリコン膜キャップ２０４とが形成される。隣接す
る２つのゲート電極２０３ａの最小間隔は例えば０．２
５μｍ程度であり、ゲート幅は例えば０．２５μｍ程度
である。
【００３４】次に、Ｎ- 型拡散層２０５がゲート電極２
０３ａ（およびフィールド絶縁膜）に自己整合的にＰ型
シリコン基板２０１の表面に形成される。Ｎ- 型拡散層
２０５の接合の深さは、例えば０．０７μｍ（７０ｎ
ｍ）程度である。異なるＭＯＳトランジスタに属して隣
接する２つのＮ- 型拡散層２０５の最小間隔は例えば
０．２５μｍ程度である。Ｎ- 型拡散層２０５の形成に
前後して、ゲート電極２０３ａに自己整合的にゲート酸
化膜２０２が除去される。例えば膜厚１５ｎｍ程度のＨ
ＴＯ膜と称せられる（第１の）酸化シリコン膜２３６が
ＬＰＣＶＤにより全面に形成される〔図２（ａ）〕。
０３ａ（およびフィールド絶縁膜）に自己整合的にＰ型
シリコン基板２０１の表面に形成される。Ｎ- 型拡散層
２０５の接合の深さは、例えば０．０７μｍ（７０ｎ
ｍ）程度である。異なるＭＯＳトランジスタに属して隣
接する２つのＮ- 型拡散層２０５の最小間隔は例えば
０．２５μｍ程度である。Ｎ- 型拡散層２０５の形成に
前後して、ゲート電極２０３ａに自己整合的にゲート酸
化膜２０２が除去される。例えば膜厚１５ｎｍ程度のＨ
ＴＯ膜と称せられる（第１の）酸化シリコン膜２３６が
ＬＰＣＶＤにより全面に形成される〔図２（ａ）〕。
【００３５】次に、酸化シリコン膜２３６が異方性エッ
チングにより選択的に充分にエッチバックされて、（第
１の）酸化シリコン膜スペーサ２３６ａが形成され、酸
化シリコン膜スペーサ２３６ａに自己整合的にＮ- 型拡
散層２０５の表面が露出される。酸化シリコン膜スペー
サ２３６ａの上端は、例えば窒化シリコン膜キャップ２
０４の上面より４０ｎｍ程度低い場所に位置する。本第
１の実施例では、酸化シリコン膜スペーサ２３６ａの上
端がゲート電極２０３ａの上面より高くなければならな
いのではなく、少なくともゲート電極２０３ａの底面近
傍の側面を覆うように、ゲート電極２０３ａの側面（底
面からある程度高い場所）に位置していてもよい〔図２
（ｂ）〕。
チングにより選択的に充分にエッチバックされて、（第
１の）酸化シリコン膜スペーサ２３６ａが形成され、酸
化シリコン膜スペーサ２３６ａに自己整合的にＮ- 型拡
散層２０５の表面が露出される。酸化シリコン膜スペー
サ２３６ａの上端は、例えば窒化シリコン膜キャップ２
０４の上面より４０ｎｍ程度低い場所に位置する。本第
１の実施例では、酸化シリコン膜スペーサ２３６ａの上
端がゲート電極２０３ａの上面より高くなければならな
いのではなく、少なくともゲート電極２０３ａの底面近
傍の側面を覆うように、ゲート電極２０３ａの側面（底
面からある程度高い場所）に位置していてもよい〔図２
（ｂ）〕。
【００３６】次に、乾燥酸素雰囲気での熱酸化が行なわ
れ、Ｎ- 型拡散層２０５の表面には例えば膜厚１５ｎｍ
程度の（第２の）酸化シリコン膜２３７が形成される。
この熱酸化により、酸化シリコン膜スペーサ２３６ａは
酸化シリコン膜スペーサ２０７ａに変換される。窒化シ
リコン膜キャップ２０４の側面を直接に覆う部分での酸
化シリコン膜スペーサ２０７ａの膜厚には変化がない
が、ゲート電極２０３ａの側面を直接に覆う部分での酸
化シリコン膜スペーサ２０７ａの膜厚は例えば３０ｎｍ
程度に増大する。その結果、ゲート電極２０３ａのゲー
ト長は０．２３μｍ強になる〔図２（ｃ）〕。なお、ゲ
ート電極２０３ａの上面近傍の側面が酸化シリコン膜ス
ペーサ２３６ａにより覆われていない場合（酸化シリコ
ン膜スペーサ２３６ａの上端がゲート電極２０３ａの上
面より低い位置にある場合）でも、この熱酸化工程の存
在により、ゲート電極２０３ａの側面は全面が酸化シリ
コン膜スペーサ２０７ａにより直接に覆われることにな
る。
れ、Ｎ- 型拡散層２０５の表面には例えば膜厚１５ｎｍ
程度の（第２の）酸化シリコン膜２３７が形成される。
この熱酸化により、酸化シリコン膜スペーサ２３６ａは
酸化シリコン膜スペーサ２０７ａに変換される。窒化シ
リコン膜キャップ２０４の側面を直接に覆う部分での酸
化シリコン膜スペーサ２０７ａの膜厚には変化がない
が、ゲート電極２０３ａの側面を直接に覆う部分での酸
化シリコン膜スペーサ２０７ａの膜厚は例えば３０ｎｍ
程度に増大する。その結果、ゲート電極２０３ａのゲー
ト長は０．２３μｍ強になる〔図２（ｃ）〕。なお、ゲ
ート電極２０３ａの上面近傍の側面が酸化シリコン膜ス
ペーサ２３６ａにより覆われていない場合（酸化シリコ
ン膜スペーサ２３６ａの上端がゲート電極２０３ａの上
面より低い位置にある場合）でも、この熱酸化工程の存
在により、ゲート電極２０３ａの側面は全面が酸化シリ
コン膜スペーサ２０７ａにより直接に覆われることにな
る。
【００３７】次に、ＬＰＣＶＤにより全面に例えば３０
ｎｍ程度の膜厚の第２の窒化シリコン膜（図に明示せ
ず）が形成される。この第２の窒化シリコン膜と上記酸
化シリコン膜２３７とが順次異方性エッチングによりエ
ッチ・バックされて、窒化シリコン膜スペーサ２０８ａ
と（第２の）酸化シリコン膜スペーサ２２７ａとが形成
される。隣接する２つのＭＯＳトランジスタに属する窒
化シリコン膜スペーサ２０８ａの最小間隔は例えば０．
１４μｍ（１４０ｎｍ）程度になる。１０15ｃｍ-2台の
砒素のイオン注入等により、窒化シリコン膜スペーサ２
０８ａ（およびフィールド絶縁膜）に自己整合的なＮ+
型拡散層２０９ａがＮ- 型拡散層２０５の表面に形成さ
れる。Ｎ+ 型拡散層２０９ａの接合の深さは０．１５μ
ｍ（１５０ｎｍ）程度である。これにより、Ｎ+ 型拡散
層２０９ａおよびＮ- 型拡散層２０５からなるＬＤＤ構
造のソース・ドレイン領域２１１ａの形成が終了し、Ｍ
ＯＳトランジスタが完成する〔図３（ａ）〕。
ｎｍ程度の膜厚の第２の窒化シリコン膜（図に明示せ
ず）が形成される。この第２の窒化シリコン膜と上記酸
化シリコン膜２３７とが順次異方性エッチングによりエ
ッチ・バックされて、窒化シリコン膜スペーサ２０８ａ
と（第２の）酸化シリコン膜スペーサ２２７ａとが形成
される。隣接する２つのＭＯＳトランジスタに属する窒
化シリコン膜スペーサ２０８ａの最小間隔は例えば０．
１４μｍ（１４０ｎｍ）程度になる。１０15ｃｍ-2台の
砒素のイオン注入等により、窒化シリコン膜スペーサ２
０８ａ（およびフィールド絶縁膜）に自己整合的なＮ+
型拡散層２０９ａがＮ- 型拡散層２０５の表面に形成さ
れる。Ｎ+ 型拡散層２０９ａの接合の深さは０．１５μ
ｍ（１５０ｎｍ）程度である。これにより、Ｎ+ 型拡散
層２０９ａおよびＮ- 型拡散層２０５からなるＬＤＤ構
造のソース・ドレイン領域２１１ａの形成が終了し、Ｍ
ＯＳトランジスタが完成する〔図３（ａ）〕。
【００３８】本第１の実施例においても、上記第１の実
施の形態の上記一実施例と同様に、Ｎ- 型拡散層２０５
の表面を直接に覆う酸化シリコン膜スペーサ２２７ａの
膜厚が１０ｎｍ以上であるならば、ソース・ドレイン領
域２１１ａ（あるいはゲート電極２０３ａ）と窒化シリ
コン膜スペーサ２０８ａとの間のストレスは充分に緩和
される。さらにこの場合、ホット・キャリアに起因した
信頼性の劣化も抑制される。
施の形態の上記一実施例と同様に、Ｎ- 型拡散層２０５
の表面を直接に覆う酸化シリコン膜スペーサ２２７ａの
膜厚が１０ｎｍ以上であるならば、ソース・ドレイン領
域２１１ａ（あるいはゲート電極２０３ａ）と窒化シリ
コン膜スペーサ２０８ａとの間のストレスは充分に緩和
される。さらにこの場合、ホット・キャリアに起因した
信頼性の劣化も抑制される。
【００３９】次に、例えばＬＰＣＶＤによる（第３の）
酸化シリコン膜およびＢＰＳＧ膜（図に明示せず）が順
次全面に形成され、ＢＰＳＧ膜に対するリフロー処理，
ＣＭＰ処理等が行なわれ、全面に（第４の）酸化シリコ
ン膜（図に明示せず）が形成されて、層間絶縁膜２１３
が形成される。窒化シリコン膜キャップ２０４直上での
層間絶縁膜の膜厚は例えば０．２３μｍ程度である。異
方性エッチングにより、層間絶縁膜２１３にはソース・
ドレイン領域２１１ａに達するコンタクト孔２１５が形
成される。このコンタクト孔２１５の形成において、コ
ンタクト孔形成領域に重複した窒化シリコン膜スペーサ
２０８ａの上端部も１５ｎｍ〜２０ｎｍ程度エッチング
除去されて、この部分での窒化シリコン膜スペーサ２０
８ａの上端の「高さ」が低くなる。しかしながら、酸化
シリコン膜スペーサ２０７ａの上端は窒化シリコン膜キ
ャップ２０４の上面より４０ｎｍ程度低い位置にあるこ
とから、このエッチングにより酸化シリコン膜スペーサ
２０７ａの上端の露出は回避される。コンタクト孔２１
５は窒化シリコン膜スペーサ２０８ａに自己整合的に形
成されており、コンタクト孔２１５の上端における口径
は０．２５μｍ程度であり、コンタクト孔２１５の底部
における最小口径は例えば０．１４μｍ程度である。続
いて、例えば膜厚０．２μｍ程度の（第２の）Ｎ+ 型多
結晶シリコン膜（図に明示せず）がＬＰＣＶＤにより全
面に形成される。このＮ+ 型多結晶シリコン膜がエッチ
・バックされて、コンタクト孔２１５を充填するコンタ
クト・プラグ２１６が形成される。その後、層間絶縁膜
２１３の表面上に配線２１８が形成されて、本第１の実
施例による半導体装置の形成が終了する〔図３
（ｂ）〕。
酸化シリコン膜およびＢＰＳＧ膜（図に明示せず）が順
次全面に形成され、ＢＰＳＧ膜に対するリフロー処理，
ＣＭＰ処理等が行なわれ、全面に（第４の）酸化シリコ
ン膜（図に明示せず）が形成されて、層間絶縁膜２１３
が形成される。窒化シリコン膜キャップ２０４直上での
層間絶縁膜の膜厚は例えば０．２３μｍ程度である。異
方性エッチングにより、層間絶縁膜２１３にはソース・
ドレイン領域２１１ａに達するコンタクト孔２１５が形
成される。このコンタクト孔２１５の形成において、コ
ンタクト孔形成領域に重複した窒化シリコン膜スペーサ
２０８ａの上端部も１５ｎｍ〜２０ｎｍ程度エッチング
除去されて、この部分での窒化シリコン膜スペーサ２０
８ａの上端の「高さ」が低くなる。しかしながら、酸化
シリコン膜スペーサ２０７ａの上端は窒化シリコン膜キ
ャップ２０４の上面より４０ｎｍ程度低い位置にあるこ
とから、このエッチングにより酸化シリコン膜スペーサ
２０７ａの上端の露出は回避される。コンタクト孔２１
５は窒化シリコン膜スペーサ２０８ａに自己整合的に形
成されており、コンタクト孔２１５の上端における口径
は０．２５μｍ程度であり、コンタクト孔２１５の底部
における最小口径は例えば０．１４μｍ程度である。続
いて、例えば膜厚０．２μｍ程度の（第２の）Ｎ+ 型多
結晶シリコン膜（図に明示せず）がＬＰＣＶＤにより全
面に形成される。このＮ+ 型多結晶シリコン膜がエッチ
・バックされて、コンタクト孔２１５を充填するコンタ
クト・プラグ２１６が形成される。その後、層間絶縁膜
２１３の表面上に配線２１８が形成されて、本第１の実
施例による半導体装置の形成が終了する〔図３
（ｂ）〕。
【００４０】本第２の実施の形態は、ＰチャネルＭＯＳ
トランジスタにも適用することが可能であり、ゲート電
極がＰ+ 型多結晶シリコン膜，（耐酸化性の高融点金属
を含んでなる）高融点金属ポリサイド膜あるいは耐酸化
性の高融点金属膜から構成されている場合にも適用でき
る。
トランジスタにも適用することが可能であり、ゲート電
極がＰ+ 型多結晶シリコン膜，（耐酸化性の高融点金属
を含んでなる）高融点金属ポリサイド膜あるいは耐酸化
性の高融点金属膜から構成されている場合にも適用でき
る。
【００４１】半導体装置の断面模式図である図４を参照
すると、本第２の実施の形態の第２の実施例による半導
体装置はゲート電極がタングステン・ポリサイド膜から
構成されており、以下のようになっている。
すると、本第２の実施の形態の第２の実施例による半導
体装置はゲート電極がタングステン・ポリサイド膜から
構成されており、以下のようになっている。
【００４２】Ｐ型シリコン基板２０１の表面の素子分離
領域は、溝（図示せず）とこの溝に埋め込まれたフィー
ルド絶縁膜（図示せず）からなる。Ｐ型シリコン基板２
０１の表面の素子形成領域には、熱酸化により膜厚７ｎ
ｍ程度のゲート酸化膜２０２が形成される。全面に膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜（図に明示せ
ず），膜厚１５０ｎｍ程度のタングステン・シリサイド
膜（図に明示せず）および例えば膜厚７０ｎｍ程度の第
１の窒化シリコン膜（図に明示せず）とが形成さ、これ
らの第１の窒化シリコン膜，タングステン・シリサイド
膜およびＮ+ 型多結晶シリコン膜が順次異方性エッチン
グされる。これによりＮ+ 型多結晶シリコン膜パターン
２３１にタングステン・シリサイド膜パターン２３２が
積層されてなる線幅が０．２５μｍ程度のゲート電極２
０３ｂと、ゲート電極２０３ｂの上面を直接に覆う線幅
が０．２５μｍ程度の窒化シリコン膜キャップ２０４と
が形成される。隣接する２つのゲート電極２０３ｂの最
小間隔は例えば０．２５μｍ程度であり、ゲート幅は例
えば０．２５μｍ程度である。
領域は、溝（図示せず）とこの溝に埋め込まれたフィー
ルド絶縁膜（図示せず）からなる。Ｐ型シリコン基板２
０１の表面の素子形成領域には、熱酸化により膜厚７ｎ
ｍ程度のゲート酸化膜２０２が形成される。全面に膜厚
１００ｎｍ程度のＮ+ 型多結晶シリコン膜（図に明示せ
ず），膜厚１５０ｎｍ程度のタングステン・シリサイド
膜（図に明示せず）および例えば膜厚７０ｎｍ程度の第
１の窒化シリコン膜（図に明示せず）とが形成さ、これ
らの第１の窒化シリコン膜，タングステン・シリサイド
膜およびＮ+ 型多結晶シリコン膜が順次異方性エッチン
グされる。これによりＮ+ 型多結晶シリコン膜パターン
２３１にタングステン・シリサイド膜パターン２３２が
積層されてなる線幅が０．２５μｍ程度のゲート電極２
０３ｂと、ゲート電極２０３ｂの上面を直接に覆う線幅
が０．２５μｍ程度の窒化シリコン膜キャップ２０４と
が形成される。隣接する２つのゲート電極２０３ｂの最
小間隔は例えば０．２５μｍ程度であり、ゲート幅は例
えば０．２５μｍ程度である。
【００４３】例えば０．０７μｍ（７０ｎｍ）程度の接
合の深さのＮ- 型拡散層２０５が、ゲート電極２０３ｂ
（およびフィールド絶縁膜）に自己整合的にＰ型シリコ
ン基板２０１の表面に形成される。Ｎ- 型拡散層２０５
の最小間隔は例えば０．２５μｍ程度である。Ｎ- 型拡
散層２０５の形成に前後して、ゲート電極２０３ｂに自
己整合的にゲート酸化膜２０２が除去されて、例えば膜
厚１５ｎｍ程度のＨＴＯ膜さらなる第１の酸化シリコン
膜（図に明示せず）が全面に形成される。
合の深さのＮ- 型拡散層２０５が、ゲート電極２０３ｂ
（およびフィールド絶縁膜）に自己整合的にＰ型シリコ
ン基板２０１の表面に形成される。Ｎ- 型拡散層２０５
の最小間隔は例えば０．２５μｍ程度である。Ｎ- 型拡
散層２０５の形成に前後して、ゲート電極２０３ｂに自
己整合的にゲート酸化膜２０２が除去されて、例えば膜
厚１５ｎｍ程度のＨＴＯ膜さらなる第１の酸化シリコン
膜（図に明示せず）が全面に形成される。
【００４４】上記第１の酸化シリコン膜が充分にエッチ
バックされて、第１の酸化シリコン膜スペーサ（図に明
示せず）が形成され、第１の酸化シリコン膜スペーサに
自己整合的にＮ- 型拡散層２０５の表面が露出される。
第１の酸化シリコン膜スペーサの上端は、例えば窒化シ
リコン膜キャップ２０４の上面より４０ｎｍ程度低い場
所に位置する。本第２の実施例でも、この第１の酸化シ
リコン膜スペーサの上端がゲート電極２０３ｂの上面よ
り高くなければならないのではなく、少なくともゲート
電極３０３の底面近傍の側面を覆うようになっていれば
よい。
バックされて、第１の酸化シリコン膜スペーサ（図に明
示せず）が形成され、第１の酸化シリコン膜スペーサに
自己整合的にＮ- 型拡散層２０５の表面が露出される。
第１の酸化シリコン膜スペーサの上端は、例えば窒化シ
リコン膜キャップ２０４の上面より４０ｎｍ程度低い場
所に位置する。本第２の実施例でも、この第１の酸化シ
リコン膜スペーサの上端がゲート電極２０３ｂの上面よ
り高くなければならないのではなく、少なくともゲート
電極３０３の底面近傍の側面を覆うようになっていれば
よい。
【００４５】熱酸化によりＮ- 型拡散層２０５の表面に
は例えば膜厚１５ｎｍ程度の第２の酸化シリコン膜（図
に明示せず）が形成される。この際、上記第１の酸化シ
リコン膜スペーサは（第１の）酸化シリコン膜スペーサ
２０７ｂに変換される。窒化シリコン膜キャップ２０４
の側面を直接に覆う部分での酸化シリコン膜スペーサ２
０７ｂの膜厚には変化がないが、ゲート電極２０３ｂの
側面を直接に覆う部分での酸化シリコン膜スペーサ２０
７ｂの膜厚は例えば３０ｎｍ程度に増大する。その結
果、ゲート電極２０３ｂのゲート長は０．２３μｍ強に
なる。
は例えば膜厚１５ｎｍ程度の第２の酸化シリコン膜（図
に明示せず）が形成される。この際、上記第１の酸化シ
リコン膜スペーサは（第１の）酸化シリコン膜スペーサ
２０７ｂに変換される。窒化シリコン膜キャップ２０４
の側面を直接に覆う部分での酸化シリコン膜スペーサ２
０７ｂの膜厚には変化がないが、ゲート電極２０３ｂの
側面を直接に覆う部分での酸化シリコン膜スペーサ２０
７ｂの膜厚は例えば３０ｎｍ程度に増大する。その結
果、ゲート電極２０３ｂのゲート長は０．２３μｍ強に
なる。
【００４６】全面に例えば３０ｎｍ程度の膜厚の第２の
窒化シリコン膜（図に明示せず）が形成され、この第２
の窒化シリコン膜と上記第２の酸化シリコン膜とが順次
エッチ・バックされて窒化シリコン膜スペーサ２０８ｂ
と（第２の）酸化シリコン膜スペーサ２２７ｂとが形成
される。窒化シリコン膜スペーサ２０８ｂの最小間隔は
例えば０．１４μｍ（１４０ｎｍ）程度になる。０．１
５μｍ（１５０ｎｍ）程度の接合の深さのＮ+ 型拡散層
２０９ｂが、窒化シリコン膜スペーサ２０８ｂ（および
フィールド絶縁膜）に自己整合的にＮ- 型拡散層２０５
の表面に形成される。これにより、Ｎ+ 型拡散層２０９
ｂおよびＮ- 型拡散層２０５からなるＬＤＤ構造のソー
ス・ドレイン領域２１１ｂの形成が終了し、ＭＯＳトラ
ンジスタが完成する。
窒化シリコン膜（図に明示せず）が形成され、この第２
の窒化シリコン膜と上記第２の酸化シリコン膜とが順次
エッチ・バックされて窒化シリコン膜スペーサ２０８ｂ
と（第２の）酸化シリコン膜スペーサ２２７ｂとが形成
される。窒化シリコン膜スペーサ２０８ｂの最小間隔は
例えば０．１４μｍ（１４０ｎｍ）程度になる。０．１
５μｍ（１５０ｎｍ）程度の接合の深さのＮ+ 型拡散層
２０９ｂが、窒化シリコン膜スペーサ２０８ｂ（および
フィールド絶縁膜）に自己整合的にＮ- 型拡散層２０５
の表面に形成される。これにより、Ｎ+ 型拡散層２０９
ｂおよびＮ- 型拡散層２０５からなるＬＤＤ構造のソー
ス・ドレイン領域２１１ｂの形成が終了し、ＭＯＳトラ
ンジスタが完成する。
【００４７】本第２の実施例も上記第１の実施例と同様
に、Ｎ- 型拡散層２０５の表面を直接に覆う酸化シリコ
ン膜スペーサ２２７ｂの膜厚が１０ｎｍ以上であること
から、ソース・ドレイン領域２１１ｂ（あるいはゲート
電極２０３ｂ）と窒化シリコン膜スペーサ２０８ｂとの
間のストレスは充分に緩和され、ホット・キャリアに起
因した信頼性の劣化も抑制される。
に、Ｎ- 型拡散層２０５の表面を直接に覆う酸化シリコ
ン膜スペーサ２２７ｂの膜厚が１０ｎｍ以上であること
から、ソース・ドレイン領域２１１ｂ（あるいはゲート
電極２０３ｂ）と窒化シリコン膜スペーサ２０８ｂとの
間のストレスは充分に緩和され、ホット・キャリアに起
因した信頼性の劣化も抑制される。
【００４８】（第３の）酸化シリコン膜およびＢＰＳＧ
膜（図に明示せず）の形成と、ＢＰＳＧ膜に対するリフ
ロー処理，ＣＭＰ処理等とが行なわれ、さらに、（第４
の）酸化シリコン膜（図に明示せず）の形成されて、層
間絶縁膜２１３が形成される。窒化シリコン膜キャップ
２０４直上での層間絶縁膜の膜厚は例えば０．２μｍ程
度である。異方性エッチングにより、層間絶縁膜２１３
にはソース・ドレイン領域２１１ｂに達するコンタクト
孔２１５が形成される。このコンタクト孔２１５の形成
において、コンタクト孔形成領域に重複した窒化シリコ
ン膜スペーサ２０８ｂの上端も１５ｎｍ〜２０ｎｍ程度
「高さ」が低くなるが、酸化シリコン膜スペーサ２０７
ｂの上端の露出は回避される。コンタクト孔２１５は窒
化シリコン膜スペーサ２０８ｂに自己整合的に形成され
ており、コンタクト孔２１５の上端における口径は０．
２５μｍ程度であり、コンタクト孔２１５の底部におけ
る最小口径は例えば０．１４μｍ程度である。例えば膜
厚０．２μｍ程度の（第２の）Ｎ+ 型多結晶シリコン膜
（図に明示せず）の形成，エッチ・バックにより、コン
タクト孔２１５を充填するコンタクト・プラグ２１６が
形成される。その後、層間絶縁膜２１３の表面上に配線
２１８が形成されて、本第２の実施例による半導体装置
の形成が終了する〔図４〕。
膜（図に明示せず）の形成と、ＢＰＳＧ膜に対するリフ
ロー処理，ＣＭＰ処理等とが行なわれ、さらに、（第４
の）酸化シリコン膜（図に明示せず）の形成されて、層
間絶縁膜２１３が形成される。窒化シリコン膜キャップ
２０４直上での層間絶縁膜の膜厚は例えば０．２μｍ程
度である。異方性エッチングにより、層間絶縁膜２１３
にはソース・ドレイン領域２１１ｂに達するコンタクト
孔２１５が形成される。このコンタクト孔２１５の形成
において、コンタクト孔形成領域に重複した窒化シリコ
ン膜スペーサ２０８ｂの上端も１５ｎｍ〜２０ｎｍ程度
「高さ」が低くなるが、酸化シリコン膜スペーサ２０７
ｂの上端の露出は回避される。コンタクト孔２１５は窒
化シリコン膜スペーサ２０８ｂに自己整合的に形成され
ており、コンタクト孔２１５の上端における口径は０．
２５μｍ程度であり、コンタクト孔２１５の底部におけ
る最小口径は例えば０．１４μｍ程度である。例えば膜
厚０．２μｍ程度の（第２の）Ｎ+ 型多結晶シリコン膜
（図に明示せず）の形成，エッチ・バックにより、コン
タクト孔２１５を充填するコンタクト・プラグ２１６が
形成される。その後、層間絶縁膜２１３の表面上に配線
２１８が形成されて、本第２の実施例による半導体装置
の形成が終了する〔図４〕。
【００４９】
【発明の効果】以上説明したように本発明による半導体
装置は、セルフアライン・コンタクト孔を有し、ゲート
電極の上面が窒化シリコン膜キャップにより直接に覆わ
れ，ゲート電極の側面が窒化シリコン膜スペーサにより
覆われたＭＯＳトランジスタを含んでなる半導体装置で
あって、ゲート電極近傍のソース，ドレイン領域の表面
と少なくともゲート電極底面近傍の側面とがそれぞれ酸
化シリコン膜スペーサにより直接に覆われている。さら
に、上記窒化シリコン膜スペーサは、上記酸化シリコン
膜スペーサを覆い、これらの酸化シリコン膜スペーサを
介してゲート電極近傍のソース，ドレイン領域の表面を
覆っている。
装置は、セルフアライン・コンタクト孔を有し、ゲート
電極の上面が窒化シリコン膜キャップにより直接に覆わ
れ，ゲート電極の側面が窒化シリコン膜スペーサにより
覆われたＭＯＳトランジスタを含んでなる半導体装置で
あって、ゲート電極近傍のソース，ドレイン領域の表面
と少なくともゲート電極底面近傍の側面とがそれぞれ酸
化シリコン膜スペーサにより直接に覆われている。さら
に、上記窒化シリコン膜スペーサは、上記酸化シリコン
膜スペーサを覆い、これらの酸化シリコン膜スペーサを
介してゲート電極近傍のソース，ドレイン領域の表面を
覆っている。
【００５０】このため、本発明を採用することにより、
セルフアライン・コンタクト孔を有し，ＭＯＳトランジ
スを含んでなる半導体装置において、ストレスの発生あ
るいはホット・キャリア注入によるＭＯＳトランジスタ
の電気特性の信頼性の劣化の抑制が容易になる。
セルフアライン・コンタクト孔を有し，ＭＯＳトランジ
スを含んでなる半導体装置において、ストレスの発生あ
るいはホット・キャリア注入によるＭＯＳトランジスタ
の電気特性の信頼性の劣化の抑制が容易になる。
【図１】本発明の第１の実施の形態の一実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図２】本発明の第２の実施の形態の第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図３】上記第２の実施の形態の上記第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図４】本発明の第２の実施の形態の第２の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図５】第１の従来の半導体装置の製造工程の断面模式
図である。
図である。
【図６】従来の半導体装置の問題点を説明するための図
であり、第２の従来の半導体装置の製造工程の断面模式
図である。
であり、第２の従来の半導体装置の製造工程の断面模式
図である。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ ゲート酸化膜 １０３，２０３ａ，２０３ｂ，３０３ ゲート電極 １０４，２０４，３０４ 窒化シリコン膜キャップ １０５，２０５，３０５ Ｎ- 型拡散層 １０６，２０７ａ，２０７ｂ，２２７ａ，２２７ｂ，３
０７，３０７ａ 酸化シリコン膜スペーサ １０８，２０８ａ，２０８ｂ，３０８ａ，３０８ｂ
窒化シリコン膜スペーサ １０９，２０９ａ，２０９ｂ，３０９ａ，３０９ｂ Ｎ
+ 型拡散層 １１１，２１１ａ，２１１ｂ，３１１ａ，３１１ｂ ソ
ース・ドレイン領域 １１３，２１３，３１３ 層間絶縁膜 １１５，２１５，３１５ａ，３１５ｂ コンタクト孔 １１６，２１６，３１６ａ，３１６ｂ コンタクト・
プラグ １１８，２１８，３１８ 配線 １３６，２３６，２３７，３３６ 酸化シリコン膜 ２３１ Ｎ+ 型多結晶シリコン膜パターン ２３２ タングステン・シリサイド膜パターン
０７，３０７ａ 酸化シリコン膜スペーサ １０８，２０８ａ，２０８ｂ，３０８ａ，３０８ｂ
窒化シリコン膜スペーサ １０９，２０９ａ，２０９ｂ，３０９ａ，３０９ｂ Ｎ
+ 型拡散層 １１１，２１１ａ，２１１ｂ，３１１ａ，３１１ｂ ソ
ース・ドレイン領域 １１３，２１３，３１３ 層間絶縁膜 １１５，２１５，３１５ａ，３１５ｂ コンタクト孔 １１６，２１６，３１６ａ，３１６ｂ コンタクト・
プラグ １１８，２１８，３１８ 配線 １３６，２３６，２３７，３３６ 酸化シリコン膜 ２３１ Ｎ+ 型多結晶シリコン膜パターン ２３２ タングステン・シリサイド膜パターン
Claims (9)
- 【請求項１】 ゲート酸化膜を介して一導電型シリコン
基板の表面上に設けられたゲート電極の上面が窒化シリ
コン膜キャップにより直接に覆われ、 前記ゲート電極の少なくとも底面近傍の側面が、少なく
とも１０ｎｍの膜厚を有した酸化シリコン膜スペーサに
より直接に覆われ、 さらに、前記ゲート電極に自己整合的に前記一導電型シ
リコン基板の表面に設けられた逆導電型拡散層からなる
ソース，ドレイン領域の該ゲート電極近傍の表面が、前
記酸化シリコン膜スペーサにより直接に覆われ、 前記窒化シリコン膜キャップの少なくとも上面近傍の側
面を直接に覆い、前記酸化シリコン膜スペーサを直接に
覆い、前記ゲート電極の側面を覆い、さらに、該酸化シ
リコン膜スペーサを介して前記ソース，ドレイン領域の
表面を覆う窒化シリコン膜スペーサが設けられ、 前記一導電型シリコン基板の表面は、少なくとも底面が
酸化シリコン膜からなる層間絶縁膜により覆われ、 前記層間絶縁膜に形成されて前記ソース，ドレイン領域
に達するコンタクト孔は、前記窒化シリコン膜スペーサ
に自己整合的に設けられていることを特徴とする半導体
装置。 - 【請求項２】 ゲート酸化膜を介して一導電型シリコン
基板の表面上に設けられたゲート電極の上面が窒化シリ
コン膜キャップにより直接に覆われ、 前記ゲート電極の側面が、少なくとも１０ｎｍの膜厚を
有した酸化シリコン膜スペーサにより直接に覆われ、 さらに、前記ゲート電極に自己整合的に前記一導電型シ
リコン基板の表面に設けられた逆導電型拡散層からなる
ソース，ドレイン領域の該ゲート電極近傍の表面が、前
記酸化シリコン膜スペーサにより直接に覆われ、 前記窒化シリコン膜キャップの側面を直接に覆い、前記
酸化シリコン膜スペーサを直接に覆い、さらに、該酸化
シリコン膜スペーサを介して前記ゲート電極の側面と前
記ソース，ドレイン領域の表面とを覆う窒化シリコン膜
スペーサが設けられ、 前記一導電型シリコン基板の表面は、少なくとも底面が
酸化シリコン膜からなる層間絶縁膜により覆われ、 前記層間絶縁膜に形成されて前記ソース，ドレイン領域
に達するコンタクト孔は、前記窒化シリコン膜スペーサ
に自己整合的に設けられていることを特徴とする半導体
装置。 - 【請求項３】 前記ゲート電極が、所要導電型多結晶シ
リコン膜あるいは高融点金属ポリサイド膜からなる請求
項２記載の半導体装置。 - 【請求項４】 ゲート酸化膜を介して一導電型シリコン
基板の表面上に設けられたゲート電極の上面が所要膜厚
の窒化シリコン膜キャップにより直接に覆われ、 前記ゲート電極の少なくとも底面近傍の側面が、前記窒
化シリコン膜キャップの上面より低い位置に上端が設け
られた第１の酸化シリコン膜スペーサにより直接に覆わ
れ、 前記ゲート電極に自己整合的に前記一導電型シリコン基
板の表面に設けられた逆導電型拡散層からなるソース，
ドレイン領域の該ゲート電極近傍の表面が、少なくとも
１０ｎｍの膜厚を有した第２の酸化シリコン膜スペーサ
により直接に覆われ、 さらに、前記第２の酸化シリコン膜スペーサが前記第１
の酸化シリコン膜スペーサに直接に接続され、 前記窒化シリコン膜キャップの少なくとも上面近傍の側
面を直接に覆い、前記第１の酸化シリコン膜スペーサお
よび前記第２の酸化シリコン膜スペーサを直接に覆い、
前記ゲート電極の側面を覆い、さらに、該第２の酸化シ
リコン膜スペーサを介して前記ソース，ドレイン領域の
表面を覆う窒化シリコン膜スペーサが設けられ、 前記一導電型シリコン基板の表面は、少なくとも底面が
酸化シリコン膜からなる層間絶縁膜により覆われ、 前記層間絶縁膜に形成されて前記ソース，ドレイン領域
に達するコンタクト孔は、前記窒化シリコン膜スペーサ
に自己整合的に設けられていることを特徴とする半導体
装置。 - 【請求項５】 前記ゲート電極が、所要導電型多結晶シ
リコン膜，高融点金属膜あるいは高融点金属ポリサイド
膜からなる請求項４記載の半導体装置。 - 【請求項６】 一導電型シリコン基板の表面の素子分離
領域にフィールド絶縁膜を形成し、該一導電型シリコン
基板の表面の素子形成領域にゲート酸化膜を形成し、全
面に導電体膜と第１の窒化シリコン膜とを形成し、該第
１の窒化シリコン膜および導電体膜を順次異方性エッチ
ングして窒化シリコン膜キャップとゲート電極とを形成
する工程と、 前記ゲート電極に自己整合的に前記ゲート酸化膜を除去
し、熱酸化により該ゲート電極の側面と前記一導電型シ
リコン基板の表面とに、少なくとも１０ｎｍの膜厚を有
した酸化シリコン膜を形成する工程と、 前記ゲート電極に自己整合的に、逆導電型拡散層からな
るソース，ドレイン領域を前記一導電型シリコン基板の
表面に形成する工程と、 全面に第２の窒化シリコン膜を形成し、該第２の窒化シ
リコン膜および前記酸化シリコン膜をエッチ・バックし
て窒化シリコン膜スペーサと酸化シリコン膜スペーサと
を形成する工程と、 少なくとも底面が酸化シリコン膜からなる層間絶縁膜を
全面に形成し、前記窒化シリコン膜スペーサに自己整合
的に前記ソース，ドレイン領域に達するコンタクト孔を
該層間絶縁膜に形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項７】 前記導電体膜が、所要導電型多結晶シリ
コン膜あるいは高融点金属ポリサイド膜からなる請求項
６記載の半導体装置の製造方法。 - 【請求項８】 一導電型シリコン基板の表面の素子分離
領域にフィールド絶縁膜を形成し、該一導電型シリコン
基板の表面の素子形成領域にゲート酸化膜を形成し、全
面に導電体膜と第１の窒化シリコン膜とを形成し、該第
１の窒化シリコン膜および導電体膜を順次異方性エッチ
ングして窒化シリコン膜キャップとゲート電極とを形成
する工程と、 前記ゲート電極に自己整合的に、逆導電型拡散層からな
るソース，ドレイン領域を前記一導電型シリコン基板の
表面に形成する工程と、 前記ゲート電極に自己整合的に前記ゲート酸化膜を除去
し、第１の酸化シリコン膜を気相成長法により全面に形
成する工程と、 前記第１の酸化シリコン膜をエッチ・バックして、少な
くとも前記ゲート電極の底面近傍の側面を直接に覆い，
前記窒化シリコン膜キャップの上面より低い位置に上端
を有した第１の酸化シリコン膜スペーサを形成する工程
と、 熱酸化により、前記ソース，ドレイン領域の表面に、少
なくとも１０ｎｍの膜厚を有した第２の酸化シリコン膜
を形成する工程と、 全面に第２の窒化シリコン膜を形成し、該第２の窒化シ
リコン膜および前記第２の酸化シリコン膜を順次エッチ
・バックして窒化シリコン膜スペーサと第２の酸化シリ
コン膜スペーサとを形成する工程と、 少なくとも底面が酸化シリコン膜からなる層間絶縁膜を
全面に形成し、前記窒化シリコン膜スペーサに自己整合
的に前記ソース，ドレイン領域に達するコンタクト孔を
該層間絶縁膜に形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記ゲート電極が、所要導電型多結晶シ
リコン膜，高融点金属膜あるいは高融点金属ポリサイド
膜からなる請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326683A JP3061022B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326683A JP3061022B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163331A JPH11163331A (ja) | 1999-06-18 |
| JP3061022B2 true JP3061022B2 (ja) | 2000-07-10 |
Family
ID=18190501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326683A Expired - Fee Related JP3061022B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061022B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401489B1 (ko) * | 2000-06-26 | 2003-10-11 | 주식회사 하이닉스반도체 | 에스램 제조방법 |
| KR100363710B1 (ko) * | 2000-08-23 | 2002-12-05 | 삼성전자 주식회사 | 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법 |
| JP5000057B2 (ja) * | 2001-07-17 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| KR100500439B1 (ko) | 2002-08-14 | 2005-07-12 | 삼성전자주식회사 | 게이트 스페이서가 포지티브 슬로프를 갖는 반도체 장치의 제조방법 |
-
1997
- 1997-11-27 JP JP9326683A patent/JP3061022B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11163331A (ja) | 1999-06-18 |
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