JP2519284B2 - 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 - Google Patents
埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法Info
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- JP2519284B2 JP2519284B2 JP63016891A JP1689188A JP2519284B2 JP 2519284 B2 JP2519284 B2 JP 2519284B2 JP 63016891 A JP63016891 A JP 63016891A JP 1689188 A JP1689188 A JP 1689188A JP 2519284 B2 JP2519284 B2 JP 2519284B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、埋め込みゲート型MOSFET、更に詳細には、
ゲート電極とソース又はドレイン間の容量を低減し、過
渡応答特性を改善した埋め込みゲート型MOSFETの製造方
法に関する。
ゲート電極とソース又はドレイン間の容量を低減し、過
渡応答特性を改善した埋め込みゲート型MOSFETの製造方
法に関する。
（従来の技術） 第２図は、従来のMOSFETの断面構造の概略図である。
この図において、１は半導体基板、２はゲート絶縁膜、
３はゲート電極、４はソース、５はドレインを示す。従
来のMOSFETは、この図に示すように、半導体基板１上に
ゲート絶縁膜２及びゲート電極３を設け、かつ、ソース
４及びドレイン５を半導体基板１内に形設した構造を有
していた。
この図において、１は半導体基板、２はゲート絶縁膜、
３はゲート電極、４はソース、５はドレインを示す。従
来のMOSFETは、この図に示すように、半導体基板１上に
ゲート絶縁膜２及びゲート電極３を設け、かつ、ソース
４及びドレイン５を半導体基板１内に形設した構造を有
していた。
しかし、この構造を維持しつつ素子の微細化を推進し
ようとすると、例えばソース４及びドレイン５が近接し
て、いわゆる短チャンネル効果及び狭チャンネル効果等
が顕著になってくる。そしてその結果、閾値電圧の変
動、相互コンダクタンス（gm）の劣化を生ずる。従っ
て、単なる素子構成要素の微細化では、半導体装置の高
集積化を図ることは困難であった。
ようとすると、例えばソース４及びドレイン５が近接し
て、いわゆる短チャンネル効果及び狭チャンネル効果等
が顕著になってくる。そしてその結果、閾値電圧の変
動、相互コンダクタンス（gm）の劣化を生ずる。従っ
て、単なる素子構成要素の微細化では、半導体装置の高
集積化を図ることは困難であった。
そして、この問題の解決を企図するものとして埋め込
みゲート型MOSFET（「信学技報」SSD86−66,第59頁,198
6年）が知られている。第３図は同文献記載の埋め込み
ゲート型MOSFETの断面構造の概略図である。この図にお
いて、11は半導体基板、12はゲート絶縁膜、13は埋め込
みゲート電極、14はソース、15はドレインを示す。埋め
込みゲート型MOSFETは、この図に示すように、半導体基
板11に形設された溝部の側面及び底面の全体にゲート絶
縁膜12を形設し、更にゲート電極13をソース14及びドレ
イン15との接合深さが略ゼロになるように形設した構造
になっている。このような構造にすれば、MOSFET素子を
微細化しても、ある程度のチャンネル長を確保すること
ができ、短チャンネル効果を軽減することができる。
みゲート型MOSFET（「信学技報」SSD86−66,第59頁,198
6年）が知られている。第３図は同文献記載の埋め込み
ゲート型MOSFETの断面構造の概略図である。この図にお
いて、11は半導体基板、12はゲート絶縁膜、13は埋め込
みゲート電極、14はソース、15はドレインを示す。埋め
込みゲート型MOSFETは、この図に示すように、半導体基
板11に形設された溝部の側面及び底面の全体にゲート絶
縁膜12を形設し、更にゲート電極13をソース14及びドレ
イン15との接合深さが略ゼロになるように形設した構造
になっている。このような構造にすれば、MOSFET素子を
微細化しても、ある程度のチャンネル長を確保すること
ができ、短チャンネル効果を軽減することができる。
（発明が解決しようとする課題） しかしながら、第３図に示す従来の埋め込みゲート型
MOSFETは、前記「信学技報」にその製造工程が示されて
いるように、半導体基板11に設けた溝内を熱酸化法によ
り酸化して断面コ字状の略膜厚が均一なゲート絶縁膜12
を形成するなどして得られるものであった。
MOSFETは、前記「信学技報」にその製造工程が示されて
いるように、半導体基板11に設けた溝内を熱酸化法によ
り酸化して断面コ字状の略膜厚が均一なゲート絶縁膜12
を形成するなどして得られるものであった。
従って、ゲート電極13とソース14及びドレイン15が薄
いゲート絶縁膜12によってのみ絶縁されているので、埋
め込みゲート電極13とソース14及びドレイン15の間の容
量が大きなものとなり、MOSFETの過渡応答特性を著しく
低下させる原因となっていた。
いゲート絶縁膜12によってのみ絶縁されているので、埋
め込みゲート電極13とソース14及びドレイン15の間の容
量が大きなものとなり、MOSFETの過渡応答特性を著しく
低下させる原因となっていた。
本発明は、このような問題点を解決し前記容量を低減
することにより過渡応答特性の優れた埋め込みゲート型
MOSFETの製造方法を提供することを目的とする。
することにより過渡応答特性の優れた埋め込みゲート型
MOSFETの製造方法を提供することを目的とする。
（課題を解決するための手段） 本願第１の発明は、第１ゲート溝の側面にサイドウォ
ール状の絶縁膜を形成した後、この第１ゲート溝の底部
にサイドウォール状の絶縁膜に対し自己整合的に第１の
ゲート溝より浅い第２ゲート溝を形成することを特徴と
する埋め込みゲート型MOSFETの製造方法である。
ール状の絶縁膜を形成した後、この第１ゲート溝の底部
にサイドウォール状の絶縁膜に対し自己整合的に第１の
ゲート溝より浅い第２ゲート溝を形成することを特徴と
する埋め込みゲート型MOSFETの製造方法である。
また、本願第２の発明は、シリコン基板上の酸化シリ
コン膜及びＮ型不純物層を選択的に除去してその底面が
そのシリコン基板とＮ型不純物層との境界面よりやや上
方にあるように第１ゲート溝を形成した後、その第１ゲ
ート溝の側面にサイドウォール状の絶縁膜を形成し、そ
の第１ゲート溝の底部にサイドウォール状の絶縁膜に対
し自己整合的にシリコン基板に達する第２ゲート溝を形
成することを特徴とする埋め込みゲート型MOSFETの製造
方法である。
コン膜及びＮ型不純物層を選択的に除去してその底面が
そのシリコン基板とＮ型不純物層との境界面よりやや上
方にあるように第１ゲート溝を形成した後、その第１ゲ
ート溝の側面にサイドウォール状の絶縁膜を形成し、そ
の第１ゲート溝の底部にサイドウォール状の絶縁膜に対
し自己整合的にシリコン基板に達する第２ゲート溝を形
成することを特徴とする埋め込みゲート型MOSFETの製造
方法である。
（作用） 本発明の製造方法によれば、自己整合的に第２ゲート
溝を形成するため、フォトリン技術のエッチング限界よ
り更に短いチャンネルを実現でき、高いコンダクタンス
gmを有するトランジスタを製造することができる。
溝を形成するため、フォトリン技術のエッチング限界よ
り更に短いチャンネルを実現でき、高いコンダクタンス
gmを有するトランジスタを製造することができる。
（実施例） 以下、本発明の実施例を示す図面と共に説明する。
第１図は、本発明で製造した埋め込みゲート型MOSFET
（以下、本発明FETという）の一実施例（ＮチャンネルM
OSFET）の断面構造の概略図である。この図において、2
1はｐ型Si基板、22はゲート絶縁膜、23はCVD SiO2膜よ
りなる絶縁膜、24、25は夫々Ｎ型不純物層よりなるソー
ス及びドレイン、26は多結晶シリコンよりなる埋め込み
ゲート電極である。本発明FETのゲート部は、第１図に
示すように、埋め込みゲート型になっている。そして、
埋め込みゲート電極26は、その底面及側面下部とソース
24及びドレイン25との間が通常のゲート絶縁膜22によっ
て、またその側面上部とソース24及びドレイン25との間
がゲート絶縁膜22に連続する少なくともこのゲート絶縁
膜22より膜厚が厚いサイドウォール状の絶縁膜23によっ
てその周囲が絶縁されている。そして、ソース24及びド
レンイン25とｐ型Si基板21との境界面は、短チャンネル
効果を軽減するため埋込みゲート電極26の底面と略同レ
ベルに、すなわち接合深さが略ゼロになっている。その
結果、本発明FETには、第１図に示すように、通常ソー
ス24及ドレイン25の絶縁膜23の下方に張り出した部分、
すなわちソース延長部24a及びドレイン延長部25aが形成
されている。本発明FETは、このようにゲート部及びそ
の周辺において独特の構成を有するものであるが、その
ほかの部位については、従来の埋め込みゲート型MOSFET
と同様であってよい。このような構成の本発明FETにお
いて、チャンネル領域は、埋め込みゲート電極26に正電
圧を印加することにより、ゲート絶縁膜22とｐ型Si基板
21の境界域のｐ型Si基板21側に形成される。
（以下、本発明FETという）の一実施例（ＮチャンネルM
OSFET）の断面構造の概略図である。この図において、2
1はｐ型Si基板、22はゲート絶縁膜、23はCVD SiO2膜よ
りなる絶縁膜、24、25は夫々Ｎ型不純物層よりなるソー
ス及びドレイン、26は多結晶シリコンよりなる埋め込み
ゲート電極である。本発明FETのゲート部は、第１図に
示すように、埋め込みゲート型になっている。そして、
埋め込みゲート電極26は、その底面及側面下部とソース
24及びドレイン25との間が通常のゲート絶縁膜22によっ
て、またその側面上部とソース24及びドレイン25との間
がゲート絶縁膜22に連続する少なくともこのゲート絶縁
膜22より膜厚が厚いサイドウォール状の絶縁膜23によっ
てその周囲が絶縁されている。そして、ソース24及びド
レンイン25とｐ型Si基板21との境界面は、短チャンネル
効果を軽減するため埋込みゲート電極26の底面と略同レ
ベルに、すなわち接合深さが略ゼロになっている。その
結果、本発明FETには、第１図に示すように、通常ソー
ス24及ドレイン25の絶縁膜23の下方に張り出した部分、
すなわちソース延長部24a及びドレイン延長部25aが形成
されている。本発明FETは、このようにゲート部及びそ
の周辺において独特の構成を有するものであるが、その
ほかの部位については、従来の埋め込みゲート型MOSFET
と同様であってよい。このような構成の本発明FETにお
いて、チャンネル領域は、埋め込みゲート電極26に正電
圧を印加することにより、ゲート絶縁膜22とｐ型Si基板
21の境界域のｐ型Si基板21側に形成される。
第１図に示す本発明FETは、本発明の実施例である次
に示す方法により製造することができる。
に示す方法により製造することができる。
製法Ａ［第４図（ａ）〜（ｆ）参照］： まず初めに、通常の選択酸化法を用いてｐ型Si基板21
上にアクティブ領域を形成し、ｐ型Si基板21に薄いSiO2
膜26を熱酸化法により形成する。そして、このSiO2膜26
をつき貫けてＮ型不純物をイオン注入を用いて注入して
ソース・ドレイン領域の厚さに略適合させた膜厚のＮ型
不純物層27を形成する。このとき、Ｎ型不純物として、
リン又はヒ素を用いる［第４図（ａ）］。次いで、比較
的厚いSiO2膜28をCVD法又は熱酸化法を用いて形成し、
フォトリソエッチング技術を用いて、まずゲート溝とな
る領域の上の厚いSiO2膜を除去し、更にｐ型Si基板21に
達するまでＮ型不純物層27をエッチングして、深さが略
Ｎ型不純物層の厚み程度の第１ゲート溝29を形成する。
このとき、第１ゲート溝29の底面は、Ｎ型不純物層27と
ｐ型Si基板21との境界面と略同レベルになっている［第
４図（ｂ）］。次に、CVD法により第１ゲート溝29の溝
底及び側面に厚さが約5000Å程度のSiO2膜30を形成する
［第４図（ｃ）］。その後、SiO2膜30を異方性エッチン
グ技術を用いて第１ゲート溝29の側面上に少なくともゲ
ート絶縁膜22よりは膜厚の厚いサイドウォール状の絶縁
膜23を形成する［第４図（ｄ）］。その後、第１ゲート
溝29の底にエッチング技術を用いて絶縁膜23に対し自己
整合的に第２ゲート溝31を形成し、加工ダメージを十分
に取り除く。第２ゲート溝31の深さは、第１ゲート溝29
よりは浅く、100〜1000Å程度になるようにするのが好
ましい［第４図（ｅ）］。次に、熱酸化法により第２ゲ
ート溝31の底面及び側面にサイドウォール状の絶縁膜23
に連続するゲート絶縁膜22を形成した後、CVD法により
第１ゲート溝29及び第２ゲート溝31を低抵抗多結晶Siで
覆い、パターニングを行なって埋め込みゲート電極26を
形成する。また、Ｎ型不純物層27が第２ゲート溝31の側
面に達する程度まで熱処理を行ないソース延長部24a及
びドレイン延長部25aを形成したソース24及びドレイン2
5を完成する。この場合、Ｎ型不純物層27が熱拡散され
て形成されるソース延長部24a及びドレイン延長部25a
は、Ｎ型不純物層27より不純物濃度の低いN-型不純物層
となる［第４図（ｆ）］。次に、チップ上面に中間絶縁
膜32を形成後、ソース24及びドレイン25の上部にフォト
リソエッチング技術を用いてコンタクト33、34を形成
し、金属配線35、36を形成して、第１図に示す本発明FE
Tを得る。
上にアクティブ領域を形成し、ｐ型Si基板21に薄いSiO2
膜26を熱酸化法により形成する。そして、このSiO2膜26
をつき貫けてＮ型不純物をイオン注入を用いて注入して
ソース・ドレイン領域の厚さに略適合させた膜厚のＮ型
不純物層27を形成する。このとき、Ｎ型不純物として、
リン又はヒ素を用いる［第４図（ａ）］。次いで、比較
的厚いSiO2膜28をCVD法又は熱酸化法を用いて形成し、
フォトリソエッチング技術を用いて、まずゲート溝とな
る領域の上の厚いSiO2膜を除去し、更にｐ型Si基板21に
達するまでＮ型不純物層27をエッチングして、深さが略
Ｎ型不純物層の厚み程度の第１ゲート溝29を形成する。
このとき、第１ゲート溝29の底面は、Ｎ型不純物層27と
ｐ型Si基板21との境界面と略同レベルになっている［第
４図（ｂ）］。次に、CVD法により第１ゲート溝29の溝
底及び側面に厚さが約5000Å程度のSiO2膜30を形成する
［第４図（ｃ）］。その後、SiO2膜30を異方性エッチン
グ技術を用いて第１ゲート溝29の側面上に少なくともゲ
ート絶縁膜22よりは膜厚の厚いサイドウォール状の絶縁
膜23を形成する［第４図（ｄ）］。その後、第１ゲート
溝29の底にエッチング技術を用いて絶縁膜23に対し自己
整合的に第２ゲート溝31を形成し、加工ダメージを十分
に取り除く。第２ゲート溝31の深さは、第１ゲート溝29
よりは浅く、100〜1000Å程度になるようにするのが好
ましい［第４図（ｅ）］。次に、熱酸化法により第２ゲ
ート溝31の底面及び側面にサイドウォール状の絶縁膜23
に連続するゲート絶縁膜22を形成した後、CVD法により
第１ゲート溝29及び第２ゲート溝31を低抵抗多結晶Siで
覆い、パターニングを行なって埋め込みゲート電極26を
形成する。また、Ｎ型不純物層27が第２ゲート溝31の側
面に達する程度まで熱処理を行ないソース延長部24a及
びドレイン延長部25aを形成したソース24及びドレイン2
5を完成する。この場合、Ｎ型不純物層27が熱拡散され
て形成されるソース延長部24a及びドレイン延長部25a
は、Ｎ型不純物層27より不純物濃度の低いN-型不純物層
となる［第４図（ｆ）］。次に、チップ上面に中間絶縁
膜32を形成後、ソース24及びドレイン25の上部にフォト
リソエッチング技術を用いてコンタクト33、34を形成
し、金属配線35、36を形成して、第１図に示す本発明FE
Tを得る。
製法Ｂ［第５図（ａ）〜（ｆ）参照］： 製法Ｂは、製法Ａと大部分において類似する。従っ
て、以下、主に差異点について説明する。
て、以下、主に差異点について説明する。
第４図に示した製法Ａと同様にして、ｐ型Si基板21上
にＮ型不純物層27を形成し［第５図（ａ）］、次いで第
１ゲート溝37を形成する。ただし、第１ゲート溝37は、
その底面がｐ型Si基板21とＮ型不純物層27との境界面に
対し後に形成する第２ゲート溝38の深さ分だけ上方に来
るように形成する［第５図（ｂ）］。次に、CVD法によ
り第１ゲート溝37の溝底及び側面に厚さが約5000Å程度
のSiO2膜30を形成し［第５図（ｃ）］、サイドウォール
状の絶縁膜23を形成する［第５図（ｄ）］。次いで、第
２ゲート溝38をその底面がｐ型Si基板21とＮ型不純物層
27の境界面に達するように形成する。このとき、製法Ａ
と異なって、ソース延長部24a及びドレイン延長部25aが
形成されソース24及びドレイン25が完成する［第５図
（ｅ）］。次いで、第２ゲート溝38内にゲート絶縁膜2
2、更に埋め込みゲート電極26を形成し［第５図
（ｆ）］、金属配線35、36を形成して、第１図に示す本
発明FETを得る。
にＮ型不純物層27を形成し［第５図（ａ）］、次いで第
１ゲート溝37を形成する。ただし、第１ゲート溝37は、
その底面がｐ型Si基板21とＮ型不純物層27との境界面に
対し後に形成する第２ゲート溝38の深さ分だけ上方に来
るように形成する［第５図（ｂ）］。次に、CVD法によ
り第１ゲート溝37の溝底及び側面に厚さが約5000Å程度
のSiO2膜30を形成し［第５図（ｃ）］、サイドウォール
状の絶縁膜23を形成する［第５図（ｄ）］。次いで、第
２ゲート溝38をその底面がｐ型Si基板21とＮ型不純物層
27の境界面に達するように形成する。このとき、製法Ａ
と異なって、ソース延長部24a及びドレイン延長部25aが
形成されソース24及びドレイン25が完成する［第５図
（ｅ）］。次いで、第２ゲート溝38内にゲート絶縁膜2
2、更に埋め込みゲート電極26を形成し［第５図
（ｆ）］、金属配線35、36を形成して、第１図に示す本
発明FETを得る。
（発明の効果） 以上、詳細に説明したように、本発明によれば、以下
のような効果を奏することができる。
のような効果を奏することができる。
（１）自己整合的に第２ゲート溝を形成するため、フォ
トリソ技術のエッチング限界より更に短いチャンネルを
実現でき、高いコンダクタンスgmを有するトランジスタ
を製造することができる。
トリソ技術のエッチング限界より更に短いチャンネルを
実現でき、高いコンダクタンスgmを有するトランジスタ
を製造することができる。
（２）第２のゲート溝を形成することにより、サイドウ
ォール下のみに不純物層を形成でき、ゲート酸化膜下へ
の不純物層の侵入を抑制することが可能となるため、高
い電流駆動能力を有するトランジスタを製造することが
できる。
ォール下のみに不純物層を形成でき、ゲート酸化膜下へ
の不純物層の侵入を抑制することが可能となるため、高
い電流駆動能力を有するトランジスタを製造することが
できる。
（３）埋め込みゲート電極形成後、予め形成されたＮ型
不純物層を熱拡散することにより、サイドウォール状の
絶縁膜の下方まで延長されるソース・ドレイン層を形成
するので、容易に制御性よくサイドウォール下のみに不
純物層を形成することができる。
不純物層を熱拡散することにより、サイドウォール状の
絶縁膜の下方まで延長されるソース・ドレイン層を形成
するので、容易に制御性よくサイドウォール下のみに不
純物層を形成することができる。
第１図は本発明FETの断面構造の概略図、第２図は従来
のMOSFETの断面構造の概略図、第３図は従来の埋め込み
ゲート型MOSFETの概略図、第４図は本発明の製造方法の
一例を示す概略図、第５図は本発明の製造方法の他の一
例を示す概略図である。 22……ゲート絶縁膜、23……絶縁膜、 24……ソース、24a……ソース延長部、 25……ドレイン、25a……ドレイン延長部、 26……埋め込みゲート電極、 29,37……第１ゲート溝、 31,38……第２ゲート溝。
のMOSFETの断面構造の概略図、第３図は従来の埋め込み
ゲート型MOSFETの概略図、第４図は本発明の製造方法の
一例を示す概略図、第５図は本発明の製造方法の他の一
例を示す概略図である。 22……ゲート絶縁膜、23……絶縁膜、 24……ソース、24a……ソース延長部、 25……ドレイン、25a……ドレイン延長部、 26……埋め込みゲート電極、 29,37……第１ゲート溝、 31,38……第２ゲート溝。
Claims (2)
- 【請求項１】シリコン基板上にソース・ドレイン領域の
厚さに略適合された膜厚のＮ型不純物層及び酸化シリコ
ン膜をこの順に重ねたものから前記酸化シリコン膜及び
前記Ｎ型不純物層を選択的に除去して前記シリコン基板
に達する深さの第１ゲート溝を形成する工程と、 前記第１ゲート溝の側面にサイドウォール状の絶縁膜を
形成する工程と、 前記第１ゲート溝の底部に前記サイドウォール状の絶縁
膜に対し自己整合的に第１のゲート溝より浅い第２ゲー
ト溝を形成する工程と、 前記第２ゲート溝の底面及び側面に前記サイドウォール
状の絶縁膜に連続するゲート絶縁膜を形成する工程と、 前記サイドウォール状の絶縁膜及び前記ゲート絶縁膜上
に埋め込みゲート電極を形成する工程と、 その後、前記Ｎ型不純物層を熱拡散し、前記サイドウォ
ール状の絶縁膜の下方に前記ゲート絶縁膜の端面に至る
まで延長してソース・ドレイン層を形成する工程とを有
することを特徴とする埋め込みゲート型MOSFETの製造方
法。 - 【請求項２】シリコン基板上にソース・ドレイン領域の
厚さに略適合された膜厚のＮ型不純物層及び酸化シリコ
ン膜をこの順に重ねたものから前記酸化シリコン膜及び
前記Ｎ型不純物層を選択的に除去してその底面が前記シ
リコン基板と前記Ｎ型不純物層との境界面よりやや上方
にあるように第１ゲート溝を形成する工程と、 前記第１ゲート溝の側面にサイドウォール状の絶縁膜を
形成する工程と、 前記第１ゲート溝の底部に前記サイドウォール状の絶縁
膜に対し自己整合的に第１のゲート溝より浅く前記シリ
コン基板に達する第２ゲート溝を形成する工程と、 前記第２ゲート溝の底面及び側面に前記サイドウォール
状の絶縁膜に連続するゲート絶縁膜を形成する工程と、 その後、前記サイドウォール状の絶縁膜及び前記ゲート
絶縁膜上に埋め込みゲート電極を形成する工程とを有す
ることを特徴とする埋め込みゲート型MOSFETの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016891A JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016891A JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194362A JPH01194362A (ja) | 1989-08-04 |
| JP2519284B2 true JP2519284B2 (ja) | 1996-07-31 |
Family
ID=11928784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016891A Expired - Lifetime JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519284B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734961B2 (ja) * | 1993-05-24 | 1998-04-02 | 日本電気株式会社 | 電界効果型トランジスタとその製造方法 |
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| JP2002343963A (ja) * | 2001-05-17 | 2002-11-29 | Sony Corp | 溝ゲート型電界効果トランジスタ及びその製造方法 |
| JP2002353445A (ja) | 2001-05-30 | 2002-12-06 | Sony Corp | 溝ゲート型電界効果トランジスタの製造方法 |
| KR100424184B1 (ko) * | 2002-01-18 | 2004-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| JP2010177318A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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-
1988
- 1988-01-29 JP JP63016891A patent/JP2519284B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH01194362A (ja) | 1989-08-04 |
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