KR100335525B1 - 반도체장치 및 그의 제조방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

소자분리영역 및 활성영역을 갖는 반도체장치는 게이트산화막, 소스/드레인영역, 및 소스/드레인영역에 전기적으로 결합된 전극을 포함한다. 활성영역이 제 1 면에서 게이트산화막과 접촉되며, 소스/드레인영역의 일부가 제 1 면 상부에 배치된다. 전극이 제 2 면에서 소스/드레인영역과 접촉하며, 제 2 면은 제 1 면에 대해 각을 이루고 있다.

Description

반도체장치 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING THE SAME}
본 발명은 반도체장치에 관한 것이다. 특히, 본 발명은 소스/드레인영역의 기생용량 및 기생저항을 감소시키도록 소스/드레인영역이 감소된 면적을 점유하는 반도체장치, 및 그의 제조방법에 관한 것이다.
일반적으로, 절연게이트형 전계효과 트랜지스터(FET)가 미세화되어 공정변화에 기인한 게이트길이의 변화로 인한 임계치전압의 변동, 서브스레시홀드 특성의 열화에 의한 오프리크 전류의 증가, 및 예컨대, 펀치스루인, 단채널효과로 인한 트랜지스터특성의 열화 등의 문제가 있다.
이러한 문제를 해결하는 하나의 방법은 트랜지스터의 채널영역에 인접한 소스/드레인영역의 접합깊이를 감소시키는 것이다. 예컨대, 게이트전극 측벽 절연막을 통해 채널영역 상부에 배치되도록 소스/드레인영역(스택된 확산층)이 게이트전극의 양측상에 스택된 구조에 의해 감소된 접합깊이가 실현될 수 있다.
도 22(A), 22(B), 및 22(C)는 스택된 확산층을 형성하기 위한 종래의 방법의 단계를 나타내는 단면도이다.
도 22(A)에 도시된 바와 같이, 상부면과 측벽이 절연막(1006)으로 덮여진 게이트전극(1005)이 반도체웨이퍼 (1001)상에 형성되는데, 그 사이에 게이트 절연막(1004)이 제공된다. 반도체웨이퍼(1001)는 일반적으로 활성영역 (1003)(실리콘 기판으로 구성됨) 및 소자분리영역(1002)(실리콘 산화막으로 구성됨)을 포함한다.
다음, 도 22(B)에 도시된 바와 같이, 실리콘표면이 노출된 영역(소스/드레인영역)에만 선택적인 에피택시얼 성장법을 사용하여 실리콘막(1007)을 성장시켜서, 소스/드레인영역의 스택된 확산층영역(반도체로 구성됨)을 형성시킨다. 선택적인 에피택시얼성장법은 일본국 특허공개공보 제86-196577호에 공개되어 있다.
도 22(C)에 도시된 바와 같이, 층간절연막(1008)이 형성되고, 상부배선(1010)이 콘택트배선(1009)을 통해 소스/드레인영역(l007)에 결합된다.
실리콘막(에피택시얼실리콘, 다결정실리콘 등)이 채널영역 상부에 형성된 후, 소스/드레인영역을 형성하도록 불순물이온이 주입된다. 채널영역 상부에 배치된 스택된 실리콘막에 불순물이온을 주입함으로써, 트랜지스터의 채널영역에 대해 소스드레인영역 불순물확산층의 접합깊이를 감소시킬 수 있게 된다. 결과적으로, 소위 단채널효과가 효과적으로 방지될 수 있다.
게이트전극의 종방향에 대해 수직인 방향(X-X' 방향)(이하 '게이트길이방향'이라 함)을 따라서 게이트전극(l005)으로부터 소자분리영역(1002)까지 소스/드레인영역(1007)이 연장된다. 콘택트홀이 이러한 소스/드레인영역(1007)에 형성될 때, 각 소스/드레인영역(1007)의 길이는 다음과 같이 결정된다.
도 l5는 게이트전극, 활성영역, 및 콘택트홀 사이의 관계를 나타내는 도면이다. 위치마진(p)은 게이트전극과 각 콘택트홀 사이에 제공된다. 각 콘택트홀은 폭(o)을 갖는다. 콘택트홀은 도 15에 나타낸 바와 같이 마진(q)을 가지고 소스/드레인영역에 대해 위치된다. 도 22(C)에 나타낸 반도체장치에서 각 소스/드레인영역(1007)의 길이는 p+o+q보다 작게 될 수 없다.
따라서, 일본국 특허공개공보 제86-196577호에 공개된 반도체장치에 따르면 소스/드레인영역에 의해 점유되는 면적을 감소시키기가 어렵다.
본 발명에 대해 소자분리영역 및 활성영역을 갖는 반도체장치는 게이트산화막, 소스/드레인영역, 소스/드레인영역에 전기적으로 결합된 전극을 포함하며, 활성영역이 제 1 면에서 게이트산화막과 접촉하며, 소스/드레인영역의 일부가 제 1 면의 상부에 배치되고; 전극이 제 2 면에서 소스/드레인영역과 접촉하며, 제 2 면이 제 1 면에 대해 각을 이루고 있는 구성이다.
본 발명의 일 실시예에서, 제 2 면은 요철을 갖는다.
본 발명의 다른 실시예에서, 소스/드레인영역의 일부가 소자분리영역을 부분적으로 덮는다.
본 발명의 또 다른 실시예에서, 제 1 면에 대해 수직방향을 따라 제 1 면으로부터 측정된 소스/드레인영역의 높이는 게이트전극을 향해 증가한다.
본 발명의 또 다른 실시예에서, 제 2 면은 곡선형상을 갖는다.
본 발명의 또 다른 실시예에서, 소스/드레인영역과 상부배선을 접속하기 위한 콘택트홀의 일부가 소스/드레인영역의 표면상에 존재한다.
본 발명의 또 다른 실시예에서, 상기 게이트전극의 종방향에 대해 수직한 방향으로 콘택트홀의 중심을 통해 연장되는 단면에서 상기 게이트전극의 단부와 상기 게이트전극으로부터 떨어져 배치된 콘택홀의 단부 사이의 거리가 상기 게이트전극의 단부 및 상기 활성영역과 상기 소자분리영역의 계면 사이의 거리보다 길다.
본 발명의 또 다른 실시예에서, 상기 게이트전극의 종방향에 대해 수직한 방향으로 콘택트홀의 중심을 통해 연장되는 단면에서 측정된 콘택트홀의 폭이 상기 게이트전극의 단부 및 상기 활성영역과 상기 소자분리영역의 계면 사이의 거리보다 길다.
본 발명의 또 다른 실시예에서, 상기 게이트전극의 종방향에 대해 수직한 방향으로 연장되는 단면에서, 상기 게이트전극의 단부 및 상기 활성영역과 상기 소자분리영역의 계면 사이의 거리가, 상기 반도체장치의 게이트길이를 한정하는 상기 게이트전극의 폭보다 짧다.
본 발명의 또 다른 실시예에서, 상기 소스/드레인영역을 구성하는 스택된 층내의 불순물의 확산계수가 상기 반도체기판내의 불순물의 확산계수보다 크다.
본 발명의 또 다른 실시예에서, 상기 스택된 층내의 불순물의 확산계수가 상기 반도체기판내의 불순물의 확산계수의 약 2배 내지 약 100배이다.
본 발명의 또 다른 실시예에서, 스택된 층은 다결정실리콘을 포함한다.
본 발명의 또 다른 실시예에서, 상기 다결정실리콘은 주상결정을 포함한다.
본 발명의 또 다른 실시예에서, 상기 다결정실리콘이 약 50nm 이하의 그레인크기를 갖는다.
본 발명의 또 다른 실시예에서, 상기 게이트전극 및 상기 소스/드레인영역의 표면이 2층막에 의해 덮어지며, 상기 2층막은 다결정실리콘막 및 고융점금속 실리사이드막을 포함한다.
상기 제 1 면으로부터의 상기 소스/드레인영역의 접합깊이가 상기 게이트전극 측벽 절연막의 폭의 약 0.8 내지 2배이다.
본 발명의 다른 측면에서, 소자분리영역 및 활성영역을 갖는 반도체장치의 제조방법이 제공되며, 실리콘에칭에 대해 내성이 있는 재료로 실리콘기판상에 소자분리영역을 형성하는 단계; 게이트절연막, 게이트전극, 및 게이트측벽 절연막을 순차 형성하는 단계; 상기 게이트전극 및 상기 게이트전극의 종방향에 대해 수직한 방향을 따른 상기 소자분리영역 사이의 거리보다 더 큰 두께를 갖는 다결정실리콘막을 코팅하는 단계; 및 상기 게이트전극 상부의 상기 다결정실리콘막이 제거될 때까지 이방성에칭을 실행하는 단계를 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 일 실시예에서, 상기 소스/드레인영역을 형성하기 위해 도우너 및 억셉터중의 하나로 되는 불순물을 도입하는 이온주입단계를 더 포함하며, 상기 게이트전극이 도우너 및 억셉터중의 하나로 되는 불순물의 도입에 의해 형성되고; 상기 게이트전극 및 상기 소스/드레인영역에 대해 도우너 또는 억셉터중의 하나로 되는 불순물의 도입은 이온주입에 의해 동시에 실행된다.
선택적으로, 본 발명에 대한 반도체장치 제조방법은 실리콘에칭에 대해 내성이 있는 재료로 실리콘기판상에 소자분리영역을 형성하는 단계; 게이트절연막, 게이트전극, 및 게이트측벽절연막을 순차 형성하는 단계; 다결정실리콘막을 코팅하는 단계; 상기 게이트전극 상부의 상기 다결정실리콘막이 제거될 때까지 이방성에칭을 실행하는 단계; 및 다결정실리콘막과 게이트전극의 측벽 사이에 게이트전극 측벽 절연막이 삽입된 상태로 게이트전극의 측벽상에 형성된 다결정실리콘막의 일부를 제거하는 단계를 포함한다.
(1) 상기 구성에 따르면, 소스/드레인영역의 기생저항이 감소될 수 있다. 소스/드레인영역의 표면은 게이트전극을 향해 반도체기판상의 활성영역에 대해 더 상부에 있게 된다. 결과적으로, 소스/드레인영역에 대한 불순물도핑이 이온주입에 의해 실행될 때, 접합깊이는 게이트전극을 향해 더 얕게 되어, 미세화된 반도체장치를 구성할 때에 문제가 되는, 단채널효과를 효과적으로 방지한다.
본 발명에 따른 소스/드레인영역에 의해 점유되는 면적에 대해 큰 표면적이 확보될 수 있기 때문에, 소스/드레인영역과 상부배선 사이의 접촉면적이 증가될 수 있어, 점유면적에 대해 접촉저항을 감소시킬 수 있다.
또한, 살리사이드(자기 정합 살리사이드)를 채택한 구성의 경우, 살리사이드로 변환된 표면적은 본 발명에 따른 점유면적에 대해 증가되어, 저저항을 얻는다.또한, 종래 실리사이드화 반응에서 문제점인, 반응의 저해로 인한 미세배선의 실리사이드화의 실패가 완화될 수 있다.
또한, 본 발명에 따른 구성은 게이트위치에서의 수직 단차를 제거하여, 반도체장치 제조시의 이러한 게이트의 수직단차와 결부된 다양한 문제점이 해결된다. 예컨대, 에칭시의 수직단차와 하부스토퍼층 사이의 불충분한 에칭비의 문제점, 예컨대, 자기정합콘택트(SAC) 공정이, 에칭을 용이하게 하도록 방지될 수 있다. 또한, 게이트 상부의 층간절연막의 평탄화가 용이하게 된다. 소스/드레인영역이 형성된 후에 활성영역이 대기에 노출되지 않기 때문에, 활성영역이 에칭시에 손상되는 것이 방지 및/또는 이온주입시의 오염이 방지된다.
(2) 본 발명에 의하면, 각 소스/드레인영역의 표면은 게이트전극의 종방향에 대해 수직방향에 따른 단면에서 곡선 및/또는 경사진 형상을 나타낸다. 결과적으로, 반도체장치의 각 소스/드레인영역의 표면적(소스/드레인영역에 의해 점유되는 면적에 대한 것임)은 선형형상을 갖는 소스/드레인영역과 결합된 종래의 구조보다 본 발명에 대해 효과적으로 더 증가될 수 있다.
(3) 본 발명에 의하면, 배선에 소스/드레인영역의 표면을 결합하기 위한 콘택트홀의 적어도 일부가 소스/드레인영역의 표면상에 존재한다. 즉, 콘택트홀틈의 직경은 게이트전극의 종방향에 대해 수직방향을 따라 연장되는 단면에서 게이트의 단부로부터 소자분리영역까지의 활성영역의 일부의 길이보다 더 크게 설정될 수 있다. 결과적으로, 콘택트틈의 직경이 증가될 수 있어, 콘택트홀 형성이 용이하게 된다.
종래의 구조에서, 콘택트홀은 소스/드레인영역 표면상에 제공됨이 필요하며, 각 콘택트의 직경이 각 소스/드레인영역의 폭보다 작을 필요가 있어, 콘택트틈을 형성하는 공정이 곤란하게 된다. 또한, 본 발명의 소자구조에 따르면, 게이트전극의 종방향에 대해 수직방향을 따른 더 긴 치수를 갖는 콘택트홀을 제공함에 의해 충분한 접촉면적이 확보될 수 있다.
(4) 본 발명의 일 실시예에 따르면, 게이트전극의 단부와 게이트전극의 종방향에 대해 수직방향을 따라 확장되고 콘택트홀의 중심을 통한 단면에서 게이트전극으로부터 떨어져 배치된 콘택트홀의 단부 사이의 거리가 게이트전극의 단부와 활성영역 및 소자분리영역 사이의 계면 사이의 거리보다 길다.
결과적으로, 소스/드레인면적을 증가시키는 일없이 큰 콘택트홀의 제공이 가능하여, 콘택트홀 형성의 용이성을 얻고 소스/드레인접합면적에 의존하는, 접합용량을 감소시킬 수 있다.
(5) 본 발명의 일 실시예에 따르면, 게이트전극의 종방향에 대해 수직방향을 따라 확장되고 콘택트홀의 중심을 통한 단면에서 측정된 콘택트홀의 폭은 게이트전극의 단부와 활성영역 및 소자분리영역 사이의 계면 사이의 거리보다 크다.
결과적으로, 소스/드레인면적을 최소화할 때, 콘택트홀과 소스 및 드레인 사이의 접촉면적의 최소화가 가능하다. 따라서, 접촉저항이 감소될 수 있다.
(6) 본 발명의 일 실시예에 따르면, 게이트전극의 종방향에 대해 수직방향을 따라 연장되는 단면에서, 게이트전극의 단부와 활성영역 및 소자분리영역 사이의 계면 사이의 거리가 게이트전극의 폭(즉, MIS(금속절연 반도체)형 반도체장치의 게이트길이)보다 짧다.
결과적으로, 소자에 의해 점유되는 면적이 최소화될 수 있고, 소스/드레인영역의 기생접합용량이 또한 최소화될 수 있다.
(7) 본 발명의 일 실시예에 따르면, 소스/드레인영역을 구성하는 스택된 층내의 불순물의 확산계수가 반도체기판내의 불순물의 확산계수보다 크다.
결과적으로, 불순물을 확산 및 활성화시키는 열처리를 실행할 때, 스택된 층과 반도체기판 사이의 계면까지의 확산이 매우 급속하게 하부로 발생되나, 실리콘기판내로는 느리다. 결과적으로, 스택된 층과 반도체기판 사이의 게면으로부터의 소스/드레인영역의 접합깊이는 스택된 영역의 높이의 변화에 따라 영향받기 어려워서, 제어성이 우수한 얕은 접합의 제조가 가능하다.
(8) 본 발명의 일 실시예에 따르면, 스택된 층내의 불순물의 확산계수는 반도체기판내의 불순물의 확산계수의 약 2배 내지 약 100배이다.
결과적으로, 스택된 층과 반도체기판 사이의 계면으로부터의 소스/드레인영역 일부의 접합깊이가 스택된 영역의 높이의 변화에 의해 영향받기 어려워서, 제어성이 우수한 얕은 접합의 제조가 가능하다.
(9) 본 발명의 일 실시예에 따르면, 반도체기판 상부에 스택된 소스/드레인영역을 구성하는 스택된 층은 다결정실리콘으로 구성된다.
다결정실리콘막은 반도체장치의 제조에 공통적으로 사용되기 때문에, 공정에서 새로운 장치를 도입하거나 공정조건의 어떤 새로운 세트를 결정할 필요가 없다. 선택적인 에피택시얼 성장장치를 채택하는 경우로써 막대한 양의 수소를 사용할 필요가 없다. 따라서, 본 발명에 대한 반도체장치를 제조하기 위해 요구되는 장치는 선택적인 에피택시얼 성장장치(수소를 제거하기 위한 큰 크기의 장치가 요구됨)보다 더 적은 공간을 점유한다.
(10) 본 발명의 일 실시예에 따르면, 다결정실리콘은 주상결정이다.
결과적으로, 불순물의 확산이 다결정실리콘막내에서 매우 급속하게 발생하고, 다결정실리콘막내로 도핑된 불순물은 양호한 제어성을 가진 실리콘기판내로 확산될 수 있다. 다결정실리콘의 높이의 변화에 의해 소스/드레인영역의 깊이가 영향받기 어려우므로, 제어성이 우수한 얕은 접합의 제조가 가능하다.
(l1) 본 발명의 일 실시예에 따르면, 다결정실리콘은 약 50nm 이하의 그레인 크기를 갖는다.
이러한 작은 그레인 크기를 갖는 다결정실리콘을 채용함에 의해, 반도체기판내의 확산계수에 대해 큰 확산계수를 얻을 수 있다. 에치백 동안 다결정실리콘의 그레인으로 인한 다결정실리콘 측벽의 폭의 변화를 또한 최소화할 수 있다.
(l2) 본 발명의 일 실시예에 따르면, 게이트전극 및 소스/드레인 스택된 층은 다결정실리콘막 및 상부의 고융점금속실리사이드막을 포함하는 2층막으로 구성된다.
결과적으로, 소스/드레인영역 및 상부배선 사이의 접촉면적을 증가시키지 않고 저저항 콘택트의 실현이 가능하다. 또한, 실리사이드막이 채널영역 부근에 존재하기 때문에, 작은 소스/드레인 접합면적에도 불구하고 기생저항을 최소화할 수 있어, 소자의 구동전류능력을 향상시킬 수 있다. 콘택트홀 에칭 동안 에칭스토퍼층으로서 실리사이드층을 이용하는 것도 가능하다.
(13) 본 발명에 대해 소자분리영역 및 활성영역을 포함하는 반도체기판상에 형성된 MIS형 반도체장치 제조방법은: 실리콘에칭에 대해 내성이 있는 재료로 실리콘기판상에 소자분리영역을 형성하는 단계; 게이트절연막, 게이트전극, 및 게이트전극 측벽 절연막을 순차 형성하는 단계; 게이트전극과 게이트전극의 종방향에 대해 수직방향(게이트길이방향)을 따른 소자분리영역 사이의 거리보다 더 큰 두께를 갖는 다결정실리콘막을 코팅하는 단계; 및 게이트전극 상부의 다결정실리콘막이 제거될 때까지 이방성 에칭을 실행하는 단계를 포함한다.
구체적으로, 본 발명의 반도체장치 제조방법에 따르면, 게이트전극과 소자분리영역 사이의 거리(소스/드레인영역의 폭)보다 큰 두께를 갖는 다결정실리콘막 및 이방성 에치백 공정이 실행된다. 게이트전극과 소자분리영역 사이의 거리(즉, 소스/드레인영역 폭)보다 더 큰 두께를 갖는 다결정실리콘막의 퇴적 때문에, 이방성 에치백 공정에 의해 실리콘기판이 노출 및/또는 손상되는 것으로부터 방지된다. 이방성 에치백 공정을 통한 게이트전극 측벽의 측면에 의해 스택된 층을 형성함에 의해, 실리콘 에칭에 대해 내성이 있는 재료로 형성되는, 소자분리영역상에 스택된 각 층의 단부는 적어도 부분적으로 확장된다. 상기 에치백 공정의 단순한 실행은 소스영역 및 드레인영역을 서로 단락시키기 때문에, 다결정실리콘의 스택된 영역(게이트전극의 측벽상에 형성됨)을 분리된 소스/드레인영역으로 분할할 필요가 있다.
(14) 선택적으로, 본 발명의 반도체장치 제조방법은: 실리콘에칭에 대해 내성이 있는 재료로 실리콘기판상에 소자분리영역을 형성하는 단계; 게이트절연막, 게이트전극, 및 게이트전극 측벽 절연막을 순차 형성하는 단계; 게이트전극 상부의 다결정실리콘막이 제거될 때까지 이방성 에칭을 실행하는 단계; 및 다결정실리콘막과 게이트전극의 측벽 사이에 삽입된 게이트전극측벽절연막을 가진 게이트전극의 측벽상에 형성되어 있는 다결정실리콘막인, 다결정실리콘막의 일부를 제거하는 단계를 포함한다.
결과적으로, 자기정합방식으로 게이트전극 상부에 스택된 소스/드레인영역의 형성이 가능하다.
(15) 또한, 본 발명의 반도체장치를 제조하는 다른 방법은 소스/드레인영역을 형성하기 위해 도우너 또는 억셉터가 되는(더 구체적으로, 도핑된 영역이 도우너 또는 억셉터가 됨), 불순물을 도입하는 이온주입단계를 포함한다. 상기한 바와 같이, 소스/드레인영역의 스택된 층(반도체기판 상부에 스택됨)은 스택된 층내의 불순물의 확산계수가 반도체기판내의 불순물의 확산계수보다 큰 재료로 구성된다. 결과적으로, 게이트전극에 대한 불순물 도핑 및 소스/드레인영역에 대한 불순물 도핑을 동시에 실행하더라도, 게이트전극의 공핍화 및 불순물이 채널영역을 관통함을 방지할 수 있는 소자를 제조할 수 있고, 옵셋 구성을 갖지 않는다(즉, 소스/드레인영역이 불충분한 확산으로 인해 횡방향의 채널영역에 도달하는 구성).
(l6) 본 발명에 대한 MIS형 반도체장치에 따르면, 제 1 면으로부터의 소스/드레인영역의 접합깊이가 게이트전극 측벽 절연막의 폭의 약 0.8 내지 약 2배인 방식으로, 게이트전극 측면의 게이트전극측벽절연막이 인접하도록 소스/드레인영역이제공되고 활성영역 표면 상부에 확장된다.
따라서, 본 발명에서는 (1)비교적 작은 면적을 점유하는 소스/드레인영역의 반도체장치를 제공; 및 (2)그의 제조방법을 제공하는 장점을 얻을 수 있다.
본 발명의 이들 및 다른 장점은 당업자들이 첨부도면을 참조하여 이하의 상세한 설명을 읽고 이해함으로써 명확하게 될 것이다.
도 1은 게이트전극(l04)의 종방향에 대해 수직방향(X-X')으로 절단한, 실시예 1에 따른 반도체장치(10)를 나타내는 단면도;
도 2는 게이트전극(104)의 종방향에 대해 수직방향(X-X')으로 절단한, 실시예 1에 따른 반도체장치(10)의 단면에서 전류의 흐름을 나타내는 도면;
도 3은 반도체장치의 기생용량을 개략적으로 나타내는, 반도체장치(10)의 단면도;
도 4는 반도체장치의 기생용량을 개략적으로 나타내는, 종래의 반도체장치의 단면도;
도 5는 게이트전극(204)의 종방향에 대해 수직방향(X-X')으로 절단한, 실시예 2에 따른 반도체장치(20)를 나타내는 단면도;
도 6은 게이트전극(204)의 종방향에 대해 수직방향(X-X')으로 절단한, 실시예 2에 따른 다른 반도체장치(30)를 나타내는 단면도;
도 7은 하나의 생산단계에서 실시예 3에 따라 제조된 반도체장치를 나타내는 단면도;
도 8(A) 내지 8(G)는 반도체장치(20)를 생산하는 공정의 각 단계를 나타내는도면;
도 9는 게이트전극의 종방향에 대해 수직방향(X-X')으로 절단한, 반도체장치를 나타내는 단면도;
도 10은 그들 사이에 개재된 게이트전극 측벽 절연막(305)을 가진 게이트전극(304) 주변에 다결정실리콘막(308)이 남아 있는 상태를 나타내는 반도체장치의 평면도;
도 11은 분리된 소스/드레인영역을 나타내는 반도체장치의 평면도;
도 12는 불순물이 주입된, 소스/드레인영역이 될 다결정실리콘막으로부터 불순물이 확산하는 방향을 나타내는 도면;
도 13은 바람직한 열확산에 기인한 불순물확산층을 나타내는 단면도;
도 14는 옵셋을 갖는 불순물확산층을 나타내는 단면도;
도 15는 게이트전극, 활성영역, 및 콘택트홀 사이의 관계를 나타내는, 반도체기판의 평면도;
도 16은 본 발명의 실시예에 대응하여 제조된 반도체기판을 나타내는 평면도;
도 17(A) 내지 17(G)는 본 발명에 따른 반도체장치를 생산하는 공정의 각 단계를 나타내는 도면;
도 18은 게이트전극(507)의 종방향에 대해 수직방향(X-X')으로 절단한, 본 발명의 실시예 5에 따른 반도체장치를 나타내는 단면도;
도 19(A)는 반도체장치의 게이트전극의 종방향에 대해 수직방향(X-X')으로절단한, 두 개의 인접한 게이트전극 사이의 간격이 측면 벽폭(d)의 2배보다 짧은 반도체장치를 나타내는 단면도;
도 19(B)는 본 발명의 실시예 6의 반도체장치의 등가회로를 나타내는 도면;
도 20은 게이트전극의 종방향에 대해 수직방향(X-X')으로 절단한, 본 발명의 실시예 6에 따른 반도체장치를 나타내는 단면도;
도 21은 더미게이트전극이 제공되는, 본 발명의 실시예 6에 따른 다른 반도체장치를 나타내는 단면도;
도 22(A), 22(B), 및 22(C)는 스택된 확산층을 형성하기 위한 종래의 방법의 단계를 나타내는 단면도;
도 23은 인이온(소스/드레인영역을 형성하기 위한 불순물)을 약 50 KeV의 주입에너지로 약 5×1015/cm2의 도즈량으로 주입하고, 약 120분 동안 약 800℃(질소 분위기); 약 30분 동안 약 850℃(질소 분위기); 약 10분 동안 900℃(질소 분위기); 또는 약 30분 동안 약 850℃(산소 분위기)의 조건하의 열처리를 실행함에 의해 제조된 N-채널 트랜지스터에 관한 데이터를 나타내는 도면;
도 24는 인이온(소스/드레인 영역을 형성하기 위한 불순물)을 50 KeV의 주입에너지로 약 5×1015/cm2또는 약 1×1016/cm2의 양을 주입한 후, 약 10초 동안 약 1050℃(질소 분위기)에서 급속 열 어닐링(RTA)에 의해 제조된 N-채널 트랜지스터에 관한 데이터를 나타내는 도면;
도 25는 보론이온(소스/드레인영역을 형성하기 위한 불순물)을 약 15 KeV의주입에너지로 약 5×1015/cm2의 도즈량으로 주입하고, 약 120분 동안 약 800℃(질소 분위기); 약 30분 동안 약 850℃(질소 분위기); 약 10분 동안 900℃(질소 분위기); 또는 약 30분 동안 약 850℃(산소 분위기)의 조건하의 열처리를 실행함에 의해 제조된 P-채널 트랜지스터에 관한 데이터를 나타내는 도면; 및
도 26은 보론이온(소스/드레인 영역을 형성하기 위한 불순물)을 15 KeV의 주입에너지로 약 5×1015/cm2또는 약 1×1016/cm2의 양을 주입한 후, 약 10초 동안 약 1050℃(질소 분위기)에서 급속 열 어닐링(RTA)에 의해 제조된 P-채널 트랜지스터에 관한 데이터를 나타내는 도면이다.
(실시예 1)
이하, 본 발명의 실시예 1의 반도체장치를 도 1 내지 3을 참조하여 설명한다.
도 1은 반도체장치(10)의 게이트전극(104)의 종방향에 대해 수직방향(X-X')으로 절단한, 실시예 1에 따른 반도체장치(10)를 나타내는 단면도이다.
반도체장치(10)는 일반적으로 소자분리영역(101) 및 활성영역(102)을 포함하는 반도체기판(100)상에 형성된다. 특히, 반도체장치(10)는 반도체기판(100)의 활성영역(102)에 주로 배치된 MIS형 반도체소자이다. 반도체장치(l0)는 소자분리영역(101), 활성영역(102), 게이트산화막(103), 게이트전극(104), 게이트전극 측벽 절연막(105), 및 소스/드레인영역(106)을 포함한다.
소스/드레인영역(106)은 각각의 게이트전극 측벽 절연막(105)에 인접한다. 각 소스/드레인영역의 대부분은 게이트절연막(103)과 활성영역(102) 사이의 계면인 활성영역표면(A-A') 상부에 배치된다.
구체적으로, 각 소스/드레인영역(106)은 게이트전극(104)의 종방향에 대해수직방향(X-X')으로 절단된 단면에서 활성영역표면(A-A')으로부터 소스/드레인영역(106)의 표면까지의 거리(h)가, 게이트전극(104)을 향해 증가하고 소자분리영역(101)을 향해 감소하는 형상이다.
게이트전극(l04)의 측벽과 소스/드레인영역(106)의 단부(B-B')사이(게이트전극(1O4)의 종방향에 대해 수직방향(X-X')을 따름)에 활성영역(102)과 소자분리영역(101) 사이의 경계(C-C')가 존재한다.
즉, (활성영역(102)으로부터 전기적으로 절연된)게이트전극(104) 및 소스/드레인영역(l06)은 소자분리영역(101)과 활성영역(102) 사이에 어떤 스태거(stagger)가 발생하지 않는 방식으로 활성영역(102)과 그리고 소자분리영역(101)의 일부를 덮도록 형성된다.
결과적으로, 종래의 반도체장치의 게이트의 수직 스태거 또는 돌출에 기인하여 야기되는 낮은 수득율의 문제가 근본적으로 제거된다. 예컨대, 반도체장치(10)에 따르면 대체로 평탄한 층간절연막이 비교적 용이하게 제공된다. 소자분리영역(101)과 활성영역(102) 사이의 어떠한 스태거도 소스/드레인영역(106)에 의해 덮혀지기 때문에, 빛의 반사가 스태거 부분에서 방지되어, 리소그라피가 용이해 진다.
활성영역표면(A-A')으로부터 소스/드레인영역(106)의 노출면까지의 소스/드레인영역(106)의 높이(h)는 게이트전극(104)에 가까워 질수록 커지게 된다. 결과적으로, 소스/드레인영역(106)에 불순물을 도핑하는 이온주입을 실행한 후, 결과적인 소스/드레인영역은 게이트전극(104) 쪽으로 가까워 질수록 점차 감소하는 깊이(h')(활성영역표면(A-A')으로부터 측정됨)를 갖는다. 따라서, 미세화된 반도체장치를 구성할 때에 전형적으로 문제되는, 소위 단채널효과가 효과적으로 방지될 수 있다. 구체적으로, 깊이(h')는 활성영역표면 (A-A')으로부터 소스/드레인영역(106)과 반도체기판(100)사이의 접합부까지를 측정한 소스/드레인영역(106)의 깊이로서 정의된다 (일반적인 CMOS 장치의 경우, 소스/드레인영역(106)과는 반대의 도전형을 갖는 웰영역에 대응함).
도 2는 게이트전극(104)의 종방향에 대해 수직방향(X-X')으로 절단된, 실시예 1에 따른 반도체장치의 단면에서 전류의 흐름을 나타내는 도면이다.
도 2에 도시된 바와 같이, 소스/드레인영역(106)의 표면과 상부 배선(도시 안됨)을 접속하기 위한 콘택트홀(107)의 일부분이 소스/드레인영역(106)의 표면에 위치된다. 콘택트홀(l07)의 외형만이 도 2에 도시되어 있으나, 콘택트홀(l07)은 상부 배선의 일부분 등으로 채워진다.
도 1을 다시 참조하면, 반도체장치(10)에서, 각 소스/드레인영역(l06)은 활성영역표면(A-A')상의 소스/드레인영역(106)에 의해 점유되는 면적보다 더 큰 표면적을 갖는다. 결과적으로, 반도체장치(10)는 종래의 반도체장치보다 소스/드레인영역(106)과 상부배선 사이에서 더 작은 콘택트저항을 갖는다. 즉, 콘택트홀(107)의 직경이 동일한 경우, 반도체장치(l0)는 소스/드레인영역(106)과 상부배선 사이에서 감소된 콘택트저항을 제공할 수 있다.
반도체장치(10)가 종래의 반도체장치와 동일한 콘택트저항을 갖도록 설계된 경우에, 반도체장치(10)에 의해 점유된 면적, 특히 소스/드레인영역(106)에 의해 점유된 면적은, 종래의 반도체장치보다 더 작게 제조될 수 있다. 즉, 각 소스/드레인영역(106)과 반도체기판(100) 사이의 접합면적은 콘택트저항을 증가시키지 않고감소될 수 있어서, 효과적으로 접합용량을 감소시킨다.
따라서, 반도체장치(10)에 따르면, 콘택트저항을 증가시키지 않고 점유면적, 기생용량(접합용량), 및 기생저항을 감소시킬 수 있다. 결과적으로, 대단히 큰 트랜스콘덕턴스(transconductance)를 얻을 수 있다.
이하, 반도체장치(10)의 전류의 흐름을 설명한다. 각 콘택트홀(107)에는 각각의 소스/드레인영역(106)에 상부배선을 접속하기 위한 금속이 채워지는 것으로 한다.
본 발명에 의하면, 전류의 흐름 경로에서 고저항영역(D)의 비율이 매우 작아져, 종래의 반도체장치와 비교하여 소스/드레인영역(106)의 기생저항이 감소된다. 또한, 전류경로가 콘택트홀(107)에 배치된 콘택트를 향해 (즉, 채널영역(110) 주변으로부터) 더욱 넓어져, 기생저항이 더 감소된다. 결과적으로, 반도체장치(10)의 전류구동능력이 증가되고, 트랜스콘덕턴스가 향상된다.
도 3은 기생저항을 개략적으로 나타내는, 반도체장치(10)의 단면도이다. 도 4는 기생저항을 개략적으로 나타내는, 종래의 반도체장치(10)의 단면도이다. 도 3 및 4에서, Rcont는 콘택트저항; Rsd는 소스/드레인저항; 및 Rej는 연장된 접합(소위 연장부)의 확대저항을 나타낸다.
반도체장치(10)에 따르면, 콘택트홀(107)이 소스/드레인영역(107)과 접촉하는 평면으로부터 채널까지의 거리가 종래의 반도체장치보다 매우 짧다 (도 4 참조). 결과적으로, 반도체장치(10)의 소스/드레인 저항은 종래의 반도체장치보다 작다.
(실시예 2)
이하, 본 발명의 실시예 2의 반도체장치(20)를 도 5를 참조하여 설명한다.
도 5는 반도체장치(20)의 게이트전극(204)의 종방향에 대해 수직방향(X-X')으로 절단된, 실시예 2에 따른 반도체장치(20)를 나타내는 단면도이다.
반도체장치(20)는 소자분리영역(201), 활성영역(202), 게이트산화막(203), 게이트전극(204), 게이트전극 측벽 절연막(205), 소스/드레인영역(206), 및 콘택트홀(207)을 포함한다. 게이트전극(204)의 종방향에 대해 수직방향(X-X')으로 절단된 단면에서 각 소스/드레인영역(206)의 표면은 곡선형상을 나타낸다. 결과적으로, 소스/드레인영역(206)과 소스/드레인영역(106)이 기판상에 동일한 면적을 점유하더라도 반도체장치(20)의 소스/드레인영역(206)은 반도체장치(10)의 소스/드레인영역(106)보다 더 큰 표면적을 갖는다. 따라서, 반도체장치(20)는 콘택트홀(207)의 소스/드레인영역과 상부배선 사이의 접속면적을 증가시킨다.
반도체장치(20)의 제조방법을 실시예 3 및 4에서 후술한다.
실시예 3 및 4에서 설명되는 바와 같이, 채널영역 상부에 스택된(stacked) 소스/드레인영역(206)을 형성하도록 다결정실리콘이 에치백됨으로써, 요철표면을 갖는 소스/드레인영역(206')이 도 6에 도시된 바와 같이, 다결정실리콘의 그레인에 기인하여 형성될 수 있어서, 더 증가된 표면적을 제공한다.
(실시예 3)
이하, 본 발명의 실시예 3의 반도체장치의 제조방법을 도 7 및 8A 내지 8G를 참조하여 설명한다.
도 7은 그 일 제조단계에서 실시예 3 에 따라 제조된 반도체를 나타내는 단면도이다. 도 7에 도시된 반도체장치는 반도체기판(301), 소자분리영역(302), 게이트산화막(303), 게이트전극(304), 게이트전극측벽절연막(305), 실리콘산화막(306), 및 소스/드레인영역이 되는 다결정실리콘막(308)을 포함한다. 본 실시예에서는 실리사이드막이 자기정합(self-aligned)방식으로 게이트전극, 소스영역, 및 드레인영역에 형성되는 소위 '살리사이드'공정을 채용하여 본 발명의 반도체장치가 제조된다.
도 7에서, 반도체장치의 최소가공치수(F)와 동일한 게이트길이를 갖도록 게이트전극(304)이 설계된다. 게이트전극(304)과 각 소자분리영역(302) 사이의 거리(a)는 a>b+c로 규정되는데, b는 각 게이트전극 측벽 절연막(305)의 두께를 나타내고 c는 소자분리영역(302)에 대해 게이트전극(304)을 얼라인하기 위한 얼라인먼트 마진을 나타낸다. 일반적으로, 마진(c)은 F/3이다.
각 소스/드레인영역에 의해 점유되는 반도체기판 표면상의 면적은 a-(b+c) 값에 트랜지스터의 게이트폭을 곱한 값으로 계산될 수 있다. 기본적으로, 폭(a-(b+c))은 도우너 또는 억셉터로 작용하는 불순물이 스택된 영역으로부터 확산되기에 충분히 넓으면서, 기생저항이 현저히 증가되지 않는 한 감소된 접합용량에 대해 최소로 되어야 한다.
구체적으로, 도 7의 반도체장치는 다음 규칙, 즉 F=0.24μm에 의해 설계된다. 대표적인 치수 파라미터들은 다음과 같다: a= 약 0.16μm, b= 약 0.05μm, c= 약 ±0.08μm.
도 8(A) 내지 8(G)는 반도체장치를 제조하는 공정중 대표적인 단계를 나타낸다.
공지된 방법을 사용함으로써, 소자분리영역(302), 게이트산화막(303), 게이트전극(304), 및 게이트전극 측벽 절연막(305)이 반도체기판(301), 또는 반도체기판에 제공된 웰영역에 형성된다(도 8A 참조). 다결정실리콘막으로 구성된 게이트전극(304)상에 실리콘산화막(306)이 형성된다. 게이트전극 측벽 절연막(305)은 실리콘산화막 및 실리콘질화막으로 구성될 수 있다. 각 게이트전극 측벽 절연막(305)은 도 8A 등에 도시된 바와 같이, 단층으로 구성될 수도 있다.
도 8B에 도시된 바와 같이, 다결정실리콘막(307)이 화학적 기상성장법(CVD법)에 의해 퇴적된다. 반도체기판(301)의 활성영역표면과 퇴적된 다결정실리콘막(307) 사이의 계면에 어떠한 자연산화도 형성되지 않는 상태로 다결정실리콘막(307)이 퇴적되어야 한다. 그 이유는, 도우너 또는 억셉터로서 작용하도록 다결정실리콘막에 제공된 불순물이 열확산을 통해 반도체기판(301)내에 확산될 때, 반도체기판(301)의 활성영역표면과 다결정실리콘막(307) 사이의 계면에 제공된 산화막은 균일한 불순물확산을 저해하는(요컨대, 불균일한 소스/드레인 접합깊이를 초래) 확산배리어로서 작용하여, 트랜지스터 특성의 바라지 않는 변동이 초래되기 때문이다.
활성영역표면과 다결정실리콘막(307) 사이의 계면에 자연산화막이 형성되는 것을 방지하기 위해서, 이하의 방법을 채택함으로써 도 8(A)에 나타낸 반도체장치에서 다결정실리콘막(307)이 퇴적될 수 있다.
본 실시예에 의하면, 예비 배기실, 이슬점이 항상 약 -10O℃로 유지되는 질소 퍼지실, 및 퇴적로(deposiyion furnace)를 포함하는 저압 CVD(LPCVD) 장치가, 반도체기판의 활성영역표면과 퇴적될 다결정실리콘막 사이의 계면에 자연산화막을 형성하지 않고 다결정실리콘막을 퇴적시키는데 사용된다.
구체적으로, 다결정실리콘막(307)이 퇴적되기 직전에, 반도체기판(301)(도 8(A))은 불소계 용액으로 세정된다. 자연산화막이 제거된 후, 반도체기판(301)은 예비 배기실로 반송된다. 예비 배기실은 반송 동안에 존재하던 대기를 제거하기 위해 진공 배기된 후, 분위기가 질소분위기로 치환되어 이슬점이 항상 약 -10O℃로 유지되는 질소 퍼지실로 반도체기판이 반송된다.
질소 퍼지실은 웨이퍼표면에 흡착된 물분자를 질소 퍼지에 의해 완전히 제거하기 위해 채택된다. 본 발명의 발명자는 진공에서 제거될 수 없는 웨이퍼표면에 흡착된 물분자가 질소 퍼지를 통해 완전히 제거될 수 있음이 실험을 통해 확인하였다.
종래의 LPCVD 장치에서, 상기 물분자가 웨이퍼 표면상에 여전히 흡착되어 있는 상태로 웨이퍼가 퇴적로에 반송된다. 종래의 다결정실리콘막의 퇴적은 약 550℃에서 약 700℃ 범위의 온도에서 실행된다. 이러한 고온 퇴적로에 웨이퍼가 반송되면, 흡착된 물분자의 산소성분이 실리콘웨이퍼와 반응하여, 다결정실리콘막이 퇴적되기 전에 실리콘웨이퍼 표면에 자연산화막이 형성될 수 있다. 따라서, 반도체기판의 활성영역표면과 퇴적된 다결정실리콘막 사이의 계면에 자연산화막이 형성될 수 있다.
이와 달리, 본 실시예의 LPCVD 장치에 따르면, 반도체기판이 퇴적로로 반송되기 전에, 흡착된 물분자를 완전히 제거하도록 이슬점이 항상 약 -10O℃로 유지되는 질소 퍼지실로 반도체기판이 반송된다. 결과적으로, 자연산화막이 형성되지 않은 상태에서 다결정실리콘막(307)이 형성될 수 있다.
다음 단계에서, 도 8C에 도시된 바와 같이, 게이트전극 측벽 절연막(305)에 인접한 한쌍의 측벽에 다결정실리콘막(308)이 남겨지도록 다결정실리콘막(307)에 이방성 에치백 공정이 실행된다.
이방성 에치백 공정이 진행된 후의 다결정실리콘막 측벽의 단부는 각각의 소자분리영역(302)과 적어도 부분적으로 오버랩되어야 한다.
도 9에 도시된 바와 같이 거리(a)가 다결정실리콘막 측벽의 폭(d)보다 크도록 하면, 이방성 에치백에 의해 실리콘기판(301)이 침식될 수 있다. 따라서, 실리콘반도체기판(301)이 손상을 받아 접합리크 전류가 증가하고 깊어진 접합 때문에 단채널효과가 악화된다.
다결정실리콘막측벽의 폭(d)은 게이트전극의 단차(즉, 게이트 다결정실리콘막(304)상에 형성된 실리콘산화막(306)을 포함하는 높이) 및 퇴적된 게이트 다결정실리콘막(307)의 두께에 의해 결정된다. 구체적으로, 다결정실리콘막 측벽의 폭(d)은 d>a+c를 충족해야 한다. 본 실시예에서, a= 약 0.16μm; c(게이트전극(304)과 소자분리영역(302) 사이의 얼라인먼트 마진) = 약 ±0.08μm; 및 d(다결정실리콘막측벽의 폭) = 0.3μm로 한다. 또한, 게이트전극(304)의 단차가 약 300 nm 내지 약 400 nm로 지정되고, 퇴적된 게이트다결정실리콘막(307)의 두께가 약 400 nm 내지 약 5OOnm으로 지정된다.
다양한 파라미터 값들은 F=0.24μm 규칙의 단순한 예이다. a>b+ c 및 d>a+c를 충족하는 다른 파라미터 값들을 채용하여 본 발명을 실시할 수도 있다.
또한, 게이트측벽의 용량을 감소시키기 위해, d>a+c가 충족되면서 게이트전극의 단차를 최소화할 필요가 있다.
다결정실리콘막(307)은 상기한 방식으로 에치백된다. 에치백 공정은 약 0.3pa 압력하에서 염소와 산소의 혼합가스로 헬리콘형 RIE 장치를 사용하여 실행된다. 종말점검출장치(EPD)가 다결정실리콘막(307)이 약 l0% 내지 약 30%로 오버에칭되도록 채택된다.
도 10에 도시된 바와 같이, 단순한 에치백 공정을 실행함으로써 게이트전극측벽절연막(305)이 그 사이에 개재된 상태로 게이트전극(304) 주위에 다결정실리콘막(308)이 남겨진다.
다결정실리콘막을 스택된 소스/드레인영역으로 이용하기 위해서, 도 11에 도시된 바와 같이 소스/드레인영역을 분리할 필요가 있다.
본 실시예에서, 제거될 영역이 아닌 영역이 레지스트마스크로 덮여지고, 드라이에칭이 소스/드레인영역을 형성하기 위해 실행된다.
게이트전극 측벽이 기판표면에 대해 수직이 아닌 경우에도(즉, 게이트부가 하부보다 더 큰 상부를 갖는 경우에도) 소스/드레인영역의 분리를 확실히 하기 위해 어느 정도의 사이드에칭이 허용되도록 에칭이 실행된다. 이러한 에칭이 바람직한데, 이는 게이트부가 하부보다 더 큰 상부를 가지면, 이 게이트부가, 게이트전극의 주위에 제공되며 제거될 필요가 있는 다결정실리콘막(308)의 부분이 충분히 에칭되는 것을 방지하는 마스크로서 작용할 수 있기 때문이다. 약 0.4pa의 압력하에서 브롬화 수소 및 산소의 혼합가스로 헬리콘형 RIE 장치를 사용하여 어느 정도의 사이드에칭이 실행된다.
게이트전극 다결정실리콘막(304) 상부의 실리콘산화막(306)이 에칭 제거된 후, 소스·드레인영역을 형성하도록 불순물 이온이 주입된다. 본 실시예에 의하면, 도 8(D)에 도시된 바와 같이, 게이트전극(304')의 도핑 및 소스/드레인영역(308')의 도핑이 동시에 달성된다.
이하, 본 실시예에 대한 이온주입조건의 예를 설명한다.
예컨대, 게이트 다결정실리콘막의 두께(f)는 약 200 nm 내지 약 250 nm으로 하고, 게이트전극 근방에서 스택된 영역의 최대높이(g)(도 7)는 약 200nm 내지 약 300nm으로 한다. n-채널 트랜지스터의 이온주입의 경우, 인이온이 약 1×1O15내지 약 1×1O16/cm2의 도즈량으로 약 20keV 내지 약 8OkeV의 에너지로 주입된다. p-채널 트랜지스터의 이온주입의 경우, 보론이온이 약 1×1O15내지 약 1×1O16/cm2의 도즈량으로 약 1OkeV 내지 약 4Okev의 에너지로 주입된다.
채널링에 의해 게이트산화막을 관통하지 않도록 함과 동시에 다결정실리콘막내의 확산제어를 위해, 약 5×1014내지 약 5×1O15/cm2의 실리콘이온을 사전 주입하여 아모르퍼스 반도체화 함으로써 이온주입이 실행될 수도 있다. 이 경우, 다결정실리콘의 그레인 경계가 어느 정도 파괴된다. 따라서, CM0S를 형성할 때에 각각의 불순물 이온종에 대해 적합한 아모르퍼스 조건을 선택할 필요가 있다.
다음, 이온주입 후, 이온이 주입된 반도체기판이 약 10 내지 120분 동안 약 800℃ 내지 약 950℃에서 열처리된다. 다르게는, 이온이 주입된 반도체기판이 약 10초 내지 약 60초 동안 약 950℃ 내지 약 1100℃에서 급속 열 어닐링(RTA)된다. 결과적으로, 주입된 불순물이 활성화되어 실리콘기판내로 확산된다. 소스/드레인영역이 게이트전극에 대해 옵셋되지 않을 정도까지 불순믈을 열확산시킬 필요가 있다. 구체적으로, 각 게이트전극 측벽 절연막의 두께에 대응하는 횡거리(lateral distance)에 걸쳐 불순물이 확산될 필요가 있다. 트랜지스터 특성을 향상하기 위해서 (즉, 단채널효과를 방지하고 구동전류를 개선시키기 위하여), 게이트전극에 대해 소스/드레인 전극이 옵셋되지 않으면서 접합 깊이를 최소화할 필요가 있다.
이하, 불순물의 열확산을 도 12 내지 14에 따라 설명한다.
도 l2는 불순물이 주입된 소스/드레인영역이 되는 다결정실리콘막으로 불순물이 확산되는 방향을 나타내는 도면이다. 도 12에 도시된 바와 같이, 불순물은 하부방향뿐만 아니라 횡방향으로도 확산된다(예컨대, 점(A)의 좌측방향).
불순물을 열확산시키는 경우, 도 13에 도시된 바와 같이, 횡방향의 옵셋이 생기지 않을 정도로 불순물을 확산시키는 것이 바람직하다. 바람직하게는, 게이트전극 측벽 절연막의 두께에 대해 접합깊이가 약 0.8배 이상이 되도록 한다; 가장 깊은 영역에서(즉, 소자분리영역 부근에서), 접합 깊이는 게이트전극 측벽 절연막의 두께에 대해 약 2배가 바람직하다. 도 14는 게이트전극에 대해 옵셋을 갖는 불순물 확산층을 나타낸다. 옵셋이 생기면 소자의 구동전류가 현저히 저하된다.
이하, 이러한 옵셋을 방지하거나 최소화하는 조건의 예를 설명한다.
횡방향으로 옵셋이 일어나지 않을 정도로 불순물을 확산시키는 경우, 아래방향의 확산깊이가 일의적으로 결정된다. 따라서, 트랜지스터의 특성을 향상시키기 위해서는, 게이트전극 측벽 용량의 증대가 전체 부하용량의 현저한 증대를 초래하지 않는 범위 내에서 게이트전극 측벽 절연막의 두께를 감소시킬 필요가 있다. 본 실시예에서, 각 게이트전극 측벽 절연막의 두께(도 7의 b로 나타냄)는, 상기한 바와 같이, 약 O.05μm로 지정된다.
이제, 본 실시예에 대한 단채널효과 및 열처리에 관한 특정 데이터를 도 23 내지 26을 참조하여 설명한다.
도 23은 약 50keV의 주입에너지로 약 5×1015/cm2의 도즈량으로 인이온(소스/드레인영역을 형성하기 위한 불순물)을 주입하고, 약 120분 동안 약 800℃(질소분위기); 약 30분 동안 약 850℃(질소분위기); 약 10분 동안 약 900℃(질소분위기); 또는 약 30분 동안 약 850℃(산소분위기)의 조건으로 열처리를 실행하여 제조된 N-채널 트랜지스터에 관한 데이터를 나타낸다.
도 24는 약 50keV의 주입에너지로 약 5×1015/cm2또는 약 1×1016/cm2의 도즈량으로 인이온(소스/드레인영역을 형성하기 위한 불순물)을 주입한 후, 약 10초 동안 약 1050℃(질소분위기)에서 급속 열 어닐링(RTA)을 하여 제조된 N-채널 트랜지스터에 관한 데이터를 나타낸다.
도 25는 약 15keV의 주입에너지로 약 5×1015/cm2의 도즈량으로 보론이온(소스/드레인영역을 형성하기 위한 불순물)을 주입하고, 약 120분 동안 약 800℃(질소분위기); 약 30분 동안 약 850℃(질소분위기); 약 10분 동안 약 900℃(질소분위기); 또는 약 30분 동안 약 850℃(산소분위기)의 조건으로 열처리를 실행하여 제조된 P-채널 트랜지스터에 관한 데이터를 나타낸다.
도 26은 약 15keV의 주입에너지로 약 5×1015/cm2또는 약 1×1016/cm2의 도즈량으로 보론이온(소스/드레인영역을 형성하기 위한 불순물)을 주입한 후, 약 10초 동안 약 1050℃(질소분위기)에서 RTA에 의해 제조된 P-채널 트랜지스터에 관한 데이터를 나타낸다.
도 23 내지 26에 나타낸 실험결과는 0.05㎛의 두께를 갖는 게이트전극 측벽 절연막에 모두 직결된다. 이들 결과로부터 알 수 있는 바와 같이, 약 50keV의 주입에너지로 약 5×1015/cm2의 도즈량으로 인이온을 주입하여 N-채널 트랜지스터를 제조할 때(L = 약 0.24㎛), 약 30분 동안 850℃(질소 또는 산소분위기) 내지 약 10분 동안 약 900℃(질소분위기)의 조건하에서 최적의 열처리가 실행될 수 있다. 약 120분 동안 약 800℃(질소분위기)에서 실행된 열처리로는 불충분하여, 옵셋 트랜지스터를 초래하는 것을 도 23으로부터 알 수 있다. 도즈량이 약 5×1015/cm2으로부터 약 1×1016/cm2까지 증가될 때, 고농도 불순물의 개선된 확산은 약 10초 동안 약 1050℃(질소분위기)의 RTA를 사용하여 양호한 결과를 얻었다. 5×1015/cm2의 도즈량으로, 약 10초 동안 약 1050℃(질소분위기)에서 RTA를 실행하는 것으로는 불충분하여 옵셋 트랜지스터를 형성하게 됨을 또한 알 수 있다.
약 15keV의 주입에너지로 약 5×1015/cm2의 도즈량으로 보론이온을 주입하여 P-채널 트랜지스터를 제조할 때(L = 약 0.24㎛), 약 30분 동안 약 850℃(질소분위기) 내지 약 10분 동안 약 900℃(질소분위기)의 조건하에서 최적의 열처리가 실행될 수 있다. 약 120분 동안 약 800℃(질소분위기) 또는 약 30분 동안 약 850℃(산소분위기)에서 열처리를 실행하는 것으로는 불충분하여, 옵셋 트랜지스터를 초래한다는 것을 도 25로부터 알 수 있다. 도즈량이 약 5×1515/cm2로부터 약 1×1016/cm2까지 증가될 때, 보론 이온에 대해서는 확산이 여전히 불충분하여, 도 26으로부터 알 수 있는 바와 같이 옵셋 트랜지스터의 형성을 초래하게 된다.
상기한 바와 같이, 0.05㎛의 두께를 갖는 게이트전극 측벽 절연막과 결합된 트랜지스터의 경우, N-채널형 또는 P-채널형 트랜지스터에 대해, 한번의 열처리를 통해 불순물을 확산시키기 위해서 약 30분 동안 약 850℃(질소분위기) 내지 약 10분 동안 약 900℃(질소분위기)의 조건하에서 최적의 열처리가 실행될 수 있다.
본 실시예는 F=0.24μm 규칙으로 본 발명자들이 실현할 수 있는 범위내에서 조건 a>b+c, d>a+c을 만족하는 파라미터 값들의 예시적인 일예일 뿐이며, 이 실시예가 본 발명의 범위로 한정되는 것은 아니다. 예컨대, 보다 미세한 F=0.lμm 규칙에서는 a, b, c, 및 d의 각각의 값이 달라진다. 마찬가지로, a, b, c, 및 d는 F=0.24μm 규칙하에서도 조건 a>b+c, d>a+c을 충족하는 다른 값들을 가질 수도 있다. 이와 관련하여, 게이트 전극 측벽절연막의 두께(f) 및 게이트전극 근방의 소스/드레인영역의 최대높이(g)는 a, b, c, 및 d의 값에 따라 변할 수 있으며, 본 실시예에 개시된 값들에 한정되는 것은 아니다. 주입될 이온종, 주입에너지, 도즈량, 및 열처리 조건은 a, b, c, d, f, 및 g의 특정값에 따라 최적화되어야 한다. 본 실시예에 따른 게이트전극의 도핑 및 소스/드레인영역의 형성이 동시 주입에 의해 얻어지기 때문에, 이하 점들과 관련하여 이러한 이온주입 및 열처리의 실행에 있어 주의를 해야 한다. 즉, 게이트절연막 근방에서의 게이트전극의 공핍화를 방지하고 불순물의 채널영역 관통을 방지하기 위한 조건(당연히 게이트 다결정실리콘막의 두께(f)에 의해 결정)을 충족하면서 상기한 트랜지스터의 특성(단채널효과를 방지하고 구동전류가 향상됨)을 얻는 것이 필수적이다. 각각의 파라미터가 서로 상호작용을 하기 때문에, 최적의 조건을 얻는 것이 대단히 어렵다. 그러나, 스택된 층의 확산계수를 실리콘기판(단결정실리콘)의 확산계수에 비하여 비교적 큰 값으로 설정함으로써 본 발명은 성공적으로 매우 큰 공정 조건 마진을 얻는다. 즉, 소자의 가공을 불가능하게 하지 않고 소자에 의해 점유되는 면적을 최소화하면서 한 구동전류를 향상시키고 단채널효과를 방지하도록 먼저 a, b, c, 및 d의 값을 설정함으로써, f의 값, g의 값, 이온주입, 및 열처리 등의 공정조건에 대해 임의의 마진이 허용될 수 있다.
이하, 본 실시예가 에피택시얼 실리콘막으로부터 스택된 확산층을 형성하는 방법보다 유리한 이유를 설명한다.
상기한 바와 같이, 본 실시예의 구조(에피택시얼 실리콘막으로 형성되는 스택된 확산층을 포함하는 종래의 구조도 포함)에 따라서 불순물이 스택된 층으로부터 고체상 확산법에 의해 얕은 소스/드레인 접합을 형성하기 위해 확산되는 경우, 이온주입, 열처리 등을 실행하기 위한 조건은 게이트전극의 높이, 스택된 영역의 높이, 게이트전극 측벽 절연막의 두께 등에 의존하여 변화한다. 스택된 층이 다결정실리콘막으로 형성되는 본 실시예에 따르면, 불순물의 확산계수가 실리콘단결정막보다 약 10배 내지 100배로 크게 증가될 수 있다(다결정실리콘막의 그레인 크기가 감소함에 따라 확산계수가 증가한다는 것에 주목할 것). 즉, 이온주입 및 열처리조건에 대해 큰 마진이 허용될 수 있다.
그러나, 스택된 층이 에피택시얼 실리콘막으로 형성되는 종래 예에서, 게이트 다결정실리콘막의 확산계수는 스택된 층과 크게 다르다. 따라서, 게이트절연막 근방에서의 게이트전극의 공핍화를 방지하고 불순물이 채널영역으로 관통하는 것을 방지하기 위한 조건을 충족하면서 상기 트랜지스터의 특성(단채널효과를 방지하고 구동전류가 향상)을 얻기 위한 조건을 설정하는 것은 종래의 기술로는 불가능하다.
즉, 게이트 다결정실리콘막내의 불순물 확산은 스택된 층 및 반도체 단결정기판내의 불순물 확산보다 더 급속하게 발생한다. 따라서, 트랜지스터의 옵셋 구성을 방지하는 조건하에서 확산되면, 보론이온은 게이트산화막을 통해 관통한다. 한편, 보론이온의 관통을 방지하는 조건하에서 확산되면, 결과적인 트랜지스터는 옵셋 구성을 갖는다.
게이트전극에 대해 동시 도핑이 실행되지 않는 경우라도, 다결정실리콘막으로부터 열확산을 통해 단결정실리콘(반도체기판)으로 불순물을 확산시켜 소스/드레인영역을 형성하는 기술은 이하의 장점을 제공한다: 확산계수의 커다란 차이에 기인하여 반도체기판의 활성영역표면과 퇴적된 다결정실리콘막 사이의 계면으로 불순물이 매우 급속하게 확산한다.
한편, 계면으로부터 실리콘기판으로의 확산은 확산계수의 작은 차이로 인해 천천히 진행된다. 그 결과, 스택된 층의 높이의 변화 및 불순물이온주입시 보호 범위(Rp)의 변화가 최소화될 수 있어, 균일한 소스/드레인영역 접합깊이가 실현된다.
한편, 단결정 에피택시얼 실리콘막이 활성영역에서 성장된 경우, 스택된 단결정 에피택시얼 실리콘내의 불순물의 확산계수 및 반도체기판내의 확산계수가 대체로 동일하여, 스택된 층의 높이의 격차 및 불순물 이온주입 동안에 Rp의 격차가 소스/드레인영역 접합깊이의 변동 및 트랜지스터 특성의 변화를 초래한다.
게이트전극에 대해 동시 도핑이 실행되지 않는 경우, 예컨대, 실시예 4(후술됨)에 설명된 방법 또는 모든 게이트에 동일한 도전형의 불순물을 도핑하기 위해 인확산을 채용하는 방법이 사용될 수 있다. 상기 후자에 있어서의 결과적인 P-채널 트랜지스터는 매립 채널형 트랜지스터가 된다.
본 발명에 의하면, 이온주입이 활성영역에 직접 실행되지 않기 때문에 활성영역에 손상의 여지가 없는 장점도 있다.
도 8(E)에 도시된 바와 같이, 잘 알려진 살리사이드 공정을 이용함에 의해 소스, 드레인, 및 게이트전극 상부에 고융점 금속실리사이드막(309)이 선택적으로 형성된다. 본 실시예가 고융점 금속막으로서 티타늄을 채택하더라도, 고융점금속의 종류에 대해 한정되지 않는다. 예컨대, 고융점 금속으로서 코발트, 니켈, 백금 등이 사용될 수 있다. 본 실시예에서, 소스, 드레인, 및 게이트전극의 상부표면 전부가 살리사이드로 변환된다.
따라서, 도 8(F)에 도시된 바와 같이, 층간절연막(310)이 잘 알려진 방법에 의해 형성된다.
다음, 도 8(G)에 도시된 바와 같이, 층간절연막(310)의 소망하는 위치에 콘택트홀(311)이 형성된 후, 상부배선(312)이 형성된다. 본 실시예에서, 도 8(G)에 도시된 바와 같이 각 콘택트홀(31l)은 소스/드레인영역에 대응하여 적어도 부분적으로 오버랩이 필요하다. 이러한 구조를 채택함에 의해, 소자에 의해 점유되는 면적이 대단히 감소될 수 있다.
점유면적에 비해 비교적 큰 표면적을 갖는 소스/드레인영역이 본 발명의 예에 따라서 각기 채널영역 상부에 쌓여지도록 형성되기 때문에, 각 콘택트홀(311)이 대응하는 소스/드레인 영역에 부분적으로 오버랩되더라도 콘택트홀(311)과 소스/드레인영역 사이에 큰 접촉면적이 확보된다. 결과적으로, 소스/드레인영역의 접합면적을 축소시키면서 접촉저항의 증가가 방지된다.
도 15는 종래의 반도체기판의 평면도이다. 도 15에 도시된 트랜지스터소자는 게이트길이(L)(일반적으로 게이트길이(L)는 최소가공치수(F)와 동일함) 및 게이트폭(W)을 갖는다. 종래, 약 2.5L 내지 3L의 마진이 게이트전극과 소자분리영역 사이에 요구된다: 이 마진은 콘택트홀 개구의 폭(o), (콘택트홀의 상부 배선과 게이트전극 사이의 단락을 방지하기 위한) 얼라인먼트마진(p) 및 (콘택트와 반도체기판 또는 웰영역 사이의 단락을 방지하기 위한) 얼라인먼트마진(q)의 합계이다. 따라서, 도 15에 도시된 트랜지스터의 활성영역은 (2.5L×2+ L)×W로부터 (3L×2+L)×W까지, 즉 6LW 내지 7LW의 범위의 면적을 점유한다.
도 16은 본 실시예에 따라 제조되는 반도체기판을 나타내는 평면도이다. 도 16의 게이트전극과 소자분리영역 사이의 마진은 약 2/3L 만이 필요하다 (도 7에서, F= 0.24μm에 대해 a=0.16μm). 본 실시예에 대한 활성영역에 의해 점유되는 면적은 (2/3L×2+L)×W = 7/3LW이다. 따라서, 본 실시예에 따라 활성영역에 의해 점유되는 면적은 도 15에 도시된 종래 구조의 활성영역에 의해 점유되는 면적보다 소자 1개당 약 7/18 내지 1/3배 작다.
또한, 본 실시예에 대한 접합기생용량은 도 15에 도시된 종래의 소자보다 4/15 내지 2/9배 감소될 수 있다. 그러나, 본 실시예에 따라 제조되는 LSI에 의해 점유되는 면적은 전체 LSI에 대한 배선피치 제약, 콘택트 피치 제약, 및 다른 제약 때문에 종래의 LSI보다 7/18 내지 1/3배로 감소되지 않을 수 있다.
(실시예 4)
이하, 본 발명의 실시예 4에 따른 반도체장치의 제조방법을 설명한다.
도 17(A) 내지 17(G)는 본 실시예에 따라 반도체장치를 제조하는 공정의 단계를 각각 나타낸다. 본 실시예에 따른 게이트전극은 고융점금속, 다결정실리콘막 등으로 형성된다.
도 17(A)에 도시된 바와 같이, 잘 알려진 방법이 반도체기판(401), 또는 반도체기판에 제공된 웰영역상의 소자분리영역(402), 게이트산화막(403), 게이트전극(404), 및 게이트전극 측벽 절연막(405)을 형성하기 위해 채용된다. 게이트전극(404)은 다결정실리콘막(4041)과 텅스텐막(4043) 사이에 삽입된 질화티타늄막(4042)을 포함하는 3층구조를 갖도록 형성된다.
질화티타늄막(4042)은 다결정실리콘막(4041) 및 텅스텐막(4043)이 이후의 열처리에 의해 서로 반응하지 않도록 채용된다. 다결정실리콘막(4041) 및 텅스텐막(4043)이 서로 반응하면, 텅스텐실리사이드막이 형성되어, 게이트전극(404)의 저항을 증가시킨다.
게이트전극(4O4)의 다결정실리콘막(4041)은 P-채널 트랜지스터의 경우에 보론이온으로 미리 도핑되고, N-채널 트랜지스터의 경우에 인이온으로 미리 도핑된다.
게이트전극(4O4)상에, 실리콘산화막 또는 실리콘질화막으로 구성되는 절연막(406)이 형성된다. 게이트전극(404)의 측면에 형성되는 각 게이트전극 측벽 절연막(405)은 실리콘산화막 및 실리콘질화막을 포함하는 2층막으로 구성된다.
본 실시예에 따른 반도체장치는 F= 0.18μm 규칙을 사용하여 설계된다. 각각의 치수파라미터는 다음과 같이 설정된다: a= 약 0.12μm; b= 약 0.03μm; c= 약 ±0.06μm; 및 d= 약 0.25μm, 여기서 a는 각 게이트전극(404)으로부터 소자분리영역(402)까지의 거리를 나타내며; b는 각 게이트전극 측벽 절연막의 두께를 나타내며; c는 각 소자분리영역(402)에 대해 게이트전극(404)을 정렬하기 위한 정렬마진을 나타내고; d는 각 측벽의 폭을 나타낸다 (도 17(C)). 파라미터 a 내지 d에 대한 상기 값들을 사용함에 의해, 그 위에 절연막(406)을 포함하는 게이트전극(404)의 높이는 약 200 내지 300nm가 된다.
실시예 3과 같이, 다결정실리콘막(407)은 화학기상성장법(CVD법)에 의해 퇴적된다(도 17(B)). 본 실시예에서, 다결정실리콘막(407)은 약 30O 내지 4OOnm의 두께로 퇴적된다.
다결정실리콘막(407)이 실시예 3과 동일한 에치백 조건하에서 에치백된다(도 17(C)). 에치백 공정의 단순한 실행은 게이트전극 측벽 절연막(405) 사이에 개재되는 게이트전극(404) 주변에 다결정실리콘막(408)을 남긴다. 지금, 스택된 소스/드레인영역으로서 다결정실리콘막(408)을 이용하기 위해서, 소스/드레인영역을 분리할 필요가 있다. 본 실시예에서, 게이트전극측벽이 기판표면에 대해 수직이 아닌 경우더라도 소스/드레인영역을 확실히 분리하기 위한 사이드에칭이 허용되도록 에칭이 실행된다.
도 17(D)에 도시된 바와 같이, 소스/드레인영역을 형성하기 위해 불순물이온이 주입된다. 본 실시예에 의하면, 실시예 3과 달리, 소스/드레인영역이 되는 영역만의 도핑이 소스/드레인영역을 형성할 때에 실행된다. 반면, 실시예 3과 동일한 주입조건, 열처리조건 등이 채용된다.
도 17(E)에 도시된 바와 같이, 잘 알려진 살리사이드공정을 사용함에 의해 소스/드레인영역의 상부에 고융점금속 실리사이드막(409)이 선택적으로 형성된다. 본 실시예가 고융점금속막으로서 티타늄을 채택하더라도, 고융점금속의 종류에 대해 한정되지 않는다. 예컨대, 코발트, 니켈, 백금 등이 고융점금속으로 사용될 수 있다.
본 실시예에서, 게이트전극(404)이 금속실리사이드막보다 저저항을 갖는 텅스텐으로 형성되고, 게이트전극(404) 상부에 실리콘산화막 또는 실리콘질화막이 존재한다. 따라서, 소스·드레인영역의 표면만이 실리사이드로 변환된다.
이어서, 도 17(F)에 도시된 바와 같이, 층간절연막(4l0)이 잘 알려진 방법에 의해 형성된다.
다음, 도 17(G)에 도시된 바와 같이, 콘택트홀(411)이 층간절연막(4l0)의 소망하는 위치에 형성된 후, 상부배선(412)이 층간절연막(410)상 및/또는콘택트홀(411)내에 형성된다. 본 실시예에서, 도 17(G)에 도시된 바와 같이 각 콘택트홀(411)이 소스/드레인영역에 대응하여 적어도 부분적으로 오버랩됨이 필요하다. 이러한 구조를 채택함에 의해, 소자에 의해 점유되는 면적이 대단히 감소될 수 있다.
본 실시예에 의하면, 절연막(406)은 게이트전극(404)상에 존재한다. 따라서, 콘택트홀(411)이 게이트전극(404)과 부분적으로 오버랩되더라도, 소스/드레인영역은 콘택트홀(411)에 배치된 도체를 통해 게이트전극(404)과 단락됨이 방지된다. 결과적으로, 본 실시예는 실시예 3보다 콘택트홀의 위치에 대해 자유도가 더 증가되도록 설계될 수 있다.
결과적으로, 본 실시예에 따라 콘택트홀(411)의 상부 배선과 게이트전극(404) 사이의 단락을 방지하기 위한 마진(얼라인먼트마진을 포함)을 제공할 필요가 없다. 구체적으로, 상이한 재료들이 층간절연막(410) 및 게이트전극(404)상의 절연막(406)으로 채용되고, 층간절연막(410)의 재료와 게이트전극(404)상의 절연막의 재료 사이의 에칭선택비를 제공하는 에칭공정은 콘택트홀(411)을 생성하기 위해 층간절연막(410)을 에칭하도록 채택된다.
예컨대, 게이트전극(404)상의 절연막(406)이 실리콘질화막이고 층간절연막(410)이 보론 및 인을 포함하는 실리케이트유리 등인 경우, 플루오로카본계 가스를 채용함에 의해 실리콘질화막(406) 및 보론과 인을 포함하는 실리케이트유리막(410)에 대해 1:10 내지 1:100 이상의 에칭선택비가 제공될 수 있다. 이러한 에칭을 통해 콘택트홀(411)을 형성함에 의해, 게이트전극(404)의 노출이 방지될 수 있다.
상기 콘택트홀 에칭에 대해 고려된 선택비는 소자분리영역과 층간절연막 사이의 관계에도 적용된다.
구체적으로, 실시예 3 및 본 실시예에서 콘택트홀(411)은 소자분리영역과 부분적으로 접촉한다. 층간절연막(410)에 대한 재료의 에칭비와 소자분리영역에 대한 재료의 에칭비 사이에 차이가 없다면, 콘택트홀을 에칭하는 동안에 홈이 소자분리영역 내에 에칭된다. 이 문제를 해결하기 위해서, 적어도 소자분리영역을 구성하는 절연막의 표면에 층간절연막(410)에 대해 임의의 에칭선택비를 제공하는 재료(예컨대, 질화실리콘막)를 채택함이 바람직하다.
실시예 3 및 본 실시예에 의한 다결정실리콘막의 스택된 층의 그레인 크기는 소스/드레인영역에 의해 점유되는 면적과 비교하여 충분히 작은 것이 바람직하다. 실시예 3에서 설명된 바와 같이, 트랜지스터 특성의 변화를 방지하도록 큰 공정마진(소스/드레인영역을 형성하기 위한 불순물이온주입조건 및 열처리조건 등의 마진)을 제공하기 위해서, 실리콘기판에 대해 다결정실리콘막의 스택된 층의 확산계수는 충분히 큰 것이 바람직하다(바람직하게는 단결정실리콘내의 확산계수의 10배 이상).
더 많은 그레인 경계가 막에 존재함으로써 다결정실리콘막내의 주어진 불순물의 확산이 더 향상된다. 즉, 소스/드레인영역에 의해 점유되는 면적에 대해 충분히 작은 그레인크기를 채용함이 필요하다. 비교적 큰 F= 0.24μm 규칙하에서도 게이트전극과 소자분리영역 사이의 마진은 약 0.16μm정도 만이기 때문에 다결정실리콘막의 그레인크기는 약 50nm 이하인 것이 바람직하다. 그레인이 주상결정인 것이 바람직한데, 이에 의해 실리콘기판을 향한 하부방향의 확산 비율이 크게 증가하기 때문이다.
실시예 3 및 본 실시예에 의하면, 다결정실리콘막이 스택된 소스/드레인영역을 형성하는 재료로서 사용된다. 다른 적합한 재료는 실리콘게르마늄(다결정)막 등을 포함한다. 실리콘 또는 실리콘게르마늄(SixGey)의 단층 비정질막 또는 비정질 및 다결정 재료의 2층막이 스택된 소스/드레인영역을 형성하기 위해 채택된다. 실리콘게르마늄이 사용될 때, 실리콘을 사용하는 경우에 비하여 향상된 불순물활성화율이 제공된다.
(실시예 5)
이하, 기판으로서 SOI(절연체상의 실리콘)기판을 채택한 본 발명에 따른 반도체장치의 구성예를 도 18을 참조하여 설명한다.
도 18은 반도체장치의 게이트전극(507)의 길이방향에 대해 수직방향(X-X')으로 절단된, 본 발명에 따른 반도체장치를 나타내는 단면도이다.
도 18에 도시된 반도체장치는 SOI 기판(501); SOI 기판(501)상에 형성된 산화막(502); 활성영역(503); 보디영역(504); 소자분리영역(505); 게이트산화막(506); 게이트전극(507); 게이트전극 측벽 절연막(508); 소스/드레인영역(509); 고융점금속 실리사이드막(510); 층간절연막(511); 및 콘택트홀(512)로 형성된다.
각 소스/드레인영역(509)의 표면, 즉, 콘택트홀(512)이 상부배선(도시 안됨)과 결합하도록 된 면 및/또는 층간절연막(5l1)과 접촉하는 면은, 실시예 1 내지 4의 만곡된 및/또는 경사진 윤곽을 나타낸다. 또한, 도 18에 도시된 반도체장치에 따라서, 채널영역 상부에 스택된 실리콘(다결정실리콘막)이 SOI 기판(501)상에 존재한다. 따라서, 살리사이드공정에서, 채널영역 상부에 스택된 실리콘막의 표면은 실리사이드막을 형성하도록 고융점금속과 반응한다. 그 결과, 실리사이드막은 SOI 기판(501)의 산화막(502)에 도달되지 않게 된다.
이에 반해, 종래의 SOI 기판에 결합된 반도체장치의 경우, 보디영역의 완전한 (full) 공핍화를 얻기 위해 산화막상의 실리콘막의 두께는 일반적으로 대단히 얇게 제조된다. 그러나, 실리콘막의 더 얇은 두께는 소스/드레인영역의 고저항화를 초래한다. 소스/드레인영역 표면을 실리사이드로 변환하고 고융점금속 실리사이드막을 형성함에 의해 이 문제가 해결된다. 그러나, 얇은 실리콘막 두께로 인해, 실리사이드막은 실리콘막 하부의 실리콘산화막에 도달하여, 트랜지스터 특성을 악화시킨다.
상기한 바와 같이, 본 실시예에 따르면, 실리사이드막이 SOI 기판(501)의 산화막(502)에 도달되는 것을 방지하여, 실리사이드 형성으로 인한 트랜지스터 특성의 악화를 방지한다.
(실시예 6)
실시예 1 내지 5는 두 개의 인접한 게이트전극 사이의 간격과 측벽폭(d) 사이의 관계가 다르다. 실시예 6에서, 두 개의 인접한 게이트전극 사이의 간격은 측벽폭(d)의 2배보다 짧은, 반도체장치를 도 19(A), 19(B), 20, 및 21을 참조하여 설명한다.
도 19(A)는 반도체장치의 게이트전극의 종방향에 대해 수직방향(X-X')으로 절단된, 두 개의 인접한 게이트전극 사이의 간격 t가 측벽폭(d)의 2배보다 짧은 (2d>t) 반도체장치를 나타내는 단면도이다.
반도체기판, 또는 반도체기판에 제공된 웰영역상에 소자분리영역이 형성된다. 소자분리영역은 실리콘에칭에 내성이 있는 재료로 형성된다. 다음, 게이트산화막, 게이트전극(606,607), 및 게이트전극 측벽 절연막(608)이 이 순서로 형성되어 인접한 게이트전극(606,607) 사이의 간격이 각 측벽(즉, 소스/드레인영역(609))의 폭(d)의 2배보다 짧다. 즉, 2d>t이다. 게이트전극(606,607)의 종방향에 대해 수직방향(즉, '게이트길이방향')(X-X')을 따른 게이트전극과 각 소자분리영역 사이의 거리는 도 17(A)의 a로서 나타낸다.
다음, 거리(a)보다 두껍도록 CVD법에 의해 다결정실리콘막이 퇴적된다. 게이트전극 상부의 다결정실리콘막이 대체로 에칭되어 없어질 때까지 이방성 에칭이 실행된다. 다결정실리콘막의 나머지들은 측벽의 게이트전극 측벽 절연막(608)의 측면에 남는다. 그러나, 도 19(A)에 도시된 바와 같이, 오버랩된 소스/드레인영역을 포함하는 영역은 두 개의 인접한 게이트전극(606,607) 사이에서 형성된다.
도 19(B)는 도 19(A)에 도시된 반도체구조의 등가회로이며, 트랜지스터들이 직렬로 접속되어 있다. 2d>t의 조건하에서(즉, 점유면적을 감소시키기 위해) 각각의 트랜지스터들이 서로 독립적으로 되도록 하기 위해서는(즉, 인접한 트랜지스터들의 소스/드레인영역이 개별 소스/드레인으로 분리되도록), 도 20 또는 도 21에 도시된 방법이 채용될 수 있다. 예컨대, 도 20에 도시된 바와 같이, 소스/드레인영역은 에칭 등에 의해 분리될 수 있다. 소스/드레인영역(610)을 분리하기 위한 에칭은 도 10에 도시된 바와 같이 게이트전극 측벽 절연막 주위의 다결정실리콘막의 나머지를 제거하는 에칭과 동시에 실행될 수 있어, 에칭 단계의 수가 증가하는 것을 방지한다.
다르게는, 더미게이트전극이 도 21에 도시된 바와 같이 소스/드레인영역 사이를 분리하도록 형성될 수 있다.
이하 단계는 실시예 3에 설명된 바와 동일하고, 그의 설명을 생략한다.
실시예 1-4 및 6은 반도체장치의 기판이 벌크실리콘기판으로 전제하고 있지만, 기판은 그것에 한정되지 않는다. 예컨대, SiC 기판 또는 사파이어기판이 본 발명에 실제적으로 채택될 수 있다.
본 실시예에 의하면, 각 소스/드레인영역의 표면은 게이트전극의 종방향에 대해 수직방향(X-X')으로 절단된 단면에서 만곡된 및/또는 경사진 형상을 나타낸다. 결과적으로, 본 실시예에 따른 반도체장치의 각 소스/드레인영역의 표면적(소스/드레인영역에 의해 점유되는 면적에 관함)은 선형 형상을 갖는 소스/드레인영역을 채용한 종래의 구조보다 더 효과적으로 증가될 수 있다.
본 실시예에 따라 채널영역 상부의 스택된 소스/드레인영역을 형성하도록 다결정실리콘을 에치백함으로써, 요철된 표면을 갖는 소스/드레인영역(206)이 형성될 수 있어서, 더 증가된 표면적이 제공된다.
본 발명에 의하면, 트랜지스터의 채널영역에 대해 소스/드레인영역 불순물확산층의 접합깊이를 감소시키기가 용이하다. 결과적으로, 소위 단채널 효과가 효과적으로 방지된다. 에피택시얼 성장기술을 채택함이 없이 이러한 얕은 접합이 실현될 수 있어서, 단채널효과를 제어할 수 있다. 또한, 본 발명에 따르면 에피택시얼 성장기술을 사용하는 경우보다 확산제어가 더 용이하여, 더 작은 소자 특성의 변화를 초래한다. 소스/드레인영역이 형성된 후에 활성영역이 대기에 노출되지 않기 때문에, 에칭 및/또는 이온주입 동안에 활성영역의 손상 및/또는 오염이 방지된다.
본 발명의 일 실시예에 따라서, 불순물을 확산 및 활성화시키는 열처리를 실행할 때, 반도체기판의 계면까지 확산이 매우 급속하게 하부로 발생하지만, 실리콘기판으로는 천천히 발생한다. 결과적으로, 반도체기판과의 계면으로부터의 소스/드레인영역의 깊이는 스택된 영역의 높이의 변화에 거의 영향받지 않으므로, 제어성이 우수한 얕은 접합을 제조하는 것이 가능하다.
본 발명의 일 실시예에 따르면, 다결정실리콘의 그레인크기는 약 5Onm 이하이므로 다결정실리콘의 그레인으로 인한 다결정실리콘측벽의 폭의 변화를 최소화할 수 있고, 확산의 제어가 용이하여, 소자 특성의 변화를 최소화할 수 있다.
본 발명의 구조에 따르면, 반도체장치의 제조시 게이트부의 수직 단차로 인한 저수율의 문제가 제거될 수 있다. 예컨대, 층간절연막의 평탄화가 용이하다. 또한, 게이트부의 수직단차를 포함하는 종래의 구조에서, 자기정합콘택트(SAC)공정의 콘택트에칭시에 에치스토퍼층의 에칭율은 게이트부의 수직단차에서 바람직하지 않게 증가되어, 콘택트불량을 초래한다. 이러한 문제가 또한 본 발명에 의해 방지된다.
본 발명의 일 실시형태에 따르면, 게이트전극 상부의 다결정실리콘막이 확실히 제거되는 에칭량을 설정함으로써 상기 설명된 스택된 소스/드레인영역이 간단히 그리고 용이하게 얻어질 수 있다. 게이트전극과 각 소자분리영역 사이의 거리(즉, 각 소스/드레인영역의 폭)보다 두께가 더 큰 다결정실리콘막이 퇴적되기 때문에, 실리콘기판이 노출되지 않고 이방성 에치백 공정에 의해 손상받지 않는다. 이방성 에치백 공정을 통하여 게이트전극 측벽의 측면에 스택된 층을 형성함에 의해, 실리콘에칭에 대해 내성이 있는 재료로 형성된, 소자분리영역상으로 각 스택된 층의 단부가 적어도 부분적으로 확장된다.
본 발명의 일 실시예에 따르면, 소스영역, 드레인영역, 및 게이트전극에 도우너 또는 억셉터가 되는 불순물의 도입은 이온주입공정에 의해 동시에 실행될 수 있다. 결과적으로, 표면채널형 소자가 적은 수의 이온주입단계로 제조될 수 있다. 상기한 바와 같이, 소스/드레인영역의 스택된 층(반도체기판 상부에 스택됨)은 스택된 층내의 불순물의 확산계수가 반도체기판내의 불순물의 확산계수보다 큰 재료로 구성된다. 결과적으로, 게이트전극에 대한 불순물도핑 및 소스/드레인영역에 대한 불순물도핑을 동시에 실행하더라도, 게이트전극의 공핍화 및 채널영역으로의 불순물의 관통을 방지할 수 있고, 옵셋구성을 가지지 않는 소자의 제조가 가능하다(즉, 불충분한 확산으로 인해 소스/드레인영역이 횡방향으로 채널영역에 도달하지 않는 구성).
본 발명에 따라 제조된 반도체장치는 소자분리영역, 활성영역, 게이트산화막, 소스/드레인영역, 및 소스/드레인영역에 전기적으로 결합된 전극을 포함하며, 활성영역은 제1면에서 게이트 산화막과 접촉하며, 소스/드레인영역의 일부가 제1면 상부에 배치되고; 전극은 제2면에서 소스/드레인영역과 접촉하며, 제2면은 제 1 면에 대해 경사진 구성이다. 결과적으로, 소스/드레인영역에 의해 점유되는 면적이 감소되어, 소스/드레인영역의 기생용량 및 기생저항을 감소시킨다.
활성영역상의 소스/드레인영역에 의해 점유되는 면적에 대해 각 소스/드레인면적의 표면적이 증가될 수 있다. 결과적으로, 소스/드레인영역과 상부배선 사이의 접촉면적이 증가될 수 있어, 접촉저항을 감소시킨다.
또한, 채널영역과 콘택트홀 사이의 거리가 현저히 가깝기 때문에, 전류가 흐르는 고저항 불순물확산영역들 사이의 거리가 매우 짧게 된다. 결과적으로, 기생용량이 최소화된다.
소자에 의해 점유되는 면적의 크기, 특히 소스/드레인영역에 의해 점유되는 면적이, 상부 배선에 대한 소스/드레인 콘택의 크기를 변화시키지 않고 감소될 수 있기 때문에, 상부배선에 대한 소스/드레인 접촉저항을 증가시키지 않고 소스/드레인영역과 반도체기판(또는 일반적인 CM0S 소자의 소스/드레인영역과는 반대의 도전형을 갖는 웰영역) 사이의 접합 면적을 최소화할 수 있다. 결과적으로, 접합용량이 효과적으로 감소될 수 있다. 따라서, 접촉저항을 증가시키지 않고 점유면적, 기생용량(접합용량), 및 기생저항이 감소될 수 있다. 그 결과, 대단히 큰 상호콘덕턴스가 얻어지고, 충전에 대해 요구되는 용량(capacitance)의 크기가 감소된다. 따라서, 본발명에 따라 설계된 회로의 동작속도가 향상된다.
본 발명에 따르면, 전류경로내에 고저항을 갖는 영역의 비율이 매우 적으므로, 종래의 반도체장치와 비교하여 소스/드레인영역의 기생 저항이 감소된다. 또한, 전류경로가 채널영역에 인접한 소스/드레인영역의 일부로부터 콘택트를 향해 확장되어, 기생저항을 감소시킨다. 이들 효과로 인해, 소자의 전류구동능력 및 상호콘덕턴스가 향상된다.
본 발명의 범위 및 정신에 벗어남이 없이 당업자들에 의해 다양한 다른 변경들이 실시될 수 있음이 분명하다. 따라서, 첨부된 특허청구의 범위는 상기한 설명에 한정되지 않고, 더 넓게 해석되어야 한다.

Claims (33)

  1. 소자분리영역 및 활성영역을 포함하는 반도체장치로서,
    게이트절연막과 측벽스페이서를 갖는 게이트, 소스/드레인, 및 소스/드레인에 전기적으로 결합된 콘택을 포함하며,
    상기 활성영역이 제 1 평면과 일치하는 활성영역의 표면에서 게이트절연막과 접촉하며, 상기 소스/드레인의 일부가 제 1 평면의 상부에 배치되고,
    상기 콘택이 제 2 평면을 형성하는 소스/드레인 표면에서 소스/드레인과 접촉하며, 상기 제 2 평면은 소자분리영역과 접촉하고 있는 소스/드레인 표면상의 제1점을 측벽 스페이서와 접촉하고 있는 소스/드레인 표면의 가장자리상의 제2점에 연결시키는 선분을 통과하며 제1평면에 대하여 소정 각을 이루고 있는 반도체장치.
  2. 제 1 항에 있어서, 소스/드레인 표면의 표면 거칠기가 소스/드레인 표면의 표면적을 증가시키는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 소스/드레인영역의 일부가 부분적으로 상기 소자분리영역을 덮고 있는 반도체장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 평면에 대해 수직방향을 따라 상기 제 1 평면으로부터 측정된 상기 소스/드레인영역의 높이가 상기 게이트전극을 향해 증가하는 반도체장치.
  5. 제 1 항에 있어서, 상기 제 2 평면이 곡선형상을 갖는 반도체장치.
  6. 제 1 항에 있어서, 상기 소스/드레인영역과 상부배선을 상호접속하기 위한 콘택트홀의 일부가 상기 소스/드레인영역의 표면상에 존재하는 반도체장치.
  7. 제 6 항에 있어서, 게이트전극의 종방향에 대해 수직한 방향으로 콘택트홀의 중심을 통해 연장되는 단면에서 상기 게이트전극의 단부와 상기 게이트전극으로부터 떨어져 배치된 콘택홀의 단부 사이의 거리가 상기 게이트전극의 단부와 그리고 상기 활성영역 및 상기 소자분리영역의 계면 사이의 거리보다 긴 반도체장치.
  8. 제 1 항에 있어서, 상기 게이트전극의 종방향에 대해 수직한 방향으로 콘택트홀의 중심을 통해 연장되는 단면에서 측정된 콘택트홀의 폭이 상기 게이트전극의 단부와 그리고 상기 활성영역 및 상기 소자분리영역의 계면 사이의 거리보다 긴 반도체장치.
  9. 제 6 항에 있어서, 상기 게이트전극의 종방향에 대해 수직방향을 따라 연장되는 단면에서, 상기 게이트전극의 단부와 그리고 상기 활성영역 및 상기 소자분리영역의 계면 사이의 거리가, 상기 반도체장치의 게이트길이를 한정하는 상기 게이트전극의 폭보다 짧은 반도체장치.
  10. 제 1 항에 있어서, 상기 소스/드레인영역을 구성하는 스택된 층내의 불순물의 확산계수가 상기 반도체기판내의 불순물의 확산계수보다 큰 반도체장치.
  11. 제 10 항에 있어서, 상기 스택된 층내의 불순물의 확산계수가 상기 반도체기판내의 불순물의 확산계수의 약 2배 내지 약 100배인 반도체장치.
  12. 제 10 항에 있어서, 상기 스택된 층이 다결정실리콘을 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 다결정실리콘이 주상결정을 포함하는 반도체장치.
  14. 제 12 항에 있어서, 상기 다결정실리콘이 약 50nm 이하의 그레인크기를 갖는 반도체장치.
  15. 제 1 항에 있어서, 상기 게이트전극 및 상기 소스/드레인영역의 표면이 2층막에 의해 덮어지며, 상기 2층막은 다결정실리콘막 및 고융점금속 실리사이드막을 포함하는 반도체장치.
  16. 제 1 항에 있어서, 상기 제 1 평면으로부터 상기 소스/드레인영역의 접합 깊이가 상기 게이트전극 측벽 절연막의 폭의 약 0.8 내지 2배인 반도체장치.
  17. 소자분리영역 및 활성영역을 포함하는 반도체장치의 제조방법으로서,
    다결정 실리콘막 에칭에 대해 내성이 있는 재료로 실리콘기판상에 소자분리영역을 형성하는 단계;
    게이트절연막, 게이트전극, 및 게이트전극 측벽 절연막을 순차 형성하는 단계;
    게이트의 종방향을 따르는 소자분리영역과 게이트전극 사이의 거리보다 더 큰 두께를 갖는 다결정실리콘막을 형성하는 단계; 및
    상기 게이트전극 상부의 도전성 막이 제거되어 소자분리영역이 노출될 때까지 다결정 실리콘막을 이방성 에칭하되, 소자분리영역에 대하여 고선택 에칭조건하에서 에칭이 수행되는 다결정 실리콘막의 이방성 에칭단계를 포함하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서, 상기 소스/드레인영역을 형성하기 위해 도우너 및 억셉터중의 하나로 되는 불순물을 도입하는 이온주입단계를 더 포함하며,
    상기 게이트전극이 도우너 및 억셉터중의 하나로 되는 불순물의 도입에 의해 형성되고;
    상기 게이트전극 및 상기 소스/드레인영역에 대해 도우너 또는 억셉터중의 하나로 되는 불순물의 도입은 이온주입에 의해 동시에 실행되는 반도체장치의 제조방법.
  19. 제17항에 있어서, 다결정실리콘막과 게이트전극의 측벽 사이에 게이트전극 측벽 절연막이 개재된 상태로 게이트전극의 측벽상에 형성된 다결정실리콘막으로 이루어진 소스/드레인 영역과 게이트전극 주변의 다결정실리콘막의 일부분을 제거하는 단계를 더 구비하는 반도체장치의 제조방법.
  20. 소자분리영역과 활성영역을 구비하는 반도체 장치로서,
    측벽스페이서와 게이트 절연막을 가지는 게이트;
    활성영역의 표면과 일치하는 제1평면 상부의 영역을 가지고, 소자분리영역과 접촉하고 있는 소스/드레인 표면상의 제1점을 측벽 스페이서와 접촉하고 있는 소스/드레인 표면의 가장자리상의 제2점에 연결시키는 선분에 의해 형성되는 제2 평면에 소스/드레인 표면을 가지며, 상기 제2 평면은 제1 평면에 대하여 소정 각을 이루고 있고, 소스/드레인의 일부분이 소자분리영역을 부분적으로 덮고 있는 소스/드레인; 및
    상기 소스/드레인에 전기적으로 결합된 콘택을 포함하며,
    활성영역이 그 표면에서 게이트절연막과 접촉하고 있는 것을 특징으로 하는 반도체장치.
  21. 기판상에서 게이트전극 아래에 제공되는 게이트 절연막으로서, 게이트 전극과 게이트 절연막은 한 쌍의 수직 절연막 벽에 의해 협지되고, 게이트 절연막과 게이트전극은 단면에서 볼 때 동일한 폭을 갖는 게이트 절연막; 및
    각각이 게이트 절연막, 게이트전극 및 수직절연막 벽을 그 사이에 협지하도록 대응하는 수직절연막벽과 만나는 수직면을 가지며, 그 수직면과 그리고 대응수직절연막벽과의 접합부로부터 대응 소자분리영역까지 아래방향으로 경사진 제1 연속각도면을 가지는 한 쌍의 소스/드레인을 구비하는 반도체장치.
  22. 제21항에 있어서, 소자분리영역들 사이에 제공된 활성영역을 더 구비하고, 상기 활성영역은 게이트절연막의 종방향 축을 따르는 면에서 상기 소스/드레인의 제1 연속 각도면과 비스듬하게 게이트절연막과 접촉하는 것을 특징으로 하는 반도체장치.
  23. 제21항에 있어서, 상기 각 소스/드레인은 대응하는 수직 절연막벽과 그리고 적어도 상기 게이트 절연막중 일부분과 접촉하도록 일단은 만곡되고 대응하는 소자분리영역과 만나도록 타단은 직선으로 뻗어있는 바닥면을 포함하는 것을 특징으로 하는 반도체장치.
  24. 제22항에 있어서, 게이트 전극과 소스/드레인은 상기 소자분리영역의 일부분과 활성영역을 덮도록 형성되어 상기 활성영역과 소자분리영역 사이의 스태거를 은폐시키는 것을 특징으로 하는 반도체장치.
  25. 제23항에 있어서, 각 소스/드레인 영역의 대부분은 게이트절연막의 종방향 축 위에 위치하며, 게이트 절연막의 종방향축으로부터 상기 소스/드레인의 바닥면까지 측정된 깊이는 게이트전극을 향해 점차 감소하여 단채널 효과를 방지하는 것을 특징으로 하는 반도체장치.
  26. 제21항에 있어서, 각 소스/드레인은 콘택홀과 소스/드레인 영역 사이의 접촉저항을 증가시키지 않으면서 크기가 감소되는 접합영역을 형성하도록 기판과 만나서, 소자의 기생특성이 감소되는 것을 특징으로 하는 반도체장치.
  27. 제21항에 있어서, 실리사이드막과 절연막으로 이루어지고, 게이트전극과 소스/드레인 위에 제공되는 2층막; 및
    상부배선 및 소자와 접촉하는 절연막에 형성된 콘택홀을 구비하고,
    상기 콘택홀은 전체 소자크기를 줄이기 위하여 소스/드레인중 하나와 부분적으로 겹치는 것을 특징으로 하는 반도체장치.
  28. 기판상에서 게이트전극 아래에 제공되는 게이트 절연막으로서, 게이트 전극과 게이트 절연막은 한 쌍의 수직 절연막 벽에 의해 협지되고, 게이트 절연막과 게이트전극은 단면에서 볼 때 동일한 폭을 갖는 게이트 절연막; 및
    각각이 게이트 절연막, 게이트전극 및 수직절연막 벽을 그 사이에 협지하도록 대응하는 수직절연막벽과 만나는 수직면을 가지며, 그 수직면과 대응수직절연막벽과의 접합부로부터 대응 소자분리영역까지 아래방향으로 경사진 제1 연속 1/4 원형상 면을 가지는 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체장치.
  29. 제28항에 있어서, 소자분리영역들 사이에 제공된 활성영역을 구비하고, 상기 활성영역은 게이트절연막의 종방향 축을 따르며 상기 소스/드레인 영역의 상기 수직면에 수직한 면에서 게이트절연막과 접촉하는 것을 특징으로 하는 반도체장치.것을 특징으로 하는 반도체장치.
  30. 제28항에 있어서, 상기 각 소스/드레인은 대응하는 수직 절연막벽과 그리고 적어도 상기 게이트 절연막중 일부분과 접촉하도록 일단은 위쪽으로 만곡되고, 대응하는 소자분리영역과 만나도록 타단은 아래쪽으로 만곡되어 뻗어있는 바닥면을 포함하는 것을 특징으로 하는 반도체장치.
  31. 제1항에 있어서, 제1 및 제2 평면 사이의 각도는 영이 아닌 예각인 것을 특징으로 하는 반도체장치.
  32. 소자분리영역 및 활성영역을 포함하는 반도체장치의 제조방법으로서,
    반도체 기판상에 소자분리영역을 형성하는 단계;
    게이트 절연막, 게이트 전극 및 게이트 전극측벽절연막을 순차 형성하는 단계;
    게이트의 종방향을 따르는 소자분리영역 및 게이트전극 사이의 거리보다 더 큰 두께를 갖는 도전성 막을 형성하는 단계; 및
    상기 게이트전극 상부의 도전성 막이 제거될 때까지 상기 도전성막을 이방성 에칭하는 단계를 포함하는 반도체장치의 제조방법.
  33. 제32항에 있어서, 도전성 막과 게이트전극의 측벽 사이에 게이트전극 측벽 절연막이 개재된 상태로 게이트전극의 측벽상에 형성된 도전성 막으로 이루어진 소스/드레인 영역과 게이트전극 주변의 도전성 막의 일부분을 제거하는 단계를 더 구비하는 반도체장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101433779B1 (ko) * 2012-09-04 2014-08-25 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 반도체 소자 구조체의 제조 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001050536A1 (fr) 2000-01-07 2001-07-12 Sharp Kabushiki Kaisha Dispositif semi-conducteur, son procede de fabrication et dispositif de traitement de l'information
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100386631B1 (ko) * 2000-08-29 2003-06-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그의 제조방법
US6787424B1 (en) * 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US20040207011A1 (en) * 2001-07-19 2004-10-21 Hiroshi Iwata Semiconductor device, semiconductor storage device and production methods therefor
US7141483B2 (en) * 2002-09-19 2006-11-28 Applied Materials, Inc. Nitrous oxide anneal of TEOS/ozone CVD for improved gapfill
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
JP2005051140A (ja) * 2003-07-31 2005-02-24 Toshiba Corp 半導体装置およびその製造方法
EP1508428A1 (de) * 2003-08-22 2005-02-23 Leister Process Technologies Vorrichtung zum Verbinden von flächigen Kunststoffmaterialien
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
US20050136580A1 (en) * 2003-12-22 2005-06-23 Luigi Colombo Hydrogen free formation of gate electrodes
US7217611B2 (en) * 2003-12-29 2007-05-15 Intel Corporation Methods for integrating replacement metal gate structures
US7642171B2 (en) * 2004-08-04 2010-01-05 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
US20070212847A1 (en) * 2004-08-04 2007-09-13 Applied Materials, Inc. Multi-step anneal of thin films for film densification and improved gap-fill
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法
WO2007105157A2 (en) * 2006-03-14 2007-09-20 Nxp B.V. Source and drain formation
US7560758B2 (en) * 2006-06-29 2009-07-14 International Business Machines Corporation MOSFETs comprising source/drain recesses with slanted sidewall surfaces, and methods for fabricating the same
US8377812B2 (en) * 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US20080108190A1 (en) * 2006-11-06 2008-05-08 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
CN103633026A (zh) * 2012-08-23 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构及其制作方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9818606B2 (en) * 2013-05-31 2017-11-14 Applied Materials, Inc. Amorphous silicon thickness uniformity improved by process diluted with hydrogen and argon gas mixture
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61196577A (ja) 1985-02-26 1986-08-30 Nec Corp 半導体装置
JP2576506B2 (ja) 1987-05-27 1997-01-29 日本電気株式会社 Ｍｏｓ半導体装置
JPH063812B2 (ja) * 1987-07-13 1994-01-12 株式会社東芝 半導体装置の製造方法
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
JPH05110005A (ja) * 1991-10-16 1993-04-30 N M B Semiconductor:Kk Ｍｏｓ型トランジスタ半導体装置およびその製造方法
US5391508A (en) 1992-12-21 1995-02-21 Sharp Kabushiki Kaisha Method of forming semiconductor transistor devices
JP3129867B2 (ja) 1992-12-24 2001-01-31 シャープ株式会社 半導体装置の製造方法
KR0135691B1 (ko) * 1994-07-20 1998-04-22 김주용 트랜지스터 및 그 제조방법
US6200871B1 (en) * 1994-08-30 2001-03-13 Texas Instruments Incorporated High performance self-aligned silicide process for sub-half-micron semiconductor technologies
JP3423081B2 (ja) 1994-09-05 2003-07-07 三洋電機株式会社 半導体装置の製造方法
US5908313A (en) * 1996-12-31 1999-06-01 Intel Corporation Method of forming a transistor
JPH10335660A (ja) 1997-06-05 1998-12-18 Nec Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101433779B1 (ko) * 2012-09-04 2014-08-25 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 반도체 소자 구조체의 제조 방법

Also Published As

Publication number Publication date
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