KR101433779B1 - 반도체 소자 구조체의 제조 방법 - Google Patents

반도체 소자 구조체의 제조 방법 Download PDF

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Abstract

본 발명은 활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있는 기판을 제공하는 단계; 적어도 상기 제2 게이트 전극 구조체 양측에 위치하는 상기 스페이서 구조체를 부분적으로 식각하여 제거하는 단계; 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계; 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 게이트 전극 구조체와 전기적으로 격리되고 상기 제2 게이트 전극 구조체와 전기적으로 연결되는 내부 상호접속층을 형성하는 단계; 및 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는 반도체 소자 구조체의 제조 방법을 제공한다. 본 발명의 방법에 따르면, 게이트 전극 구조체와 격리 구조체 사이의 간격을 줄일 수 있으므로, 반도체 소자의 사이즈를 축소하여, 반도체 칩의 이용률을 향상시키고 반도체 제조 원가를 낮출 수 있다.

Description

반도체 소자 구조체의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE STRUCTURE}
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 소자 구조체 및 상기 반도체 소자 구조체의 제조 방법에 관한 것이다.
집적 회로에서 지속적으로 증가되는 소자 밀도는 소자 성능과 원가의 끊임없는 개선을 요구하고 있다. 소자 밀도의 증가에 유리하도록, 반도체 소자의 사이즈를 축소하는 새로운 기술이 지속적으로 필요하다.
현재, 일반적인 CMOS 공정 흐름은 대략적으로 다음과 같다: STI형성→웰 형성→게이트 전극 산화물(GOX) 형성→다결정 실리콘 게이트 전극 형성→스페이서 형성→자기 정렬 실리사이드 형성→접촉홀 형성. 그러나, 게이트 전극 구조체와 STI구조체 사이의 간격은 게이트 전극 스페이서, 접촉홀 사이즈와 접촉홀-활성 영역 규칙 등 요소의 제한을 받으므로, 칩의 면적을 더 축소하는데 어려움이 있다.
따라서, 종래 기술에 존재하는 문제를 해결하기 위한 새로운 반도체 소자 구조체 및 그 제조 방법이 필요하다.
발명 내용 부분에 일련의 간단한 형식의 개념을 도입하였고, 이에 대해 구체적 실시예 부분에서 추가적으로 설명한다. 발명 내용 부분은 보호하고자 하는 본 발명의 결정적 특징과 필수 기술 특징을 한정하려고 한 것이 아니며, 보호하고자 하는 본 발명의 보호 범위를 확정하려고 한 것이 아니다.
상기 종래 기술에 존재하는 문제를 해결하기 위하여, 본 발명은 한편으로 반도체 소자 구조체의 제조 방법을 제공하며, 이 반도체 소자 구조체의 제조 방법은 활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있는 기판을 제공하는 단계; 적어도 상기 제2 게이트 전극 구조체 양측에 위치하는 상기 스페이서 구조체를 부분적으로 식각하여 제거하는 단계; 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계; 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 게이트 전극 구조체와 전기적으로 격리되고 상기 제2 게이트 전극 구조체와 전기적으로 연결되는 내부 상호접속층을 형성하는 단계; 및 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계를 포함한다.
상기 소스/드레인 영역 접촉홀을 형성하는 단계는, 상기 기판의 상측에 층간 유전체층을 형성하는 단계; 및 상기 층간 유전체층에, 상기 내부 상호접속층에 대응하며 상기 내부 접속층을 거쳐 상기 활성 영역에 위치하는 소스/드레인 영역에 연결되는 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는 것이 바람직하다.
상기 층간 유전체층에 상기 소스/드레인 영역 접촉홀이 형성될 때, 상기 층간 유전체층에, 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 형성되는 것이 바람직하다.
상기 제1 및 제2 게이트 전극 구조체는 모두 게이트 전극 유전체층과 상기 게이트 전극 유전체층 상에 위치하는 게이트 전극 재료층을 포함하는 것이 바람직하다.
상기 내부 상호접속 재료층의 구성 재료는 상기 게이트 전극 재료층의 구성 재료와 서로 동일한 것이 바람직하다.
상기 게이트 전극 재료층의 구성 재료는 다결정 실리콘인 것이 바람직하다.
상기 스페이서를 부분적으로 식각하여 제거하는 단계는 마스크을 사용하는 선택적 식각 공정에 의해 실행되는 것이 바람직하다.
상기 제2 게이트 전극 구조체와 상기 제1 게이트 전극 구조체는 동일한 공정단계를 이용하여 동시에 형성되는 것이 바람직하다.
상기 내부 상호접속층을 형성하는 단계는, 상기 내부 상호접속 재료층 상에 내부 상호접속층의 마스크층을 형성하는 단계; 상기 내부 상호접속층의 마스크층과 상기 내부 상호접속 재료층을 순서대로 식각하여 상기 내부 상호접속층을 형성하는 단계; 및 상기 내부 상호접속층의 마스크층을 제거하는 단계를 포함하는 것이 바람직하다.
상기 내부 상호접속층의 마스크층이 습식 식각 공정으로 제거되는 것이 바람직하다.
상기 격리 영역은 셀로우 트렌치 격리 공정을 이용하여 형성되는 것이 바람직하다.
상기 기판 상에 상기 내부 상호접속 재료층을 형성하기 전에 예비 세정 단계를 더 포함하는 것이 바람직하다.
상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 식각하여 제거하는 동시에 상기 제2 게이트 전극 구조체 상에 위치하는 일부의 상기 내부 상호접속층도 식각하여 제거하는 것이 바람직하다.
상기 제2 게이트 전극 구조체의 상기 제1 게이트 전극 구조체에 근접하는 일측에 위치한 스페이서 구조체가 식각 제거되는 것이 바람직하다.
본 발명은 다른 한편으로 반도체 소자 구조체를 제공하며, 이 반도체 소자 구조체는 활성 영역과 격리 영역을 포함하는 기판; 상기 활성 영역 상측에 위치하는 제1 게이트 전극 구조체; 상기 격리 영역 상측에 위치하는, 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체; 및 상기 활성 영역에 위치하는 소스/드레인 영역을 상기 제2 게이트 전극 구조체와 전기적으로 연결시키고, 상기 제1 게이트 전극 구조체와 전기적으로 격리되는 내부 상호접속층을 포함한다.
상기 반도체 소자 구조체는 상기 제1 게이트 전극 구조체의 양측에 위치하는 스페이서 구조체를 더 포함하고, 상기 내부 상호접속층은 상기 스페이서 구조체를 통해 상기 제1 게이트 전극 구조체와 전기적으로 격리되어 있다.
상기 스페이서 구조체는 또 상기 제2 게이트 전극 구조체의 상기 제1 게이트 전극 구조체로부터 멀리 떨어져 있는 일측에도 스페이서 구조체가 형성되어 있는 것이 바람직하다.
상기 반도체 소자 구조체는 상기 기판, 상기 제1 및 제2 게이트 전극 구조체의 상측에 형성되는 층간 유전체층을 더 포함하고,
상기 층간 유전체층에, 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀이 형성되어 있고, 상기 소스/드레인 영역 접촉홀은 상기 내부 상호접속층을 거쳐 상기 소스/드레인 영역과 전기적으로 연결된다.
상기 층간 유전체층에, 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 더 형성되어 있는 것이 바람직하다.
요컨대, 본 발명의 방법에 따르면, 게이트 전극 구조체와 스페이서 구조체(예를 들면, STI 구조체) 사이의 간격을 줄일 수 있으므로, 반도체 소자의 사이즈를 축소하여, 반도체 칩의 이용률을 향상시키고 제조 원가를 낮춘다. 또한, 더미 게이트 전극 구조체는 제1층의 상호접속층으로서 이용할 수 있으므로, 외부 상호접속공정을 생략할 수 있어, 제조 원가를 더 낮출 수 있다. 그밖에, 격리 영역 상의 다결정 실리콘 더미 게이트 전극 구조체와 활성 영역의 다결정 실리콘 게이트 전극 구조체는 동일 공정 단계에서 형성되므로, 본 발명의 방법은 종래 공정과 호환 가능하며, 믿을 수 있는 온라인 공정 제어를 실현한다.
본 발명의 다음 도면은 본 발명의 일부분으로서 본 발명을 이해시키기 위한 것이다. 본 발명의 원리를 설명하기 위하여, 도면에 본 발명의 실시예 및 그 설명을 도시하였다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정 흐름도이다.
도 2a-2f는 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정 중의 각 단계에서 얻은 소자의 개략적인 단면도이다.
도 3은 종래 기술에 따라 제조된 도 2F에 해당하는 반도체 소자 구조체의 개략적인 단면도이다.
이어서, 본 발명의 실시예를 나타낸 도면을 결합하여 본 발명에 대해 상세히 설명한다. 그러나, 본 발명은 서로 다른 형식을 통해 실시 가능하고, 여기서 제시한 실시예에 한정되지 않음을 이해해야 한다. 반대로, 아래의 실시예들을 제공함으로써 공개가 철저하고 완전하게 이뤄지고, 본 발명의 범위를 해당 분야의 기술자에게 완벽하게 전달한다. 명백하게 도시하기 위하여, 도면에서 층과 영역의 사이즈 및 상대적 사이즈는 과장될 수 있다. 동일한 도면 부호는 시종 일관 동일한 소자를 나타낸다.
소자 또는 층이 "……상에 있다", "……와 인접된다", 기타 소자 또는 층에 "연결된다" 또는 "결합된다"고 할 때, 직접적으로 기타 소자 또는 층 상에 위치하고, 기타 소자 또는 층과 인접하며, 기타 소자 또는 층상에 연결 또는 결합될 수 있거나 또는 중간 소자 또는 층이 존재할 수 있다. 반대로, 소자가 "직접적으로 ……상에 있다", "…..와 직접적으로 인접한다", 기타 소자 또는 층에 "직접적으로 연결된다" 또는 "직접적으로 결합된다"고 할 때, 중간 소자 또는 층이 존재하지 않는다.
도 1은 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정을 나타낸 흐름도이며, 도 2a-2f는 본 발명의 예시적 실시예에 따른 반도체 소자 제조 공정의 각 단계에서 얻은 소자를 나타낸 개략적인 단면도이다. 주의할 점은, 반도체 소자 중의 일부 소자 구조체는 CMOS 제조 공정에 의해 제조될 수 있으므로, 본 발명의 방법의 이전, 중간 또는 이후 단계에 별도의 공정을 제공할 수 있으며, 또한 그 중 어떤 공정에 대해 여기서 간단하게 설명한다. 이하, 도면과 결합하여 본 발명의 예시적 실시예를 상세하게 설명한다.
먼저, 단계 S101을 실행하여, 기판을 제공한다. 상기 기판은 활성 영역과 격리 영역을 포함하고, 상기 기판 상에는 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고, 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있다.
도 2a에 도시한 바와 같은 기판(210)을 제공한다. 예로써, 기판(210)의 구성 재료는 도핑되지 않은 단결정 실리콘, N형 또는 P형 불순물이 도핑된 단결정 실리콘, 다결정 실리콘, 게르마늄실리콘 또는 실리콘-온-인슐레이터(SOI)등이다. 기판(210)은 활성영역(미도시)과 격리 영역(212)을 포함한다. 본 문장에서, 활성 영역은 기판(210)에서 격리 영역(212) 이외의 영역을 말하며, 소스/드레인 영역(미도시)를 포함한다. 격리 영역(212)은 예를 들면 STI 공정 또는 LOCOS 격리 공정을 이용하여 형성될 수 있다. 상기 소스/드레인 영역은 예를 들면 LDD(Lightly doped drain)영역일 수 있으며, 또는 할로(halo) 주입영역, 포켓(pocket) 주입영역 등을 더 포함할 수 있다.
그밖에, 기판(210) 상에 활성 영역의 상측에 제1 게이트 전극 구조체(본 예에서 하나를 예시)가 형성되어 있고, 격리홈(212)의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체(본 예에서 2개를 예시)가 형성되어 있다. 예로서, 제1 게이트 전극 구조체는 게이트 전극 유전체층(222b)과 게이트 전극 유전체층(222b) 상에 위치하는 게이트 전극 재료층(224b)을 포함한다. 제2 게이트 전극 구조체 중의 하나는 게이트 전극 유전체층(222a)과 게이트 전극 유전체층(222a) 상에 위치하는 게이트 전극 재료층(224a)을 포함하고, 다른 하나는 게이트 전극 유전체층(222c)과 게이트 전극 유전체층(222c) 상에 위치하는 게이트 전극 재료층(224c)을 포함한다. 여기서, 설명해야 할 것은, 본 실시예에서 하나의 제1 게이트 전극 구조체와 2개의 제2 게이트 전극 구조체를 나타내었으나, 당업자는, 제1 및 제2 게이트 전극 구조체의 수량이 이에 한정되지 않으며, 실제 필요에 따라 선택될 수 있음을 알 것이다. 예를 들면, 제1 게이트 전극 구조체는 2개 또는 더 많을 수도 있으며, 제2 게이트 전극 구조체는 3개 또는 더 많을 수도 있다. 예로서, 게이트 전극 유전체층(222a, 222b)과 게이트 전극 유전체층(222c)의 구성 재료는 산화하프늄, 하프늄 실리케이트, 산화란탄, 산화아연, 아연실리케이트, 산화탄탈, 산화티타늄, 바륨 스트론튬 티타네이트, 바륨 티타네이트, 스트론튬 티타네이트, 산화이트륨, 산화 알루미늄, 강유전체막, 납 아연 니오베이트(lead zinc niobate), 납 티타네이트와 같은 높은 k 재료(high-k material) 중의 하나이다. 게이트 전극 재료층(224a, 224b, 224c)의 구성재료는 예를 들면 다결정 실리콘 또는 알루미늄과 같은 금속일 수 있다. 예로써, 본 실시예에서, 게이트 전극 재료층은 다결정 실리콘을 사용하여 형성된다. 게이트 전극 유전체층과 게이트 전극 재료층은 저온 화학 기상 증착법(LTCVD), 저압 화학 기상 증착법(LPCVD), 급속가열 화학 기상 증착법(LTCVD), 플라즈마 화학 기상 증착법(PECVD)과 같은 화학 기상 증착법(CVD)을 이용하여 형성될 수 있고, 물리 화학 기상 증착법(PVD) 또는 스퍼터링법을 이용하여 형성될 수도 있다.
그밖에, 제1 및 제2 게이트 전극 구조체 양측에 스페이서 구조체(226a, 226b, 226c)가 각각 형성되어 있고, 스페이서 구조체는 주로 플라즈마 주입 공정을 통해 활성 영역을 형성할 때 게이트 전극 구조체가 손상되지 않도록 보호하고, 또한 활성 영역과 게이트 전극 구조체 간의 상대 위치 관계를 효과적으로 제어하는 작용을 한다. 여기서, 특히 설명해야 할 점은, 통상의 CMOS 공정에서 스페이서 구조체는 필수적인 것이 아니라 선택할 수 있는 것이지만, 본 실시예에서는 필요에 따라 내부 상호접속층(추후 설명)과 게이트 전극 구조체 간의 전기적 격리를 달성하도록 스페이서 구조체를 실제 상황에 따라 선택해야 한다. 예로써, 스페이서 구조체(226a, 226b, 226c)의 구성 재료는 질화물, 산화물 또는 이들의 조합이다. 스페이서 구조체는 단층구조체 또는 다층구조체일 수 있다.
상술한 기판, 격리 영역, 게이트 전극 구조체, 스페이서 구조체 등의 더 많은 대체 가능한 구조체 및 상응한 형성 공정 방법과 조건은 모두 당업자에게 공지된 것이므로, 여기서 상세하게 설명하지 않는다.
이어서 단계 S102를 실행하여 적어도 상기 제2 게이트 전극 구조체의 양측에 위치하는 상기 스페이서 구조체를 부분적으로 식각하여 제거한다.
도 2b에 도시한 바와 같이, 적어도 상기 제2 게이트 전극 구조체 양측에 위치하는 스페이서 구조체(226a, 226c)를 부분적으로 식각하여 제거한다. 예로써, 본 실시예에서는 도시한 바와 같이, 상기 제2 게이트 전극 구조체의 상기 제1 게이트 전극 구조체에 근접하는 일측에 위치한 스페이서 구조체만을 식각하여 제거한다. 스페이서 구조체를 제거하면 게이트 전극 구조체와 격리 영역 사이의 간격을 더 축소할 수 있다. 물론, 제2 게이트 전극 구조체 양측의 스페이스 구조체를 모두 식각하여 제거하는 경우도 본 발명의 범위 내에 포함된다. 예로써, 상기 식각은 구체적으로 다음과 같은 단계를 포함한다. 먼저, 새로운 포토 마스크를 이용함으로써, 포토레지스트를 마스크로 하여 식각 공정을 통해 상기 제2 게이트 전극 구조체의 상기 제1 게이트 전극 구조체에 근접하는 일측에 위치한 스페이서 구조체를 식각하고, 그 후, 예를 들어 플라즈마 에칭 공정으로 포토레지스트를 제거한다. 그 중, 상기 식각 공정은 건식 습각 공정(예를 들면, 플라즈마 건식 습각 공정) 또는 습식 식각 공정 또는 이들의 임의의 조합일 수 있다. 스페이서 구조체를 선택적으로 식각하여 제거하는 더 많은 공정 방법 및 그 파라미터와 조건은 당업자가 공지하고 있으므로, 여기서 상세하게 설명하지 않는다.
그리고, 단계 S103을 실행하여, 상기 기판, 상기 제1 및 상기 제2 게이트 전극 구조체 상측에 내부 상호접속층을 형성한다.
도 2c에 도시한 바와 같이, 기판(210), 제1 및 제2 게이트 전극 구조체 상측에 내부 상호접속 재료층(232)을 형성한다. 바람직하게는, 내부 상호접속 재료층(232) 상에 내부 상호접속층 마스크층(미도시)를 형성하는 것이 좋으며, 이 마스크층의 작용은 일반 공정에서의 하드마스크층과 유사하며, 이에 대해 추후 상세히 설명한다. 내부 상호접속 재료층(232)의 구성 재료는 예를 들면 다결정 실리콘 또는 알루미늄(Al)과 같은 금속일 수 있으며, 저온 화학 기상 증착(LTCVD), 저압 화학 기상 증착법(LPCVD), 급속가열 화학 기상 증착법(LTCVD), 플라즈마 화학 기상 증착법(PECVD)과 같은 화학 기상 증착법(CVD)를 이용하여 형성될 수 있으며, 물리 화학 기상 증착법(PVD) 또는 스퍼터링법을 이용하여 형성될 수도 있다. 바람직하게는, 내부 상호접속 재료층(232)의 구성 재료 및 그 형성 방법은 상술한 게이트 전극 재료층과 동일하다. 예를 들어, 본 실시예에서 게이트 전극 재료층(224a, 224b, 224c)이 다결정 실리콘으로 구성되면, 내부 상호접속 재료층(232)도 다결정 실리콘으로 구성될 수 있다. 이 방법의 장점은 게이트 전극 재료층을 형성하는 공정 단계를 반복하기만 하면 내부 상호접속 재료층을 형성할 수 있어, 별도의 새로운 공정 매뉴얼을 개발할 필요가 없으므로 공정을 간소화하고 제조 원가를 낮출 수 있다는 점이다. 그밖에, 소스/드레인 영역과 연결시키는 내부 상호접속층(local interconnection layer)의 재료로 다결정 실리콘을 사용할 경우, 상기 내부 상호접속층을 소스/드레인 영역의 일부분으로 취급할 수 있으며, 심지어 도핑 등 공정을 통해 독립된 소스/드레인 영역으로 할 수 있다. 또한, 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체는 금속(예: Al)로 구성하든 다결정 실리콘으로 구성하든 모두 내부 상호접속층의 일부분으로 취급할 수 있다.
그밖에, 바람직하게는, 내부 상호접속 재료층(232)을 형성하기 전에 예비 세정(pre-clean) 단계를 실행한다. 상기 예비 세정 단계는 반응성 또는 비반응성 예비 세정 공정을 이용할 수 있다. 예를 들자면, 반응성 예비 세정 공정은 수소 함유 플라즈마를 이용한 플라즈마 공정이며, 비반응성 예비 세정 공정은 아르곤 함유 플라즈마를 이용한 플라즈마 공정이다. 예를 들면, SC-1용액(암모니아 용액/과산화수소 용액의 혼합액)과 SC-2용액(염산/과산화수소 용액의 혼합액)으로 세정하여, 기판 표면 상에 남겨진 이물질을 제거한다.
그 다음, 단계 S104를 실행하여, 적어도 상기 제1 게이트 전극 구조체 상에 위치하는 전체 상기 내부 상호접속 재료층을 식각하여 제거함으로써 상기 제1 게이트 전극 구조체와 전기적으로 격리되고 상기 제2 게이트 전극 구조체와 전기적으로 연결되는 내부 상호접속층을 형성한다.
도 2d에 도시한 바와 같이, 식각 공정을 통해 제1 게이트 전극 구조체 상에 위치한 내부 상호접속 재료층(232)을 식각하여, 적어도 제1 게이트 전극 구조체 상에 위치하는 전체 내부 상호접속 재료층(232)을 제거함으로써, 도면에 도시한 바와 같은 내부 상호접속층(232a, 232b)을 형성한다. 마찬가지로, 상기 식각 공정도 건식 습각 공정(예:플라즈마 건식 습각 공정) 또는 습식 식각 공정 또는 이들의 임의의 조합일 수 있다. 그 중, 내부 상호접속층(232a, 232b)은 제1 게이트 전극 구조체와 2개의 제2 게이트 전극 구조체 중 하나의 사이에 각각 위치한다. 도시한 바와 같이, 내부 상호접속층(232a, 232b)은 제1 게이트 전극 구조체 양측에 위치하는 스페이서 구조체(226b)를 통해 제1 게이트 전극 구조체와 각각 전기적으로 격리된다. 제2 게이트 전극 구조체의 제1 게이트 전극 구조체에 근접하는 일측에 위치한 스페이서 구조체(예를 들면, 도 2d에서 우측에 위치하는 제2 게이트 전극 구조체 좌측의 스페이서 구조체)가 그전에 단계 S102에서 식각에 의해 제거되어 있으므로, 내부 상호접속층(232a, 232b)은 제2 게이트 전극 구조체와 직접적으로 접촉되므로 서로 전기적으로 연결된다. 여기서 주의할 점은, 도 2d에 도시한 바와 같이, 제2 게이트 전극 구조체 상측에 위치하는 내부 상호접속 재료층(232)의 일부분도 식각에 의해 제거되어 있지만, 당업자라면, 제2 게이트 전극 구조체 상측에 위치하는 내부 상호접속 재료층(232)이 전부 남겨질 수도 있음을 알 것이다.
예로써, 단계 S103에서 내부 상호접속층의 마스크층(미도시)을 형성했을 경우, 상기 식각은 구체적으로 다음과 같은 단계를 포함한다. 먼저, 새로운 포토 마스크를 이용함으로써, 포토레지스트를 마스크로 하고 보조적으로 단계 S103에서 형성된 내부 상호접속층의 마스크층을 하드마스크층으로 하여 내부 상호접속 재료층(232)을 차례대로 식각한다. 그 후, 예를 들어 습식 식각 공정(습식 박리라고도 함)을 통해 내부 상호접속 마스크층을 제거한다. 이 단계에서 이용되는 건식 또는 습식 식각 공정의 구체적 공정 파라미터와 조건은 당업자가 공지하고 있으므로, 여기서 상세하게 설명하지 않는다. 그러나, 건식 식각 공정이든 습식 식각 공정이든 모두 당업자가 실제로 선택한 구성 재료에 따라 종래의 공정 파라미터와 조건을 선택 조절해야 하며, 이를 통해 가장 바람직한 공정 결과를 얻는다.
그 다음, 단계 S105를 실행하여, 상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성한다.
내부 상호접속층(223a, 232b)을 형성한 후, 통상적인 상호 접속 공정을 계속 실행할 수 있으며, 예를 들면 층간 유전체층 증착, 접촉홀 식각 및 접촉플러그 형성 등이다. 구체적으로, 도 2e에 도시한 바와 같이, 기판(210) 상측에 층간 유전체층(240)을 형성한다. 그 다음, 도 2f에 도시한 바와 같이, 층간 유전체층(240)에 내부 상호접속층(232a, 232b)과 대응하는 소스/드레인 영역 접촉홀(242, 244)을 형성한다. 그 중, 상기 소스/드레인 영역 접촉홀(242, 244)은 각각 내부 상호접속층(232a, 232b)을 통해 상기 활성 영역 중의 소스/드레인 영역(미도시)에 연결된다. 또한, 층간 유전체층(240)에 소스/드레인 영역 접촉홀(242, 244)을 형성함과 동시에, 상기 층간 유전체층에 게이트 유전체층(222a)와 게이트 전극 재료층(224a)을 포함하는 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀(미도시)도 형성한다. 여기서는 게이트 전극 접촉홀이 제1 게이트 전극 구조체 상에만 형성되는 것으로 언급하였으나, 당업자라면, 다른 게이트 전극 구조체, 예를 들어 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체 상에도 접촉홀을 형성할 수 있음을 이해할 것이다. 여기서, 설명해야 할 점은, 제2 게이트 전극 구조체는 더미 게이트 전극 구조체이므로, 그 상측에 위치하는 게이트 전극 접촉홀은 실제로 게이트 전극 접촉홀로 사용되는 것이 아니라, 일반적인 상호접속에 사용되는 접촉홀이다.
상기한 바와 같은 방법의 단계를 통해 최종적으로 도 2f에 도시된 반도체 소자 구조체를 얻는다. 도시한 바와 같이, 상기 반도체 소자 구조체는 기판(210), 제1 게이트 전극 구조체(222b와 224b), 제2 게이트 전극 구조체(222a와 242a; 222c와 242c) 및 내부 상호접속층(232a, 232b)을 포함한다. 그 중, 상기 기판은 활성 영역(미도시)과 격리 영역(212)을 포함한다. 상기 제1 게이트 전극 구조체는 상기 활성 영역 상측에 위치한다. 상기 제2 게이트 전극 구조체는 상기 격리 영역 상측에 위치하며 더미 게이트 전극 구조체이다. 상기 내부 상호접속층은 상기 활성 영역에 위치하는 소스/드레인 영역과 상기 제2 게이트 전극 구조체를 전기적으로 연결하고, 상기 제1 게이트 전극 구조체와 전기적으로 격리된다. 예로써, 도시한 바와 같이, 내부 상호접속층(232a)은 상기 제1 게이트 전극 구조체와 하나의 상기 제2 게이트 전극 구조체 사이에 위치하며, 내부 상호접속층(232b)은 상기 제1 게이트 전극 구조체와 다른 하나의 상기 제2 게이트 전극 구조체 사이에 위치한다.
그밖에, 도 2f에 도시한 반도체 소자 구조체는 스페이서 구조체(226b)를 더 포함할 수 있다. 상기 스페이서 구조체는 상기 제1 게이트 전극 구조체의 양측에 형성되어, 상기 내부 상호접속층과 상기 제1 게이트 전극 구조체가 전기적으로 격리되도록 확보하며, 동시에 접촉홀이 상기 제2 게이트 전극 상, 즉 격리 영역 상에 부분적으로 형성될 수 있으므로, 제1 게이트 전극과 격리 영역 사이의 간격을 축소할 수 있다. 그 중, 상기 내부 상호접속층은 상기 스페이서 구조체를 통해 상기 제1 게이트 전극 구조체와 전기적으로 격리되고, 동시에 상기 내부 상호접속층과 상기 제2 게이트 전극 구조체 사이에 스페이서 구조체가 존재하지 않으므로, 상기 내부 상호접속층과 상기 제2 게이트 전극 구조체는 직접 접촉되어 전기적으로 연결된다. 예를 들면, 내부 상호접속층(232a, 232b, 226c)를 통해 제1 게이트 전극 구조체와 각각 전기적으로 격리되고, 상기 제2 게이트 전극 구조체와 예를 들어 직접 접촉되어 전기적으로 연결된다. 그밖에, 내부 상호접속층과 제2 게이트 전극 구조체 사이에 스페이서 구조체가 존재하지 않으므로, 제1 게이트 전극 구조체와 제2 게이트 전극 구조체, 즉 격리 영역 사이의 간격을 더 축소시킬 수 있다.
그밖에, 도 2f에 도시된 반도체 소자 구조체는 층간 유전체층(240)을 더 포함할 수 있다. 상기 층간 유전체층은 상기 기판, 상기 제1 및 제2 게이트 전극 구조체의 상측에 형성되고, 상기 층간 유전체층에는 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀(242, 244)이 형성되어 있다. 그 중, 소스/드레인 영역 접촉홀(242, 244)은 각각 내부 상호접속층(232a, 232b)을 통해 상기 소스/드레인 영역과 전기적으로 연결된다. 그밖에, 다결정 실리콘 재료를 소스/드레인 영역과 연결되는 내부 상호접속층의 재료로 할 경우, 상기 내부 상호접속층을 소스/드레인 영역의 일부로 취급할 수 있으며, 심지어는 도핑 등 공정을 통해 독립된 소스/드레인 영역으로 할 수 있다. 또한, 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체는 금속(예:Al)을 사용하든 다결정 실리콘을 사용하든 모두 내부 상호접속층의 일부분으로 취급할 수 있다.
여기서, 당업자는 도 2e에 도시한 반도체 소자 구조체의 제조 방법은 상기의 단계 S101~S104에 한정되지 않고, 기타 방법을 이용할 수 있으며, 기타 방법을 이용하여 형성된 도 2e에 도시한 반도체 소자 구조체도 본 발명의 보호 범위 내에 속함을 알 것이다.
도 3은 종래 기술에 따라 제조한 도 2f에 해당하는 반도체 소자 구조체를 나타낸 개략적인 단면도이다. 도 3에 도시한 반도체 소자 구조체 중의 제1 게이트 전극과 격리 영역(312) 상에 위치하는 제2 게이트 전극 구조체 사이의 간격(도면에서 양방향 화살표 X2로 표시)에 비해, 도 2e에서의 제1 게이트 전극 구조체와 격리 영역(212) 상에 위치하는 제2 게이트 전극 구조체 사이의 간격(도면에서 양방향 화살표 X1으로 표시)이 줄어든다. 이는 주로 게이트 전극 구조체와 전기적으로 격리되고 소스/드레인 영역과 전기적으로 연결된 내부 상호접속층을 제공하는 것을 통하여, 접촉홀을 격리 영역 상측에 형성할 수 있으므로, 게이트 전극 구조체와 격리 영역 사이의 간격은 게이트 전극 스페이서, 접촉홀-활성 영역 규칙 등 요소의 제한을 더 이상 받지 않기 때문이다. 구체적으로 접촉홀은 상기 제2 게이트 전극 구조체 상에 부분적으로 형성될 수 있으므로, 제1 게이트 전극 구조체와 격리 영역 사이의 간격을 줄일 수 있다. 그밖에, 제2 게이트 전극 구조체와 제1 게이트 전극 구조체 사이에 스페이서 구조체가 존재하지 않으므로, 제1 게이트 전극 구조체와 격리 영역 사이의 간격을 더 줄일 수 있다.
종합하자면, 본 발명의 방법에 따르면, 게이트 전극 구조체와 격리 영역(예: STI구조체) 사이의 간격을 줄일 수 있으므로, 반도체 소자의 칩 사이즈를 축소하여, 반도체 칩의 이용률을 향상시키고 제조 원가를 낮출 수 있다. 더미 게이트 전극 구조체를 제1층의 상호접속층으로 이용할 수 있으므로, 외부 상호접속 공정을 생략할 수 있어, 제조 원가를 더 줄일 수 있다. 그밖에, 격리 영역 상의 다결정 실리콘 더미 게이트 전극 구조체와 활성 영역의 다결정 실리콘 게이트 전극 구조체는 동일한 공정을 통해 형성되므로, 본 발명의 방법은 종래 기술과 호환가능하고 제조 공정을 간소화하고 믿을 수 있는 온라인 공정 제어를 실현한다.
본 발명은 이미 상기 실시예를 통해 설명하였으나, 이해해야 할 점은, 상기 실시예는 예시와 설명의 목적을 위한 것일 뿐, 본 발명을 상기 서술한 실시예 범위 내에 한정한 것이 아니다. 그밖에, 당업자라면 본 발명은 상기 실시예에 국한되지 않고, 본 발명의 가르침에 따라 더욱더 많은 변형과 수정을 할 수 있으며, 이러한 변형과 수정은 모두 본 발명이 보호하고자 하는 범위 내에 있음을 이해할 것이다. 본 발명의 보호 범위는 첨부된 청구범위 및 등가 범위에 의해 확정된다.

Claims (19)

  1. 활성 영역과 격리 영역을 포함하고, 상기 활성 영역의 상측에 제1 게이트 전극 구조체가 형성되어 있고 상기 격리 영역의 상측에 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체가 형성되어 있으며, 상기 제1 게이트 전극 구조체의 양측 및 상기 제2 게이트 전극 구조체의 양측에 스페이서 구조체가 형성되어 있는 기판을 제공하는 단계;
    적어도 상기 제2 게이트 전극 구조체 양측에 위치하는 상기 스페이서 구조체를 부분적으로 식각하여 제거하는 단계;
    상기 기판, 상기 제1 게이트 전극 구조체 및 상기 제2 게이트 전극 구조체의 상측에 내부 상호접속 재료층을 형성하는 단계;
    적어도 상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 모두 식각하여 제거함으로써, 상기 제1 게이트 전극 구조체와 전기적으로 격리되고 상기 제2 게이트 전극 구조체와 전기적으로 연결되는 내부 상호접속층을 형성하는 단계; 및
    상기 내부 상호접속층 상에 소스/드레인 영역 접촉홀을 형성하는 단계
    를 포함하는 반도체 소자 구조체의 제조 방법.
  2. 제1항에 있어서,
    상기 소스/드레인 영역 접촉홀을 형성하는 단계는,
    상기 기판의 상측에 층간 유전체층을 형성하는 단계; 및
    상기 층간 유전체층에, 상기 내부 상호접속층에 대응하며 상기 내부 접속층을 거쳐 상기 활성 영역에 위치하는 소스/드레인 영역에 연결되는 소스/드레인 영역 접촉홀을 형성하는 단계를 포함하는, 반도체 소자 구조체의 제조 방법.
  3. 제2항에 있어서,,
    상기 층간 유전체층에 상기 소스/드레인 영역 접촉홀이 형성될 때, 상기 층간 유전체층에, 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 형성되는, 반도체 소자 구조체의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체는 모두 게이트 전극 유전체층과 상기 게이트 전극 유전체층 상에 위치하는 게이트 전극 재료층을 포함하는, 반도체 소자 구조체의 제조 방법.
  5. 제4항에 있어서,
    상기 내부 상호접속 재료층의 구성 재료는 상기 게이트 전극 재료층의 구성 재료와 서로 동일한, 반도체 소자 구조체의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 게이트 전극 재료층의 구성 재료는 다결정 실리콘인, 반도체 소자 구조체의 제조 방법.
  7. 제1항에 있어서,
    상기 스페이서를 부분적으로 식각하여 제거하는 단계는 마스크를 사용하는 선택적 식각 공정에 의해 실행되는, 반도체 소자 구조체의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 게이트 전극 구조체와 상기 제1 게이트 전극 구조체는 동일한 공정 단계를 이용하여 동시에 형성되는, 반도체 소자 구조체의 제조 방법.
  9. 제1항에 있어서,
    상기 내부 상호접속층을 형성하는 단계는,
    상기 내부 상호접속 재료층 상에 내부 상호접속층의 마스크층을 형성하는 단계;
    상기 내부 상호접속층의 마스크층과 상기 내부 상호접속 재료층을 순서대로 식각하여 상기 내부 상호접속층을 형성하는 단계; 및
    상기 내부 상호접속층의 마스크층을 제거하는 단계
    를 포함하는, 반도체 소자 구조체의 제조 방법.
  10. 제9항에 있어서,
    상기 내부 상호접속층의 마스크층이 습식 식각 공정으로 제거되는, 반도체 소자 구조체의 제조 방법.
  11. 제1항에 있어서,
    상기 격리 영역은 셀로우 트렌치 격리(STI) 공정을 이용하여 형성되는, 반도체 소자 구조체의 제조 방법.
  12. 제1항에 있어서,
    상기 기판 상에 상기 내부 상호접속 재료층을 형성하기 전에 예비 세정 단계를 더 포함하는 반도체 소자 구조체의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 게이트 전극 구조체 상에 위치하는 내부 상호접속 재료층을 식각하여 제거하는 동시에 상기 제2 게이트 전극 구조체 상에 위치하는 일부의 상기 내부 상호접속층도 식각하여 제거하는, 반도체 소자 구조체의 제조 방법.
  14. 제1항에 있어서,
    상기 제2 게이트 전극 구조체의 상기 제1 게이트 전극 구조체에 근접하는 일측에 위치한 스페이서 구조체가 식각 제거되는, 반도체 소자구조체의 제조 방법.
  15. 활성 영역과 격리 영역을 포함하는 기판;
    상기 활성 영역 상측에 위치하는 제1 게이트 전극 구조체;
    상기 격리 영역 상측에 위치하는, 더미 게이트 전극 구조체로서의 제2 게이트 전극 구조체;
    상기 활성 영역에 위치하는 소스/드레인 영역을 상기 제2 게이트 전극 구조체와 전기적으로 연결시키고, 상기 제1 게이트 전극 구조체와 전기적으로 격리시키는 내부 상호접속층; 및
    상기 제1 게이트 전극 구조체의 양측, 및 상기 제1 게이트 전극 구조체로부터 멀리 떨어져 있는 상기 제2 게이트 전극 구조체의 일측에 위치하는 스페이서 구조체;
    를 포함하고,
    상기 내부 상호접속층은 상기 스페이서 구조체를 통해 상기 제1 게이트 전극 구조체와 전기적으로 격리되어 있는,
    반도체 소자 구조체.
  16. 제15항에 있어서,
    상기 기판, 상기 제1 게이트 전극 구조체 및 제2 게이트 전극 구조체의 상측에 형성되는 층간 유전체층을 더 포함하고,
    상기 층간 유전체층에, 상기 소스/드레인 영역에 대응하는 소스/드레인 영역 접촉홀이 형성되어 있고, 상기 소스/드레인 영역 접촉홀은 상기 내부 상호접속층을 거쳐 상기 소스/드레인 영역과 전기적으로 연결되는, 반도체 소자 구조체.
  17. 제16항에 있어서,
    상기 층간 유전체층에, 상기 제1 게이트 전극 구조체에 대응하는 게이트 전극 접촉홀이 더 형성되어 있는, 반도체 소자 구조체.
  18. 삭제
  19. 삭제
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