KR20050053786A - 메모리 셀 및 그 제조 방법, 메모리 셀 어레이, 컴팩트메모리 셀 어레이 및 반도체 디바이스 - Google Patents

메모리 셀 및 그 제조 방법, 메모리 셀 어레이, 컴팩트메모리 셀 어레이 및 반도체 디바이스 Download PDF

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KR20050053786A
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memory cell
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프란시스쿠스 피 비데르쇼벤
두렌 미치엘 제이 반
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

메모리 셀을 제조하는 방법이 제공되는데, 여기에서 메모리 셀은 제 1 부동 게이트 스택(first floating gate stack)(A), 제 2 부동 게이트 스택(B) 및 중간 액세스 게이트(intermediate access gate)(AG)를 포함하고, 이러한 부동 게이트 스택(A, B)은 제 1 게이트 산화물(4), 부동 게이트(FG), 제어 게이트(CG; CGL, CGU), 인터폴리 유전층(interpoly dielectric layer)(8), 캐핑층(capping layer)(6) 및 측벽 스페이서(side-wall spacers)(10)를 포함하며, 이러한 메모리 셀은 소스 및 드레인 컨택트(22)를 더 포함하는데, 이러한 제조 방법은, 동일한 공정 단계에서 부동 게이트 스택(A, B)이 동일한 높이를 갖도록 규정하는 단계와, 부동 게이트 스택의 높이 이상의 두께를 갖도록 부동 게이트 스택 상에 폴리-Si층(a poly-Si layer)(12)을 증착하는 단계와, 폴리-Si층(12)을 평탄화(planarizing)하는 단계와, 부동 게이트 스택 사이의 폴리-Si층의 상부에 대한 액세스 게이트 마스킹 단계(masking step) 및 폴리-Si 에칭 단계를 이용하여 평탄화된 폴리-Si층(14) 내에 중간 액세스 게이트(AG)를 정의하는 단계를 포함한다.

Description

메모리 셀 및 그 제조 방법, 메모리 셀 어레이, 컴팩트 메모리 셀 어레이 및 반도체 디바이스{SELF-ALIGNED 2-BIT ＂DOUBLE POLY CMP＂ FLASH MEMORY CELL}
본 발명은 청구항 1의 전문(preamble)에 정의된 바와 같은 방법에 관한 것이다. 또한, 본 발명은 이러한 방법을 이용하여 제조된 플래시 메모리 셀(Flash memory cell)에 관한 것이다. 추가하여, 본 발명은 적어도 하나의 이러한 플래시 메모리 셀을 포함하는 반도체 디바이스에 관한 것이다.
컴팩트 메모리 셀은 고밀도 플래시 메모리(비휘발성 메모리 셀, NVM 셀)를 향한 다음 단계가 될 것으로 예측된다. 이러한 컴팩트 셀은 미국 특허 제 US 5,414,693 호(및 관련 특허 US 5,364,806 및 US 5,278,439)로부터 알려져 있는데, 여기에서는 자기 정렬형(self-aligned) 이중 비트 분할 게이트(dual-bit split gate : DSG) 플래시 EEPROM 셀 및 이러한 셀을 제조하는 방법이 개시되어 있다.
그러나, 이러한 종래 기술의 컴팩트 셀은 매립형(buried)(비 실리사이드형) 확산부로 이루어지는 플래시 메모리 셀의 비트 라인이 비교적 높은 직렬 전기 저항을 갖는다는 사실에 의한 단점을 갖고 있다. 이러한 비트 라인의 전체적 저항을 감소시키기 위해서, 종래 기술의 컴팩트 셀은 금속 라인에 의한 비트 라인의 "스트래핑(strapping)"을 필요로 한다.
또한, 내장형 NVM 셀 제조 프로세스에서 매립형 확산부의 형성은 추가적인 프로세스 모듈을 필요로 한다. 당업자에게 알려져 있는 바와 같이, 이러한 프로세스 모듈을 내장형 NVM 셀 프로세스 내에 통합시키는 것이 어려울 수 있다는 단점을 갖는다.
종래 기술의 컴팩트 셀의 다른 단점은 매립형 비트 라인에 대한 제어 게이트 라인 및 선택 게이트 라인의 배치(layout)와 관련된다. 제어 게이트 라인은 선택 게이트 라인의 방향에 대해 수직하는 방향으로 비트 라인에 대해 평행하게 연장되고, 이는 이러한 컴팩트 셀의 메모리 어레이의 어드레싱 기법에 악영향을 줄 것이다.
또한, 종래 기술의 컴팩트 셀에 대한 리소그래피 공정은 비트 라인 확산 임플란트(implants)가 DSG 셀의 2개의 부동 게이트(floating gates) 사이의 영역 외부에 도포되는 것을 막는 주입 마스크(implantation mask)의 리소그래피 공정에 의해 복잡해진다. 이러한 공정은 국부적 토포그래피(local topography)에 기인하여 어려워진다. 마스크의 노출 동안에 레지스트 내의 간섭을 억제하기 위해서는, 일반적으로 먼저 유기 바닥 반사 방지 코팅(organic bottom anti-reflective coating : BARC)층을 웨이퍼 상에 스피닝(spinning)으로 도포하고, 그 후에 BARC층의 상부에 실제 광감성 레지스트를 스피닝으로 도포한다.
일반적으로, BARC층의 반사 방지 특성은 BARC층 내에서 흡수 및 간섭 프로세스의 최적화된 조합에 의해 결정된다. DSG 셀의 2개의 부동 게이트/제어 게이트 스택의 토포그래피에 기인하여, BARC층은 균일하지 않은 두께를 가질 것이다. 그 반대로, 결과적으로 국부 반사 방지 특성은 저하되고 그에 따라서 그 상부의 광감성 레지스트 내에 심각한 광 간섭이 유발된다.
또한, 레지스트는 평탄한 표면 상에서 그보다 균일하지 않은 두께를 가질 수 있으므로 이러한 문제가 더욱 악화된다. 유기 BARC 대신에 무기 BARC를 사용하면, 부분적으로 BARC 두께를 더 양호하게 제어할 수 있다. 그러나, 레지스트를 현상한 후에, 무기 BARC는 이방성 에칭 단계(anisotropic etching step)에 의해 제거되어야 한다. 또한 BARC층이 수직 표면(즉, 부동 게이트/제어 게이트 스택의 측벽) 상에 증착되는 위치에 무기 BARC 스페이서의 잔류물이 남아 있을 수 있다는 단점을 갖는다.
도 1은 본 발명에 따른 제 1 폴리-Si 증착 단계에서 플래시 메모리 셀에 대한 개략적인 단면도.
도 2는 다음의 리소그래피 단계에서 플래시 메모리 셀에 대한 개략적인 단면도.
도 3은 후속 제조 단계에서 플래시 메모리 셀에 대한 개략적인 단면도.
도 4는 제 1 실시예에서, 실리사이드화(silicidation) 이후에 국부 상호 접속부의 형성 및 전-금속 유전체(pre-metal dielectric) 증착이 수행된 플래시 메모리 셀에 대한 개략적인 단면도.
도 5는 제 1 실시예에서, 라인 공정의 프론트-엔드(front-end) 및 국부 상호 접속부층을 완성한 후에, 가상 접지 아키텍처(virtual ground architecture) 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 평면도.
도 6은 라인 공정의 백-엔드(back-end)를 완성한 후에 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 개략적인 평면도.
도 7은 도 5 및 도 6에 도시된 메모리 어레이와 동등한 제 1 전기 회로를 개략적으로 도시하는 도면.
도 8은 제 2 실시예에서, 라인 공정의 프론트-엔드 및 컨택트 개구(contact openings)를 완성한 후에, 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 개략적인 평면도.
도 9는 제 2 실시예에서, 비트 라인을 완성한 후에 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 메모리 어레이에 대한 개략적인 평면도.
도 10은 제 2 실시예의 메모리 어레이와 동등한 제 2 전기 회로를 개략적으로 도시하는 도면.
도 11a 및 도 11b는 각각 전체 어레이 폭에 걸친 매핑 및 어레이의 더 작은 단면에 걸친 매핑을 도시하는 도면.
도 12a는 제 3 실시예에서, 제 1 금속 레벨 내에 비트 라인을 완성한 후에, 가상 접지 아키텍처 내에 배치된 본 발명에 따른 플래시 셀을 포함하는 메모리 어레이에 대한 개략적인 평면도.
도 12b는 제 3 실시예에서, 제 1 금속 레벨 내부 및 제 1 금속 레벨 상부의 제 2 금속 레벨 내부에 비트 라인을 완성한 후에, 가상 접지 아키텍처 내에 배치된 본 발명에 따른 플래시 셀을 포함하는 메모리 어레이에 대한 개략적인 평면도.
도 12c는 도 12b에 도시된 바와 같은 메모리 어레이의 다른 배치를 도시하는 도면.
본 발명의 목적은 메모리 셀 및 이러한 셀을 제조하는 방법을 제공하는 것으로서, 이는 종래 기술에 의한 컴팩트 셀의 상술된 단점을 회피한다.
본 발명은 청구항 1의 전문에 정의된 바와 같은 제조 방법에 관한 것으로서, 이 제조 방법은, 동일한 공정 단계에서 제 1 및 제 2 부동 게이트 스택이 실질적으로 동일한 높이를 갖도록 규정하는 단계와, 제 1 및 제 2 부동 게이트 스택 사이에서 제 1 및 제 2 부동 게이트 스택의 높이 이상의 두께를 갖도록 제 1 및 제 2 부동 게이트 스택 상에 폴리-Si층(poly-Si layer)을 증착하는 단계와, 제 1 및 제 2 부동 게이트 스택의 캐핑층(capping layer)을 폴리싱 차단층(polish stop layer)으로서 이용하여, 화학 기계적 폴리싱(chemical mechanical polishing)에 의해 폴리-Si층을 평탄화(planarizing)함으로써 평탄화된 폴리-Si층을 획득하는 단계와, 제 1 및 제 2 부동 게이트 스택 사이의 평탄화된 폴리-Si층 상에 액세스 게이트 마스크로 마스킹하는 마스킹 단계(masking step) 및 폴리-Si에 대한 에칭 단계를 이용하여 평탄화된 폴리-Si층 내에 중간 액세스 게이트(AG)를 정의하는 단계를 포함한다.
본 발명의 방법에서는 하나의 리소그래피 단계 동안에 2개의 부동 게이트 스택이 정의되기 때문에 오정렬(misalignment)에 의한 문제가 감소되어 유리하다. 또한, 후속 단계에서 평탄화된 폴리-Si층 상에서 액세스 게이트 마스크를 이용하여 액세스 게이트를 정의할 때, 2개의 부동 게이트 스택 사이에서 생성될 액세스 게이트의 길이는 액세스 게이트 마스크와 부동 게이트 스택 사이의 오정렬을 고려할 필요가 없다.
또한, 본 발명은 상술된 바와 같은 방법에 의해 제조된 메모리 셀에 관한 것으로, 이러한 메모리 셀에서, 제 1 및 제 2 부동 게이트 스택은 실질적으로 동일한 높이를 갖고, 중간 액세스 게이트는 제 1 및 제 2 부동 게이트 스택 사이에 평탄화된 폴리-Si층을 포함한다.
더욱이, 본 발명은 상술된 바와 같은 메모리 셀의 어레이에 관한 것으로서, 이러한 어레이는 상술된 바와 같은 적어도 2개의 인접한 메모리 셀을 포함하는 것을 특징으로 한다.
또한, 본 발명은 적어도 하나의 이러한 메모리 셀을 포함하는 반도체 디바이스에 관한 것이다.
이하에서, 본 발명은 몇몇 도면들을 참조하여 설명되는데, 이러한 도면들은 오로지 예시를 목적으로 제시된 것이고 첨부된 청구항에 정의된 바와 같은 보호 범주를 한정하기 위한 것이 아니다.
도 1은 본 발명에 따른 제 1 폴리-Si 증착에서 플래시 메모리 셀의 개략적인 단면도를 도시한다. 반도체 기판(2) 상에서, 제 1 산화물층(4)은 터널 산화물(tunnel oxide)로서 열적 성장(또는 증착)된다. 이 산화물층(4) 상에는, 당업자에게 알려져 있는 바와 같이 리소그래피 및 에칭을 포함하는 선행 공정 단계에 의해 2개의 부동 게이트 스택(A, B)이 정의되어 있다. 부동 게이트 스택은 부동 게이트(FG), 인터폴리 유전층(interpoly dielectric layer)(8), 제어 게이트(CG), 측벽 스페이서(10) 및 캐핑층(6)을 포함한다. 부동 게이트(FG) 및 제어 게이트(CG)는 폴리-Si로 이루어진다(또는 Si-Ge나 금속으로도 이루어진다). 폴리-Si는 (가능하게는 인시튜(in-situ)로) 도핑된다. 인터폴리 유전층(8)은 ONO 다중층(실리콘 이산화물/실리콘 질화물/실리콘 이산화물), ON층 또는 실리콘 이산화물층으로 이루어질 수 있다. 측벽 스페이서(10) 및 캐핑층(6)은 전형적으로 실리콘 질화물로 이루어진다.
전형적으로, 스페이서(10)를 형성하기 위한 이방성 질화물 건식 에칭(anisotropic nitride dry etching)이후에, 2개의 인접한 부동 게이트/제어 게이트 스택(A, B) 사이의 영역에서 제 1 산화물층(4)은 (에칭 플라즈마에 노출되는 것에 의해) 손상된다. 따라서, 제 1 산화물층(4)은 전형적으로는 IF-딥(IF-dip)을 인가하는 것에 의해 제거되어야 하고, 적절한 두께까지 재성장(regrown)되는데, 이 두께는 원래의 제 1 산화물층(4)의 두께와는 다를 수 있다.
최종적으로, AG 폴리(Access Gate Poly)로도 표시되는 폴리-Si층(12)은 부동 게이트 스택(A, B)을 피복하는 블랭킷 모드(blanket mode)로 증착된다. 폴리-Si층(12)은 충분한 전하 캐리어(charge carriers)를 제공하기 위해 인시튜로 도핑된다는 것을 유의해야 한다.
인시튜로 도핑된 폴리-Si층(12)은 액세스 트랜지스터의 요구되는 임계 전압에 따라서 n+ 또는 p+가 될 수 있다. p+ 도핑의 경우에, 도핑 농도는 프로세스 내의 후속 단계에서 n+ 소스 및 드레인 임플란트에 의한 오버 도핑(over-doped)을 방지할 수 있을 정도로 충분히 높아야 한다는 것을 유의해야 한다. 그렇지 않으면, (도 3 참조) 대응하는 n+ 주입 마스크가 n+ 소스 및 드레인 주입(implantations) 동안에 AG 폴리(14)를 피복해야 하므로 상술된 바와 같은 종래 기술에서와 유사한 리소그래피 공정 결함이 발생된다.
0.12㎛ 기술 세대에서, 플래시 메모리 셀 내에서는 다음의 크기를 갖는 소자들이 사용될 수 있는데, 부동 게이트의 길이는 전형적으로 0.12와 0.18㎛ 사이의 값을 갖는다. 부동 게이트(FG)의 두께는 요구되는 전기적 특성에 의존하여 50∼200㎚ 사이의 값을 갖는다. 제어 게이트(CG)의 두께는, 또한 요구되는 특성에 따라서 100∼200㎚ 사이의 값을 갖는다. 2개의 인접한 부동 게이트 사이의 거리(에지에서 에지까지의 거리)는 0.15∼0.25㎛ 사이의 값을 갖는다. 측벽 스페이서(10)는 전형적으로 10∼30㎚의 폭을 갖는다. ONO층(8)은 대략 18㎚(전형적으로는 6㎚ 산화물, 6㎚ 질화물, 6㎚ 산화물)의 두께를 갖는다. 캐핑층(6)은 약 50㎚ 및 약 150㎚ 사이의 두께를 갖는다. 폴리-Si층(12)은 다른 소자의 두께에 의존하여 전형적으로 500㎚의 두께를 갖는다. 전형적으로 폴리-Si층(12)의 두께는 부동 게이트/제어 게이트 스택(A, B)의 높이에 비해 다소 크다.
도 2는 다음의 리소그래피 단계에서 플래시 메모리 셀에 대한 개략적인 단면도를 도시한다. 폴리-Si층(12)은 폴리-CMP 단계(CAP: chemical-mechanical polishing)에 의해 평탄화되어, 폴리싱된 폴리-Si층(14)이 형성된다. 부동 게이트 스택(A, B)의 캐핑층(6)은 폴리싱 차단층(polish stoplayer)으로서 기능한다. 다음에, 액세스 게이트의 정의를 위해서 액세스 게이트 마스크(레지스트층)(20)를 폴리싱된 폴리-Si층(14) 상에 도포하는데, 이 경우에 그 정렬은 그다지 중요한 단계가 아니다.
바람직하게도, 폴리-CMP 프로세스는 부동 게이트 스택(A, B) 및 액세스 게이트(AG)의 균일한 레벨(even level)을 제공한다. (적층된) 게이트(A, B, AG)의 균일한 레벨은, 이하에서 설명되는 바와 같은 후속 리소그래피 공정을 단순화한다.
도 3은 다른 제조 단계에서 플래시 메모리 셀의 개략적인 단면도를 도시한다. 도 2에 도시된 구조는 바람직하게는 반응성 이온 에칭(reactive ion etching)에 의해 에칭되어, 액세스 게이트 마스크(20)에 의해 피복되지 않은 폴리싱된 폴리-Si층(14)을 제거한다. 부동 게이트 스택(A, B) 사이에서, 액세스 게이트 길이(IAG)를 갖는 액세스 게이트(AG)가 형성된다. 또한, 이러한 셀은 TEOS/질화물 스페이서(TEOS : Tetra Ethyl Ortho Silicate)(도시하지 않음) 및 소스/드레인 임플란트 S/D, D/S(22)에 의해 완성된다.
액세스 게이트 마스크(20)는 부동 게이트 스택(A, B)의 각 측면에서 중첩되기 때문에, (액세스 게이트 마스크(20)가 부동 게이트 스택(A, B)의 캐핑층(6) 상부에서 종료되는 경우) 액세스 게이트의 실제 길이는 액세스 게이트 마스크(20)의 폭 및 액세스 게이트 마스크(20)의 오정렬에 의해서 결정되는 것이 아니라, 부동 게이트 스택(A, B) 사이의 거리 및 부동 게이트 스택(A, B) 사이에 위치된 측벽 스페이서(10)의 폭에 의해 결정된다. 부동 게이트 스택(A, B)은 동일한 리소그래피 단계 동안에 정의되기 때문에, 스택(A, B) 사이에는 오정렬이 발생되지 않는다. 당업자에게 알려진 바와 같이, 측벽 스페이서(10)의 폭은 매우 정확하게 제어될 수 있다. 그러므로, 액세스 게이트 길이(IAG)는 스택(A) 및 스택(B) 사이의 임의의 오정렬을 고려할 필요가 없다.
결과적으로, 액세스 게이트 길이(IAG)는 플래시 메모리 셀의 요구되는 전기적 특성에 의해 규정될 때, 최소의 값을 가질 수 있다. 실제적으로, 3개의 트랜지스터(부동 게이트 스택(A, B) 및 액세스 게이트(AG)로 정의됨)가 하나의 장채널 트랜지스터(long-channel transistor)로서 효과적으로 작용하기 때문에, 종래 기술에 의한 다른 타입의 3-트랜지스터 디바이스에 비해서 단채널 효과(short-channel effects)의 영향을 덜 받을 것으로 예상된다.
또한, 본 발명에 따른 플래시 메모리 셀은 실리사이드화(silicidation), 국부 상호 접속부의 형성 및 전-금속 유전체(pre-metal dielectric) 증착에 의해 완성된다. 도 4는 제 1 실시예에서, 실리사이드화, 국부 상호 접속부의 형성 및 전-금속 유전체 증착 단계 이후에 플래시 메모리 셀의 개략적인 단면도를 도시한다.
도 4에서, 2개의 "이중 폴리-CMP(double poly-CMP)" 플래시 메모리 셀(C, D)은 최소 피치(pitch)로 도시되어 있다.
소스/드레인 임플란트(22) 및 액세스 게이트(AG) 상에 실리사이드층(26, 28)이 각각 형성된다. "이중 폴리-CMP" 플래시 메모리 셀(C, D) 사이에, 국부 상호 접속층(LIL : local interconnect layer)(30)이 형성된다. 이 구조물은 전-금속 유전층(32)에 의해 피복된다.
"이중 폴리-CMP" 플래시 메모리 셀(C, D)은, 자기 정렬형 LIL 라인(30)을 가지고 셀의 2개의 접합부(junctions)를 형성할 수 있는 대칭적인 셀이라는 것을 유의해야 한다. 전형적으로, LIL(30)은 당업자들에게 알려져 있는 바와 같은 직사각형 W 플러그(plug)를 포함한다.
이러한 LIL 라인(30)은 부동 게이트 스택과 부분적으로 중첩될 수 있기 때문에, 부동 게이트 스택 폭에 대해 추가적인 여백(margins)을 도입하여 임의의 컨택트 홀(contact holes)의 오정렬을 보상할 필요가 없다. 플래시 메모리 셀(C, D)은 도 4에 도시된 단면에 대해 평행한 방향으로 최소 피치를 갖도록 배치될 수 있어서 유리하다.
도 5는 제 1 실시예에서, 라인 공정의 프론트-엔드(front-end) 및 국부 상호 접속부층을 완성한 후에, 가상 접지 아키텍처(virtual ground architecture) 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 개략적인 평면도를 도시한다.
라인(ZZ')은 도 1 내지 도 4에 도시된 단면의 방향을 나타낸다.
STI(Shallow Trench Isolation) 라인은 도 5에 도시된 바와 같이 활성 라인(35)을 분리한다. 상부 제어 게이트(upper control gate)(CGU), 하부 제어 게이트(lower control gate)(CGL) 및 액세스 게이트(AG)(12)로 이루어지는 워드 라인은, 활성 라인(35)을 가로질러 수직하게 연장되어 "이중 폴리-CMP" 플래시 메모리 셀을 형성한다. 어레이의 가상 접지 아키텍처에서, 자기 정렬형 직사각형 LIL 라인(30)이 하나의 활성 라인 내의 한 쌍의 셀의 공유형 소스/드레인 접합을 그 좌측 또는 우측의 인접한 셀의 쌍의 공유형 소스/드레인 접합에 교대로 접속시킨다.
도 6은 라인 공정의 백-엔드(back-end)를 완성한 후에 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 개략적인 평면도를 도시한다. 명료성을 위해, 오로지 직사각형 LIL 라인(30)만이 메모리 어레이의 성분으로서 도시되었다. 전-금속 유전층(32)의 상부에는, 금속 라인(40)이 비트 라인으로서 형성되어 있다. 금속화(metallization)는 Cu 또는 Al 기법을 이용하여 이루어질 수 있다.
컨택트 개구(contact opening)(CO)는 셀을 피복하는 전-금속 유전층(32) 내에 형성된다. 이러한 컨택트 개구(CO) 내에는, (제 1) 금속 비트 라인(40)을 사각형 LIL(30)의 각각의 중심에 대해 접속시키는 제 1 금속 컨택트(34)가 형성된다. 각각의 금속 라인(40)은 STI 라인 상에 위치된다. 제 1 금속 컨택트는 예를 들면, 대머신 프로세스(damascene process)(Cu 기법) 또는 W-플러그 형성(W-plug formation)(Al 기법)에 의해 형성될 수 있다.
금속 비트 라인(40)의 사용은, 매립형 확산부를 비트 라인으로서 사용하는 다른 가상 접지 구성에 비해서 본 발명에 따른 가상 접지 아키텍처 내의 플래시 메모리 셀에 대해 명확한 이점을 제공한다. 본 발명에 따른 셀 구성에서, 금속 비트 라인(40)과 실리사이드화 액세스 게이트(AG)의 조합은 짧은 판독 액세스 시간을 제공한다. 또한, 종래 기술의 비트 라인 "스트래핑" 방법이 필요하지 않다. 요구되는 판독 액세스 시간에 따라서 워드 라인 "스트래핑"은 여전히 필요할 수도 있다는 것을 유의해야 한다.
또한, 금속화 단계를 별개의 단계로 수행할 수 있기는 하지만, 실리사이드화 영역(28) 및 제어 게이트(CG; CGL, CGU)의 금속화 단계를 동일 공정 단계로 수행할 수 있다는 것을 유의해야 한다.
도 7은 도 5 및 도 6에 도시된 메모리 어레이와 동등한 제 1 전기 회로를 개략적으로 도시한다. 액세스 게이트(AG), 인접한 부동 게이트(FG) 및 제어 게이트(CGU, CGL) 사이의 용량성 커플링(capacitive coupling)은 명료성을 위해서 도면 내에서 생략되었다.
도 7에 도시된 아키텍처에서, 4개의 이웃하는 셀은 하나의 비트 라인 컨택트를 공통으로 갖는다.
비트 라인(40)의 방향은 활성 라인 및 STI 라인의 방향에 대해 평행하다.
당업자들에게 알려진 바와 같이, 각 셀의 부동 게이트 트랜지스터(FG)는 오로지 소스-사이드-주입(source-side-injection)(SSI)에 의해서만 선택적으로 프로그래밍될 수 있다. 소거(Erasing)는 부동 게이트(FG) 외부로 전자를 포울러-노드하임 터널링(Fowler-Nordheim tunneling)하는 것에 의해서만 실행될 수 있다. 셀의 접합부 상에서 프로그래밍의 억제가 요구되는 억제 전압이 동일한 제어 게이트 및 비트 라인 컨택트를 공유하는 이웃 셀의 접합부에도 존재하기 때문에, 선택적인 포울러-노드하임 프로그래밍은 불가능하다. 이웃하는 셀은 또한 억제되고, 프로그래밍될 수 없다.
그러나, 이러한 아키텍처는 포울러-노드하임 터널링 또는 SSI에 의한 선택적인 프로그래밍을 허용하도록 쉽게 변형될 수 있다. 이는 도 8, 도 9 및 도 10을 참조하여 이하에 설명될 것이다.
도 8은 제 2 실시예에서, 라인 공정의 프론트-엔드 및 컨택트 개구를 완성한 후에, 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 예시적인 메모리 어레이에 대한 개략적인 평면도를 도시한다.
이러한 컨택트 개구(50)는 (제 1) 금속 비트 라인(도면 내에 도시하지 않음)을 직접적으로 소스/드레인 접합부에 접속시키는 '전형적인(classical)' 컨택트이다. 이러한 컨택트(50)는 W 컨택트 플러그를 포함한다. 이 실시예에서는 LIL 옵션이 필요하지 않다는 것을 유의해야 한다.
STI(Shallow Trench Isolation) 라인은 도 10에 도시된 바와 같이 활성 라인(35)을 분리한다. 상부 제어 게이트(CGU), 하부 제어 게이트(CGL) 및 액세스 게이트(AG)(12)로 이루어지는 워드 라인은 활성 라인(35)에 대해 수직한 방향으로 연장되어, 제 1 실시예에서와 유사한 방식으로 "이중 폴리-CAP" 플래시 메모리 셀을 형성한다. 어레이의 가상 접지 아키텍처에서, 컨택트(50)는 "수평 방향으로" 이웃하는 셀을 접속시키지 않으면서, 각 활성 라인(35) 내의 단일 셀의 소스/드레인 접합을 접속시킨다. 어레이의 비트 라인(40)에 평행한 방향으로 인접하게 위치되는 2개의 메모리 셀이 계속 비트 라인 컨택트(50)를 공유하는 반면, 비트 라인(40)에 수직한 방향으로 인접하게 위치된 2개의 셀은 그렇지 않다.
도 9는 제 2 실시예에서, 비트 라인을 완성한 후에 가상 접지 아키텍처 내에 배치된 플래시 메모리 셀을 포함하는 메모리 어레이에 대한 개략적인 평면도를 도시한다.
도 9에서, 도 8에 도시된 메모리 어레이의 가능한 접속 아키텍처가 도시되어 있다. 이러한 아키텍처는 워드 라인, 활성 라인 및 STI 라인에 대해 경사를 갖는 금속 비트 라인(41)을 포함한다.
이러한 "경사형" 배치에서, 셀은 단일 비트 라인 컨택트를 공유하지 않는다. "경사형" 배치는 LIL 옵션이 허용될 수 없는 디바이스 내에서 이용될 수 있다. 여기에서 비트 라인 컨택트는 전형적으로 직접 컨택트(50)와 같이 활성 영역에 대해 직접적으로 접속시키는 컨택트이고, W 컨택트 플러그를 포함할 수 있다. 하나의 컨택트가 오로지 하나의 활성 영역만을 접속시키기 때문에, 이러한 배치에서 컨택트의 개수는, 도 6에 도시된 바와 같은 LIL 옵션을 사용하는 배치에서 사용된 컨택트의 개수에 비해 2배의 값을 갖는다.
이 배치가 LIL 옵션을 갖지 않는 프로세스에서 이용될 수 있다는 이점 외에도, SSI 프로그래밍과는 별도로 이러한 구성이 선택적 포울러-노드하임 프로그래밍에 적합하다는 추가적인 이점을 갖는다. "수평 방향으로" 이웃하는 셀(즉, 동일한 AG 및 CGU 또는 CGL을 공유하는 셀)이 항상 서로 다른 비트 라인에 접속된다는 상술된 사실에 의한 직접적인 결과이다.
이는 도 10에 도시되어 있는 제 2 실시예의 등가 전기 회로로부터 더욱 명확해진다.
도 10은 제 2 실시예의 메모리 어레이와 동등한 제 2 전기 회로를 개략적으로 도시한다. 본 명세서에 도시된 아키텍처는 실제적으로 경사형 금속 비트 라인(41)을 포함하는 메모리 어레이의 배치에 관한 것으로서, 이러한 전기 회로는 당업자에게 알려져 있는 바와 같이 여러 방식으로 도시될 수 있다는 것을 유의해야 한다.
도 9 및 도 10의 "경사형" 배치는 또한 중간 액세스 게이트에 의해 분리된 2개의 격리형 부동 게이트 트랜지스터로 이루어지는 3-트랜지스터 메모리 셀용으로 사용될 수 있다. 이러한 경우에 오로지 포울러-노드하임 프로그래밍만이 가능하다는 것을 유의해야 한다. SSI 프로그래밍의 적용을 위해서는 컴팩트 셀 아키텍처가 필요하다.
경사형 비트 라인 구조는, 추가적인 금속층 내에 형성된 "복귀 라인(return line)"(41B)에 의해서 좌측 에지의 ("끝(ending)") 비트 라인(41)과 우측 에지의 ("시작(beginning)") 비트 라인(41)을 접속함으로써, (추가적인 금속층의 사용을 희생하여) 직사각형 매트릭스로 매핑될 수 있다.
직사각형 매핑은 전체 어레이 폭에 걸쳐 구현되거나(도 11a) 더 작은 비트 라인 섹션에 걸쳐 구현될 수 있다(도 11b, 이 예에는 2개의 비트 라인 그룹이 도시되었다. 각 비트 라인 그룹의 섹션 폭은 단지 3개의 비트 라인에 불과하다).
이러한 내용은 도 11a 및 도 11b에 도시되어 있는데, 이 도면들은 전체 어레이 폭에 걸친 예시적인 매핑 및 어레이의 더 작은 섹션에 걸친 예시적인 매핑을 각각 도시한다.
경사형 비트 라인(41)의 최소 금속 피치를 위해서는, 활성 라인의 최소 피치가 제 1 실시예의 구성(도 6)에서보다 약간 더 커야 한다는 것은 당연하다. 몇몇 경우에, 어레이의 실제 설계에 따라서 이러한 사실은 때때로 단점으로서 간주될 수 있다.
이것에 대해서는 후술될 것이다. 비트 라인들 간의 간격(D)을 유지하기 위해서, 경사형 비트 라인을 갖는 셀(즉, 제 2 실시예)의 수평 피치(horizontal pitch)는 제 1 실시예의 피치에 비해서 증가되어야 한다(도 8 및 도 6을 각각 참조하라). 이는 최소 수평 피치가 (W+D)/cos(ψ)이 되게 하는데, 여기에서 ψ는 금속 비트 라인과 활성 라인 사이의 각도이고, W는 금속 폭에 대한 최소 설계 규칙(minimum design rule)이다. 최소 금속-금속 간 거리(D)가 최소 금속 폭(W)과 같은 경우에, 2W/cos(ψ)로 간단해진다. 요약하면, 제 2 실시예에 따른(즉, 경사형 비트 라인을 갖는) 셀의 밀도는 제 1 실시예(즉, LIL을 사용하는) 셀의 밀도보다 낮다. 2개의 비트가 하나의 셀 내에 저장된다는 사실에 의해서, 제 2 실시예는 그 셀 피치가 더 큼에도 불구하고 종래 기술의 플래시 메모리 어레이에 비해서 더 높은 비트 밀도를 갖고 있다는 것을 유의해야 한다.
본 발명의 제 3 실시예에서, 제 2 실시예의 이점(즉, LIL(30)을 필요로 하지 않고, 셀이 선택적 포울러-노드하임 프로그래밍에 의해 프로그래핑될 수 있다는 것)은 추가적인 금속층을 소모함으로써, 제 1 실시예의 더 작은 수평 피치와 조합될 수 있다.
이러한 제 3 실시예의 접근법에서, 도 12a 및 도 12b에 각각 도시된 바와 같이 서로 다른 금속 레벨 내에 인접한 비트 라인을 형성함으로써, 설계 규칙을 위반하지 않으면서 수평 피치를 감소시킬 수 있다.
도 12a는 제 3 실시예에서, 제 1 금속 레벨 내에 비트 라인을 완성한 후에, 가상 접지 아키텍처 내에 배치된 본 발명에 따른 플래시 셀을 포함하는 메모리 어레이의 개략적인 평면도를 도시한다.
도 12b는 제 3 실시예에서, 제 1 금속 레벨 내부 및 제 1 금속 레벨 상부의 제 2 금속 레벨 내부에 비트 라인을 완성한 후에, 가상 접지 아키텍처 내에 배치된 본 발명에 따른 플래시 셀을 포함하는 메모리 어레이에 대한 개략적인 평면도를 도시한다.
명료성을 위해서, 도 12a 및 도 12b에서는 어레이의 라인 부분의 백-엔드만을 도시하였다. 프론트-엔드 셀 매트릭스(도 10과 동일하지만, 수평 피치가 약간 더 작음)는 이러한 도면 내에 도시하지 않았다.
이러한 제 3 실시예에서, 비트 라인은 금속-1 레벨 및 금속-2 레벨에 대해 2개의 금속 증착 프로세스로 제조되어, 금속-1 비트 라인(42) 및 금속-2 비트 라인(43)이 형성된다. 금속-1 프로세스에서, 금속-1 비트 라인(42)은 첫 번째 절반의 컨택트(50) 상에서, 도 12a에 도시된 바와 같이 금속-1 랜딩 패드(metal-1 landing pad)(49)와의 사이에 공간을 두도록 형성된다. 여기에서, "최소 금속 피치" 설계 규칙은 교번적인 금속-1 비트 라인(42)과 랜딩 패드(49)로 이루어지는 설계에 의해 실현된다. 각각의 랜딩 패드(49)는 컨택트(52)에 의해서 하부의 셀의 소스/드레인 접합부에 접속된다. 금속-1 패터닝 프로세스의 세부 사항에 따라서, 금속-1 랜딩 패드 영역을 금속-1 최소 피쳐 크기(feature size)의 평방 면적보다 더 크게 하는 것이 유리하다고 확인될 수 있다. 그러나, 이는 필수적인 제한 사항이 아니기 때문에, 금속 패터닝 분야의 당업자들에 의해서 변형될 수 있다.
당업자들에게 명확한 바와 같이, 금속-2 레벨은 금속-1 레벨 위에 위치되고, 적절한 격리층(isolation layer)(도시하지 않음)에 의해 금속-1로부터 분리되어 있다. 금속-1 랜딩 패드(49)와 금속-2 레벨 비트 라인(43) 사이의 필요한 접속은 당업자들에게 알려져 있는 기법에 의해 이루어진다. 도 12b에 도시된 바와 같이, 금속-2 프로세스에서, 금속-2 비트 라인(43)은 금속-1 랜딩 패드(49) 상에 위치된 비아(vias)(48) 위에 형성되고, 그 사이의 컨택트(50)는 이미 금속-1 비트 라인(42)에 의해 접속되어 있다.
이러한 방식으로, 금속-2 비트 라인(43)은 비트 라인(43)(금속 2 내부), 비아, 랜딩 패드(49)(금속 1 내부) 및 컨택트(52)에 의해 형성된 수직 스택을 경유하여 메모리 셀의 하부의 소스/드레인 접합부에 접속된다.
따라서 각 금속-1 비트 라인(42)에 인접하게 금속-2 비트 라인(43)이 형성되고, 금속-1 및 금속-2 비트 라인(42, 43)의 교번적인 시퀀스가 획득된다.
메모리 어레이의 높은 최적 밀도를 획득하기 위해서, 금속-1 비트 라인(42) 및 금속-2 비트 라인(43)은 계단 방식(step-wise)의 경사를 갖는데, 각각의 비트 라인은 제 1 라인 부분(44) 및 제 2 라인 부분(45)을 포함한다. 금속-1 비트 라인(42)은 직접 컨택트(50) 위의 제 1 라인 부분(44)과, 2개의 제 1 라인 부분(44) 사이의 제 2 라인 부분(45)을 갖도록 구성된다. 금속-2 비트 라인(43)은 비아(48) 위의 제 1 라인 부분(44)과, 2개의 제 1 라인 부분(44) 사이의 제 2 라인 부분(45)을 갖도록 구성된다.
바람직하게는, 제 1 라인 부분(44)이 활성 라인 및 STI 라인에 대해 평행한 제 1 방향으로 연장되고, 제 2 라인 부분(45)이 활성 라인 및 STI 라인에 대해 수직한 제 2 방향으로 연장되거나 경사를 갖는다(즉, 활성 라인 및 STI 라인에 대해 45°의 경사를 가짐). 수직 피치 거리 내에서 제 1 라인 부분과 제 2 라인 부분의 상대적 길이는 각 비트 라인(42, 43)의 실제 형상을 결정할 것이다.
이러한 구성에서 2개의 인접한 금속-1 및 금속-2 비트 라인(42, 43)이 서로 다른 금속층 내부에 있기 때문에, 인접한 비트 라인(42, 43) 사이의 거리(기판의 면에 평행한 방향에서 측정됨) 및 각각 비트 라인(42, 43) 내에 있는 인접한 제 1 라인 부분(44) 및 인접한 제 2 라인 부분(45) 사이의 거리는 각각 최소 금속 간격(설계 규칙에 의해 제시됨)보다 더 작아질 수 있다. 따라서, 셀의 피치를 증가시키지 않으면서 본 발명에 따른 메모리 어레이의 최적 밀도 구조물을 획득할 수 있다.
또한, 교번적인 시퀀스의 금속-1 및 금속-2 비트 라인(42, 43)(별도의 금속 증착 공정으로 처리됨)은 인접한 비트 라인 사이의 단락(shorts)의 위험성을 감소시킨다. 또한, 비트 라인(42, 43)의 제 2 라인 부분(45)은 (설계 규칙에 의해서 제시된 바와 같은) 최소 폭보다 넓을 수 있다. 이러한 2가지의 사실은 제조 프로세스의 수율(yield)을 크게 향상시킬 수 있다.
도 12b의 배치에 대한 변형예가 도 12c에 도시되어 있다. 당업자들에게는 다른 변형된 배치가 명확할 것이다.
당업자들에게 명확한 바와 같이, 본 발명에 따른 플래시 메모리 셀은, 셀 당 2개의 비트의 저장, 게이트의 최대 자기 정렬(full self-alignment) 및 셀의 양 쪽 단에서 자기 정렬형 LIL(30) 또는 컨택트(50, 52)에 대한 접속에 기인하여, 동일한 기술 세대 내의 종래 기술에 의한 플래시 메모리 셀에 비해 더 높은 밀도(단위 영역 당 대략 2배의 비트 수)로 비트를 저장할 수 있다.
또한, 본 발명에 따른 플래시 메모리 셀은 SSI 프로그래밍이 가능하다는 이점을 갖는다. 알려진 1-트랜지스터 NVM 셀도 또한 매우 높은 밀도를 달성할 수 있지만, 프로그래밍은 오로지 채널 핫 전자 주입(channel hot electron injection : CHEI)에 의해서만 이루어질 수 있고, 이는 SSI 프로그래밍에 비해서 셀 당 더 높은 전류를 필요로 한다.
또한, 1-트랜지스터 NVM 셀은 부동 게이트의 양쪽에 접합부를 구비하기 때문에, 본 발명에 따른 플래시 메모리 셀에 비해서 단채널 효과의 영향을 더 많이 받는다. 이러한 단채널 효과를 보상하기 위해서, 1-트랜지스터 NVM 셀 내의 부동 게이트는 본 발명에 따른(또한 동일한 기술 세대를 이용하는) 플래시 메모리 셀에서보다 상당히 더 커야 한다.
마지막으로, 본 발명의 제 1 실시예에 따른 플래시 메모리 셀은 또한 LIL을 사용하지 않고 제조될 수 있다는 것을 유의해야 한다. 2개의 인접한 활성 영역을 접속하기 위해 플래시 메모리 셀에서 LIL(30)이 생략될 때, 2개의 활성 영역 사이에서 컨택트의 형성은 제 1 금속 레벨에 의해 이루어져야 한다. 이러한 경우에, 활성 영역 상의 인접한 컨택트는 상술된 LIL의 형상과 유사한 직사각형 라인의 형상을 갖는 금속-1에 의해 상호 접속된다.
제 1 실시예에서, 비트 라인(40)은 제 1 금속 레벨 상부에 위치되고 그로부터 격리되어 있는 제 2 금속 레벨 내에 형성되어야 한다. 비아 기법(via technology)(즉, 금속-1과 금속-2 사이의 비아)은 활성 영역 상의 금속-1 사각형을 접속하기 위해 사용된다.
제 1 실시예에 대한 이러한 변형예의 가능한 단점은, 소위 "라인-엔드 단락(line-end shortening)", 즉 광원(illumination source)의 한정된 파장(finite wavelength)에 의한 회절 효과에 기인하여 리소그래피 공정 동안에 얇은 라인의 라인-엔드가 단락되는 현상을 보상하기 위해서, 금속-1 직사각형 라인의 정의에 있어서 활성 영역에 대한 컨택트 개구의 한정된 중첩(finite overlap)이 필요하다는 것이다.
"경사형" 비트 라인에 대해 설명되어 있는 제 2 및 제 3 실시예에서, LIL은 전체적으로 생략되어 있다. 여기에서 금속 컨택트는 2개의 이웃하는 셀에 대한 공통 컨택트를 형성하기 위해서 LIL 옵션을 필요로 하지 않으면서 활성 라인 상에 미리 직접 위치되어 있다.
SSI 또는 채널 핫 전자 프로그래밍의 가능성 외에도, 제 2 및 제 3 실시예는 선택적인 포울러-노드하임 프로그래밍의 가능성을 갖는다.
최종적으로, 본 발명에 따른 메모리 셀에서, 터널 산화물, 부동 게이트(FG), 인터폴리 유전층(8) 및 제어 게이트(CG)로 이루어지는 스택은 전해 트래핑층(charge trapping layer) 및 제어 게이트(CG)("전하 트래핑 메모리 셀")로 이루어지는 스택으로 대체될 수 있다는 것을 유의해야 한다. 전하 트래핑층은 전형적으로 실리콘 이산화물, 실리콘 질화물 및 실리콘 이산화물이 적층된 층(ONO층)으로 이루어지는데, 여기에서 실리콘 질화물층은 전자를 트래핑할 수 있다. 실리콘 질화물 대신에, 산소 풍부형 실리콘층(oxygen-rich silicon layer) 또는 실리콘 나노 결정(nanocrystals)이 분산되어 있는 실리콘 이산화물을 트래핑 매체로서 사용할 수 있다. 전하 트래핑 ONO층은 각각 2 내지 7㎚ 두께의 하부 실리콘 이산화물층(즉, 반도체 표면에 더 가까운 실리콘 이산화물층), 대략 5㎚ 두께의 실리콘 질화물층 및 4 내지 8㎚ 두께의 상부 실리콘 이산화물층을 포함한다. 이러한 ONO층의 형성 프로세스 및 메모리 셀의 제조를 위한 그의 집적은 당업자들에게 잘 알려져 있을 것이다.
이러한 대안적인 전하 트래핑 메모리 셀은 부동 게이트(FG)를 포함하는 메모리 셀을 참조하여 설명된 것과 동일한 어레이 구조물에 적용될 수 있다.
전하 트래핑 메모리 셀을 구성하는 이러한 어레이의 프로그래밍은, 부동 게이트를 포함하는 메모리 셀을 구비한 어레이에서와 동일한 방식으로 실행될 수 있다. 얇은 하부 실리콘 이산화물층(두께 : 대략 2㎚)의 경우에, 포울러-노드하임 터널링이 가능해진다. 셀의 소거는 얇은 하부 실리콘 이산화물층(대략 2㎚)의 경우에 포울러-노드하임 터널링 또는 핫 홀 주입에 의해 이루어질 수 있다. 더 두꺼운 하부 실리콘 이산화물층의 경우에는 핫 홀 주입에 의한 소거만이 가능하다.
메모리 셀의 제조 방법과 관련하여, 이러한 셀은 제 1 부동 게이트 스택, 제 2 부동 게이트 스택 및 중간 액세스 게이트를 포함하고, 부동 게이트 스택은 제 1 게이트 산화물, 부동 게이트, 제어 게이트, 인터폴리 유전층, 캐핑층 및 측벽 스페이서를 포함하며, 셀은 소스 및 드레인 컨택트를 더 포함하는데, 여기에서 이러한 제조 방법은 동일한 공정 단계에서 부동 게이트 스택이 동일한 높이를 갖도록 규정하는 단계와, 부동 게이트 스택의 높이 이상의 두께를 갖도록 부동 게이트 스택 상에 폴리-Si층을 증착하는 단계와, 폴리-Si층을 평탄화하는 단계와, 부동 게이트 스택 사이의 폴리-Si층 상에 액세스 게이트 마스크로 마스킹하는 마스킹 단계 및 폴리-Si에 대한 에칭 단계에 의해 평탄화된 폴리-Si층 내에 중간 액세스 게이트를 정의하는 단계를 포함한다.
상술된 실시예는 본 발명을 제한하는 것이 아니라는 것과, 당업자라면 첨부된 청구항의 범주를 벗어나지 않으면서 여러 다른 실시예를 구성할 수 있다는 것을 유의해야 한다. 청구항 내에서, 괄호가 씌워진 임의의 참조 부호는 청구항을 제한하는 것으로 해석되어서는 안 된다. "포함한다"라는 단어는 청구항에 열거된 구성 요소 또는 단계의 존재를 배제하지 않는다. 단수로 표현된 구성 요소는 해당 구성 요소가 복수 개 존재할 수 있다는 것을 배제하지 않는다.

Claims (15)

  1. 반도체 기판(2) 상에 적어도 하나의 비트를 저장하는 메모리 셀을 제조하는 방법으로서,
    상기 메모리 셀은 상기 기판(2) 상에 제 1 부동 게이트 스택(a first floating gate stack)(A), 제 2 부동 게이트 스택(B) 및 중간 액세스 게이트(an intermediate access gate)(AG)를 포함하고,
    상기 제 1 및 제 2 부동 게이트 스택(A, B)은 제 1 게이트 산화물층(4), 부동 게이트(FG), 제어 게이트(CG; CGL, CGU), 인터폴리 유전층(an interpoly dielectric layer)(8), 캐핑층(a capping layer)(6) 및 측벽 스페이서(side-wall spacers)(10)를 포함하며,
    상기 제 1 게이트 산화물층(4)은 상기 기판(2) 상에 위치하고, 상기 부동 게이트(FG)는 상기 제 1 게이트 산화물층(4) 상부에 위치하며, 상기 인터폴리 유전층(8)은 상기 부동 게이트(FG) 상부에 위치하고, 상기 제어 게이트(CG; CGL, CGU)는 상기 인터폴리 유전층(8)의 상부에 위치하며, 상기 캐핑층(6)은 상기 제어 게이트(CG; CGL, CGU)의 상부에 위치하고,
    상기 메모리 셀은 소스 및 드레인 컨택트(22)를 더 포함하되,
    상기 제조 방법은,
    동일한 공정 단계에서 상기 제 1 및 제 2 부동 게이트 스택(A, B)이 실질적으로 동일한 높이를 갖도록 규정하는 단계와,
    상기 제 1 및 제 2 부동 게이트 스택(A, B) 사이에서 상기 제 1 및 제 2 부동 게이트 스택(A, B)의 높이 이상의 두께를 갖도록 상기 제 1 및 제 2 부동 게이트 스택(A, B) 상에 폴리-Si층(a poly-Si layer)(12)을 증착하는 단계와,
    상기 제 1 및 제 2 부동 게이트 스택(A, B)의 상기 캐핑층(6)을 폴리싱 차단층(a polish stop layer)으로서 이용하여, 상기 폴리-Si층(12)을 화학 기계적 폴리싱(chemical mechanical polishing)에 의해 평탄화(planarizing)함으로써 평탄화된 폴리-Si층(14)을 획득하는 단계와,
    상기 제 1 및 제 2 부동 게이트 스택(A, B) 사이의 상기 평탄화된 폴리-Si층 상에 액세스 게이트 마스크(20)로 마스킹하는 마스킹 단계(a masking step) 및 폴리-Si에 대한 에칭 단계를 이용하여 상기 평탄화된 폴리-Si층(14) 내에 상기 중간 액세스 게이트(AG)를 정의하는 단계
    를 포함하는 메모리 셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 중간 액세스 게이트(AG)의 상부에 제 1 자기 정렬형 실리사이드 영역(a first self-aligned silicide area)(28)을 형성하고, 상기 소스 및 드레인 컨택트(22)의 상부에 제 2 자기 정렬형 실리사이드 영역(26)을 형성하는 단계와,
    상기 제 2 자기 정렬형 실리사이드 영역(26)의 상부에 국부 상호 접속부(a local interconnect)(30)를 형성하는 단계와,
    상기 국부 상호 접속부(30), 상기 제 1 자기 정렬형 실리사이드 영역(28) 및 상기 캐핑층(6)의 상부에 전-금속 유전층(a pre-metal dielectric layer)(32)을 증착하는 단계와,
    상기 전-금속 유전층(32) 내에 상기 국부 상호 접속부(30)까지의 컨택트 개구(CO)를 형성하는 단계와,
    금속 컨택트(34)로 상기 컨택트 개구(CO)를 상기 국부 상호 접속부(30)까지 충진하는 단계와,
    상기 전-금속 유전층(32)의 상부에 적어도 하나의 금속 라인을 비트 라인(a bit-line)(40)으로서 정의하는 단계
    를 포함하는 메모리 셀의 제조 방법.
  3. 제 1 항에 있어서,
    상기 중간 액세스 게이트(AG)의 상부에 제 1 자기 정렬형 실리사이드 영역(28)을 형성하고, 상기 소스 및 드레인 컨택트(22)의 상부에 제 2 자기 정렬형 실리사이드 영역(26)을 형성하는 단계와,
    상기 제 2 자기 정렬형 실리사이드 영역(26), 상기 제 1 자기 정렬형 실리사이드 영역(28) 및 상기 캐핑층(6)의 상부에 전-금속 유전층(32)을 증착하는 단계와,
    상기 전-금속 유전층(32) 내에서 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 컨택트 개구(CO)를 형성하는 단계와,
    금속 컨택트(50)로 상기 컨택트 개구(CO)를 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 충진하는 단계와,
    상기 전-금속 유전층(32)의 상부에 적어도 하나의 금속 라인을 비트 라인(41)으로서 정의하는 단계-상기 비트 라인(41)은 경사형임-
    를 포함하는 메모리 셀의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 중간 액세스 게이트(AG)의 상부에 제 1 자기 정렬형 실리사이드 영역(28)을 형성하고, 상기 소스 및 드레인 컨택트(22)의 상부에 제 2 자기 정렬형 실리사이드 영역(26)을 형성하는 단계와,
    상기 제 2 자기 정렬형 실리사이드 영역(26), 상기 제 1 자기 정렬형 실리사이드 영역(28) 및 상기 캐핑층(6)의 상부에 전-금속 유전층(32)을 증착하는 단계와,
    상기 전-금속 유전층(32) 내에서 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 컨택트 개구(CO)를 형성하는 단계와,
    금속 컨택트(50)로 상기 컨택트 개구(CO)를 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 충진하는 단계와,
    제 1 금속 레벨(금속-1) 내의 상기 전-금속 유전층(32) 상에서 상기 컨택트 개구(CO)에 접속하기 위한 비트 라인(42)을 정의하는 단계-상기 비트 라인(41)은 경사형임-
    을 포함하는 메모리 셀의 제조 방법.
  5. 제 4 항에 있어서,
    상기 중간 액세스 게이트(AG)의 상부에 상기 제 1 자기 정렬형 실리사이드 영역(28)을 형성하고, 상기 소스 및 드레인 컨택트(22)의 상부에 제 2 자기 정렬형 실리사이드 영역(26)을 형성하는 단계와,
    상기 제 2 자기 정렬형 실리사이드 영역(26), 상기 제 1 자기 정렬형 실리사이드 영역(28) 및 상기 캐핑층(6)의 상부에 전-금속 유전층(32)을 증착하는 단계와,
    상기 전-금속 유전층(32) 내에서 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 컨택트 개구(CO)를 형성하는 단계와,
    컨택트(52)로 상기 컨택트 개구(CO)를 상기 제 2 자기 정렬형 실리사이드 영역(26)까지 충진하는 단계와,
    상기 제 1 금속 레벨(금속-1) 내의 상기 전-금속 유전층(32)의 상부에 상기 컨택트 개구(CO)에 접속하기 위한 상기 컨택트(52) 상부의 랜딩 패드(a landing pad)(49)를 정의하는 단계를 포함하되,
    상기 컨택트 개구(CO)로의 접속은,
    금속간 유전층(intermetal dielectric layer)을 증착하는 단계와,
    상기 금속간 유전층 내에 비아 개구(a via opening)로서 다른 컨택트 개구를 형성하는 단계와,
    상기 비아 개구를 비아로서 기능하는 컨택트(48)로 충진하는 단계와,
    비아로서 기능하는 상기 컨택트(48)에 대해 접속하기 위해 제 2 금속 레벨(금속-2) 내에서 상기 금속간 유전층의 상부에 다른 경사형 비트 라인(43)을 정의하는 단계-상기 컨택트(48)는 상기 랜딩 패드(49)에 접속된 비아로서 기능함-
    에 의해 이루어지는 메모리 셀의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 부동 게이트(FG)는 트래핑 매체(a trapping medium)로 이루어지고,
    상기 트래핑 매체는 ONO층 스택(stack), 산소 풍부형 실리콘층(an oxygen-rich silicon layer), 또는 내부에 분산된 실리콘 나노 결정(nanocrystals)을 함유하는 실리콘 이산화물층을 포함하는
    메모리 셀의 제조 방법.
  7. 반도체 기판(2) 상에서 적어도 하나의 비트를 저장하는 메모리 셀로서,
    상기 기판(2) 상에 제 1 부동 게이트 스택(A), 제 2 부동 게이트 스택(B) 및 중간 액세스 게이트(AG)를 포함하고,
    상기 제 1 및 제 2 부동 게이트 스택(A, B)은 제 1 게이트 산화물층(4), 부동 게이트(FG), 제어 게이트(CG; CGL, CGU), 인터폴리 유전층(8), 캐핑층(6) 및 측벽 스페이서(10)를 포함하며,
    상기 제 1 게이트 산화물층(4)은 상기 기판(2) 상에 위치되고, 상기 부동 게이트(FG)는 상기 제 1 게이트 산화물층(4) 상부에 위치되며, 상기 인터폴리 유전층(8)은 상기 부동 게이트(FG) 상부에 위치되고, 상기 제어 게이트(CG; CGL, CGU)는 상기 인터폴리 유전층(8)의 상부에 위치되며, 상기 캐핑층(6)은 상기 제어 게이트(CG; CGL, CGU)의 상부에 위치하고,
    상기 메모리 셀은 소스 및 드레인 컨택트(22)를 더 포함하되,
    상기 제 1 및 제 2 부동 게이트 스택(A, B)은 실질적으로 동일한 높이를 갖고,
    상기 중간 액세스 게이트(AG)는 상기 제 1 및 제 2 부동 게이트 스택(A, B) 사이에 평탄화된 폴리-Si층(14)을 포함하는
    메모리 셀.
  8. 메모리 셀 어레이로서,
    제 7 항에 기재된 적어도 2개의 인접한 메모리 셀(C, D)을 포함하는 메모리 셀 어레이.
  9. 제 8 항에 있어서,
    상기 적어도 2개의 인접한 메모리 셀(C, D)은 가상 접지 장치(virtual ground arrangement) 내에 배치되고,
    상기 가상 접지 장치 내에서 비트 라인은 금속 라인(40; 41; 42; 43)이고,
    상기 비트 라인은 상기 컨택트 개구(CO) 내의 컨택트(30; 34; 50; 48, 49, 52)에 의해 상기 제 2 자기 정렬형 실리사이드 영역(26)에 접속되는
    메모리 셀 어레이.
  10. 제 9 항에 있어서,
    상기 메모리 셀의 어레이에서 적어도 2개의 메모리 셀은 상기 비트 라인(40; 41; 42, 43)의 상기 컨택트 개구(CO)에 접속되는 메모리 셀 어레이.
  11. 제 8 항에 있어서,
    상기 적어도 2개의 메모리 셀은 소스-사이드-주입(Source-Side-Injection)에 의해 선택적으로 프로그래밍되고,
    상기 적어도 2개의 메모리 셀은 포울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 홀 주입(Hot Hole Injection)에 의해 소거되는
    메모리 셀 어레이.
  12. 제 8 항에 있어서,
    상기 적어도 2개의 메모리 셀은 포울러-노드하임 터널링에 의해 선택적으로 프로그래밍되고,
    상기 적어도 2개의 메모리 셀은 포울러-노드하임 터널링 또는 핫 홀 주입에 의해 소거되는
    메모리 셀 어레이.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 비트 라인(41)은 경사형이고 메모리 셀들에 접속되어 있으며, 상기 메모리 셀들은 동일한 제어 게이트(CGU, CGL)를 가지고 "수평적으로" 인접하는 셀들이 아닌 컴팩트 메모리 셀 어레이.
  14. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    제 1 금속 증착 프로세스 레벨(금속-1) 내에서 상기 비트 라인은 금속-1 비트 라인(42)으로서, 상기 활성 라인과 평행한 방향으로 연장되는 복수의 제 1 라인 부분(44)과, 복수의 제 2 라인 부분(45)을 포함-각각의 상기 제 1 라인 부분(44)은 상기 컨택트(50) 중 하나의 상부에 형성되고, 상기 제 2 라인 부분(45)은 상기 컨택트(50) 사이에 형성됨-하고,
    제 2 금속 증착 프로세스 레벨(금속-2) 내에서 상기 비트 라인은 금속-2 비트 라인(43)으로서, 상기 활성 라인과 평행한 방향으로 연장되는 복수의 제 1 라인 부분(44)과, 복수의 제 2 라인 부분(45)을 포함-각각의 상기 제 1 라인 부분(44)은 비아(a via)로서 기능하는 상기 컨택트(48) 중 하나의 상부에 형성되고, 상기 제 2 라인 부분(45)은 비아로서 기능하는 상기 컨택트(48) 사이에 형성됨-하며,
    상기 비트 라인(42, 43)은 동일한 제어 게이트(CGU, CGL)를 가지고 수평 방향으로 인접하지 않는 메모리 셀들에 접속하기 위해 계단 방식(step-wise)으로 연장-각각의 상기 제 2 라인 부분(45)은 상기 활성 라인에 대해 수직한 방향으로 연장되거나 또는 상기 활성 라인에 대해 경사를 이루는 방향으로 연장됨-되는
    컴팩트 메모리 셀 어레이.
  15. 제 7 항에 기재된 적어도 하나의 메모리 셀을 포함하는 반도체 디바이스.
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