WO2007013155A1 - 半導体装置およびその製造方法 - Google Patents

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WO2007013155A1
WO2007013155A1 PCT/JP2005/013763 JP2005013763W WO2007013155A1 WO 2007013155 A1 WO2007013155 A1 WO 2007013155A1 JP 2005013763 W JP2005013763 W JP 2005013763W WO 2007013155 A1 WO2007013155 A1 WO 2007013155A1
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PCT/JP2005/013763
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Inventor
Masatomi Okanishi
Original Assignee
Spansion Llc
Spansion Japan Limited
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a nonvolatile memory and a method for manufacturing the same.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • technical development for the purpose of miniaturization of a memory cell is being advanced because of its high storage capacity.
  • Flash memories with structures such as MONOS (Metal Oxide Nitride Oxide Silicon) type and SONOS (Silicon Oxide Nitride Oxide Silicon) type that store charges in NO (Oxide / Nitride / Oxide) film. Furthermore, among them, there is a flash memory in which a bit line is embedded in a semiconductor substrate and serves as both a source region and a drain region for the purpose of miniaturization of memory access (Patent Document 1).
  • FIGS. 1 (a) to 3 (c) A conventional flash memory will be described with reference to FIGS. 1 (a) to 3 (c).
  • the ONO film 14, the interlayer insulating film 30, the wiring layer 34, and the protective film 36 are not shown.
  • an N-type bit line 12 is formed in a P-type silicon semiconductor substrate 10 by ion implantation. The bit line extends in the direction B–B in Fig. 1 (a).
  • An ONO film 14 is formed on the semiconductor substrate 10.
  • a word line 16 is formed on the ONO film 14.
  • the word line 16 is formed by forming a polycrystalline silicon film over the entire surface and using a normal exposure method and etching method.
  • a bit line contact region 40 which will be described later, is provided every sixteen lead lines.
  • side wall layers 20 made of a silicon nitride film are formed on both sides of the word line 16. At this time, the space between the word lines 16 is filled with the sidewall layer 20.
  • the bit line contact region 40 is not embedded in the sidewall layer 20, and the sidewalls are respectively formed on the side portions of the word line 16a on both sides of the bit line contact region 40.
  • Layer 20a is formed.
  • an interlayer insulating film 30 is formed on the word line 16, the sidewall layer 20, and the ONO film 14.
  • a contact hole 32 connected to the bit line 12 in the bit line contact region 40 is formed in the interlayer insulating film 30 and the ONO film 14.
  • the contact hole 32 is filled with plug metal.
  • a wiring layer 34 extending in the longitudinal direction of the bit line 12 and connected to the bit line 12 through the contact hole 32 is formed on the interlayer insulating film 30.
  • a protective film 36 is formed on the wiring layer 34 and the interlayer insulating film 30.
  • the bit line 12 is formed of a diffusion layer using ion implantation. Therefore, the resistance is higher than that of metal such as the wiring layer 34. For this reason, the write / erase characteristics to the memory cell are degraded only by the bit line 12. Therefore, every time a plurality of word lines 16 are crossed, the bit line 12 and the wiring layer 34 made of a metal having a lower resistance are connected via the contact holes 32. This suppresses the deterioration of the write / erase characteristics to the memory cell.
  • a bit line contact region 40 extending in the longitudinal direction of the word line 16 is provided for each of the plurality of word lines 16, and a contact hole 32 is disposed in this region.
  • Patent Document 1 US Patent No. 6011725
  • the width WL2 of the word line 16a on both sides of the bit line contact region 40 is wider than the width WL1 of the word line 16 adjacent to the word line 16.
  • WL1 is 150nm
  • WL2 will be 170nm. This is due to the proximity effect when the resist pattern of the word line 16 is exposed.
  • the width distribution of word line 16 is large.
  • Word line 16 also serves as a control gate. Therefore, the distribution of the width of the word line 16 due to the proximity effect also increases the electrical characteristic distribution of the memory cell.
  • the side wall layer 20 between the word lines 16 is in contact with the word line 16 on both sides, whereas the side wall layer 20a facing the bit line contact region 40 is in contact with the word line 16a on one side. ing. Therefore, as shown in FIG. 3C, the cross-sectional shape of the side wall layer 20 between the word lines 16 and the side wall layer 20a facing the bit line contact region 40 are different. Further, the width SW2 of the side wall layer 20a facing the bit line contact region 40 is different from the width SW1 of the side wall layer 20 between the lead lines 16. For example, when SW1 force is 0nm, SW2 is 90nm. Thus, the width and shape distribution of the sidewall layer 20 is large.
  • the sidewall layer 20 is made of an insulating film having a large stress such as a silicon nitride film. As a result, the stress applied from the sidewall layer 20 differs between the memory cells on both sides of the bit line contact region 40 and the other memory cells. For this reason, the electrical characteristic distribution of the memory cell becomes large.
  • the contact hole 32 is formed on the semiconductor substrate 10. As a result, a junction current flows between the plug metal in the contact hole 32 and the semiconductor substrate 10, so that a leak current flows between the bit line 12 and the semiconductor substrate 10.
  • the present invention provides a semiconductor device capable of suppressing the distribution of the word line width, suppressing the distribution of the width and shape of the sidewall layer, or suppressing the leakage current between the bit line and the semiconductor substrate. And its manufacturing method. Means for solving the problem
  • the present invention provides a bit line provided in a semiconductor substrate, an ONO film provided on the semiconductor substrate, and an ONO film provided on the ONO film and extending in the width direction of the bit line. And a dummy layer provided in a bit line contact region extending in the width direction of the bit line and formed with a contact hole connecting the bit line and a wiring layer, and can do. According to the present invention, the proximity effect at the time of word line formation can be suppressed and the word line width distribution can be suppressed by the dummy layer.
  • the present invention can be a semiconductor device in which the film thickness of the dummy layer is substantially the same as the film thickness of the word line. According to the present invention, the distribution of the width of the word line can be further suppressed.
  • the present invention may be a semiconductor device in which a distance between the dummy layer and an adjacent word line is substantially the same as a distance between the word lines. According to the present invention, it is possible to further suppress the distribution of word line widths.
  • the dummy layer may be a semiconductor device formed on a semiconductor substrate between the bit lines. According to the present invention, a contact hole connected to a bit line can be formed.
  • the present invention may be a semiconductor device in which the dummy layer is formed continuously in the longitudinal direction of the word line and has an opening including the contact hole. According to the present invention, it is possible to suppress the distribution of the word line width due to the proximity effect when forming the word line. When the sidewall layer is formed, it is possible to suppress the distribution of the width and shape of the sidewall layer and the leakage current between the bit line and the semiconductor substrate.
  • the present invention can be a semiconductor device having side wall layers on both sides of the word line and the dummy layer. According to the present invention, the distribution of the width and shape of the sidewall layer can be suppressed by the dummy layer. Further, even when the contact hole has a bit line force shifted, the leakage current between the bit line and the semiconductor substrate can be suppressed.
  • the present invention may be a semiconductor device in which the side wall layer overlaps the bit line.
  • the leakage current between the bit line and the semiconductor substrate can be further suppressed.
  • the present invention includes a step of forming a bit line in a semiconductor substrate, a step of forming an ONO film on the semiconductor substrate, and a width direction of the bit line on the ONO film.
  • Forming a dummy line, and forming a dummy layer on the ONO film in the bit line contact region extending in the longitudinal direction of the bit line and in which a contact hole connecting the bit line and the wiring layer is to be formed A method for manufacturing a semiconductor device.
  • the proximity effect at the time of forming the word line can be suppressed and the distribution of the width of the word line can be suppressed by the dummy layer.
  • the present invention may be a method for manufacturing a semiconductor device, wherein the step of forming the dummy layer includes the step of forming the word line. According to the present invention, the process of forming the dummy layer can be reduced.
  • the step of forming the dummy layer should be a dummy layer extending in the longitudinal direction of the word line in the bit line contact region at the same time as the step of forming the word line. Forming a layer and to be the dummy layer on the bit line And a step of removing the layer. According to the present invention, the distribution of word line widths can be further suppressed.
  • the present invention can be a semiconductor device manufacturing method including a step of forming sidewall layers on both sides of the word line and the dummy layer.
  • the dummy layer can suppress the distribution of the width and shape of the sidewall layer. In addition, even when the contact hole has a bit line force shifted, leakage current between the bit line and the semiconductor substrate can be suppressed.
  • a semiconductor device capable of suppressing the distribution of the word line width, suppressing the distribution of the width and shape of the side wall layer, or suppressing the leakage current between the bit line and the semiconductor substrate, and a manufacturing method thereof Can be provided.
  • FIG. 1 is a diagram (part 1) showing a manufacturing process of a flash memory according to a conventional example
  • FIG. 1 (a) is a top view
  • FIG. 1 (b) is FIG. Fig. 1 (c) is a cross-sectional view taken along the line A-A in Fig. 1 (a).
  • FIG. 2 is a diagram (part 2) showing the manufacturing process of the flash memory according to the conventional example
  • FIG. 2 (a) is a top view
  • FIG. 2 (b) is A— in FIG. 2 (a).
  • FIG. 2 (c) is a sectional view taken along the line BB in FIG. 2 (a).
  • FIG. 3 is a diagram (No. 3) showing a manufacturing process of a flash memory according to a conventional example
  • FIG. 3 (a) is a top view
  • FIG. 3 (b) is an A— A sectional view
  • FIG. 3 (c) is a sectional view taken along the line BB in FIG. 3 (a).
  • FIG. 4 is a diagram (part 1) illustrating the manufacturing process of the flash memory according to the first embodiment, in which FIG. 4 (a) is a top view and FIG. 4 (b) is A in FIG. 4 (a). — A cross-sectional view, Fig. 4 (c) is a cross-sectional view along BB in Fig. 4 (a).
  • FIG. 5 is a diagram (part 2) illustrating the manufacturing process of the flash memory according to the first embodiment, FIG. 5 (a) is a top view, and FIG. 5 (b) is A in FIG. 5 (a). — A cross-sectional view, FIG. 5 (c) is a cross-sectional view along BB in FIG. 5 (a).
  • FIG. 6 is a view (No. 3) showing the manufacturing process of the flash memory according to the embodiment 1, FIG. 6 (a) is a top view, and FIG. 6 (b) is A in FIG. — A cross-sectional view, Fig. 6 (c) is a cross-sectional view of B- B in Fig. 6 (a) is there.
  • FIG. 7 is a diagram (part 4) showing the manufacturing process of the flash memory according to Example 1.
  • Fig. 7 (a) is a top view
  • Fig. 7 (b) is an A- A sectional view
  • FIG. 7 (c) is a sectional view taken along the line BB in FIG. 7 (a).
  • Figure 8 is a diagram (part 5) showing the manufacturing process of the flash memory according to Example 1.
  • Fig. 8 (a) is a top view
  • Fig. 8 (b) is A- A sectional view
  • FIG. 8 (c) is a sectional view taken along the line BB in FIG. 8 (a).
  • FIG. 9 is a diagram (part 6) showing the manufacturing process of the flash memory according to Example 1.
  • Fig. 9 (a) is a top view
  • Fig. 9 (b) is an A- A sectional view
  • FIG. 9 (c) is a sectional view taken along the line BB in FIG. 9 (a).
  • Fig. 10 is a diagram (No. 7) showing the manufacturing process of the flash memory according to Example 1.
  • Fig. 10 (a) is a top view and Fig. 10 (b) is an A- FIG. 10 (c) is a cross-sectional view taken along the line A-B in FIG.
  • FIG. 11 (a) and FIG. 11 (b) are cross-sectional views around the contact hole of the flash memory according to the first embodiment.
  • FIG. 12 is a diagram showing a manufacturing process of the flash memory according to the second embodiment
  • FIG. 12 (a) is a top view
  • FIG. 12 (b) is a cross-sectional view taken along line AA in FIG. 12 (a)
  • Fig. 12 (c) is a cross-sectional view taken along the line BB in Fig. 12 (a).
  • FIG. 13 is a diagram (part 1) showing the manufacturing process of the flash memory according to the third embodiment, FIG. 13 (a) is a top view, and FIG. 13 (b) is an A— in FIG. 13 (a). A sectional view, FIG. 13 (c) is a sectional view taken along the line BB in FIG.
  • FIG. 14 is a diagram (part 2) illustrating the manufacturing process of the flash memory according to the third embodiment, FIG. 14 (a) is a top view, and FIG. 14 (b) is an A— in FIG. 14 (a). A sectional view, FIG. 14 (c) is a sectional view taken along the line BB in FIG.
  • FIG. 15 is a diagram (No. 3) showing the manufacturing process of the flash memory according to the third embodiment, FIG. 15 (a) is a top view, and FIG. 15 (b) is an A— in FIG. 15 (a).
  • FIG. 15 (c) is a cross-sectional view taken along the line A-B in FIG. 15 (a).
  • FIGS. 4 (a) to 10 (c) A method for manufacturing the flash memory according to the first embodiment will be described with reference to FIGS. 4 (a) to 10 (c).
  • the interlayer insulating film 30, the wiring layer 34, and the protective film 36 are not shown.
  • arsenic is ion-implanted into a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate) to form a bit line 12. .
  • the bit line 12 extends in the B—B direction in FIG. 4 (a).
  • An ONO film 14 is formed on the semiconductor substrate 10 as follows.
  • a silicon oxide film is used as a tunnel oxide film, for example, by a thermal acid film method
  • a silicon nitride film is used as a trap layer, for example, by a CVD method
  • a silicon oxide film is used as a top acid film, for example, by a CV D method.
  • a polycrystalline silicon film 15 (film to be a word line) is formed over the entire surface.
  • the polycrystalline silicon film 15 is formed by using, for example, a CVD method and has a thickness of 200 nm.
  • a photoresist (not shown) is applied on polycrystalline silicon film 15, and an opening is provided in a predetermined region using an exposure technique.
  • the polycrystalline silicon film 15 is removed by the etching method to form a word line 16 and a layer 42 to be a dummy layer.
  • the layer 42 to be a dummy layer is formed in the bit line contact region 40 and extends in the longitudinal direction of the word line 16 of the word line 16.
  • the width of the word line 16 is 140 nm
  • the interval between the word lines is 80 nm
  • the width of the layer 42 to be the dummy layer is 430 nm
  • the interval between the layer 42 to be the dummy layer and the adjacent word line 16 is
  • the interval between the layer 42 to be the dummy layer and the adjacent word line 16b can be substantially the same as the interval between the word lines 16.
  • the other word lines 16 are provided on both sides of the word line 16b adjacent to the dummy layer 42. Patterns exist at substantially the same interval. Therefore, bit line contact due to proximity effect It can be suppressed that the width of the word line 16b adjacent to the region 40 is different.
  • the distance between the word line 16b adjacent to the layer 42 to be a dummy layer and the adjacent word line 16b is substantially the same as the distance between the word lines 16 affects the electrical characteristic distribution of the distribution cell of the word line 16 width due to the proximity effect. If it ’s the same degree,
  • the layer 42 to be a dummy layer is etched using a normal exposure technique and etching technique, and the bit line 1 in the bit line contact region 40 is etched.
  • a dummy layer 44 is formed between the two.
  • a silicon nitride film 20 is formed by a CVD method so as to cover word line 16 and dummy layer 44.
  • the film thickness of the silicon nitride film 20 is 60 nm, for example.
  • a silicon nitride film may be formed after the formation of the oxide silicon film for the purpose of replenishing the top oxide film that is etched when the word line 16 and the layer 42 to be the dummy layer are formed, and for reducing stress.
  • the silicon nitride film 20 is etched over the entire surface.
  • the side wall layer 20 is formed between the word lines 16, the side wall layer 20b is formed between the dummy layer 44 and the word line 16b, and the side wall layer 20c made of a silicon nitride film is formed on the bit line side of the dummy layer 44.
  • the width of the sidewall layer 20c is, for example, 60 nm.
  • the width and shape of the side wall layer 20b formed between the dummy layer 44 and the word line 16b are substantially the same as the width and shape of the side wall layer between the word lines 16. Therefore, the stress caused by the sidewall layer 20b formed between the dummy layer 44 and the word line 16b is almost the same as that of the sidewall layer 20 between the word lines 16. In this way, the distribution of the width and shape of the sidewall layer 20 can be suppressed.
  • the side wall layer 20b on the side of the word line 16b adjacent to the bit line contact region 40 has substantially the same width and shape as the conventional example. Have. Therefore, the stress caused by the sidewall layer 20b in this region is different from the stress caused by the sidewall layer 20 between the word lines 16. However, the channel of the memory cell is adjacent to the dummy layer 44. Therefore, the stress caused by the side wall layer 20b formed between the dummy layer 44 and the word line 16b has a dominant influence on the electrical characteristics of the memory cell. Therefore, the electrical characteristic distribution of the memory cell can be suppressed as compared with the conventional example.
  • an oxide silicon film is formed as an interlayer insulating film 30 by using, for example, a TEOS method.
  • a contact hole 32 connected to the bit line 12 in the bit line contact region 40 is formed in the interlayer insulating film 30 and the ONO film 14.
  • the contact hole 32 is filled with a plug metal such as tungsten (W).
  • a wiring layer 34 extending in the longitudinal direction of the bit line 12 and connected to the bit line 12 through the contact hole 32 is formed on the interlayer insulating film 30 using, for example, aluminum (A1) or the like.
  • a silicon oxide film is formed as a protective film 36 on the wiring layer 34 and the interlayer insulating film 30.
  • FIG. 11 (a) and FIG. 11 (b) are views around the contact hole 32 of FIG. 10 (b). Members having the same configuration are denoted by the same reference numerals and description thereof is omitted.
  • Fig. 11 (a) consider the case where the contact hole 32 is shifted to the left during exposure.
  • a sidewall layer 20c made of a silicon nitride film 20 is provided on the semiconductor substrate 10 beside the bit line 12.
  • the contact hole 32 can be prevented from coming into contact with the semiconductor substrate 10. Thereby, leakage current between the bit line 12 and the semiconductor substrate 10 can be suppressed. Further, as shown in FIG.
  • the side wall layer 20c is formed so as to overlap the bit line 12 (reference numeral 21 in the figure). As a result, even when the dummy layer 44 is formed to be shifted leftward, the sidewall layer 20c can remain on the semiconductor substrate 10. As a result, the contact hole 32 can be prevented from coming into contact with the semiconductor substrate 10. Thereby, leakage current between the bit line 12 and the semiconductor substrate 10 can be suppressed.
  • the flash memory according to the first embodiment includes a bit line 12 provided in the semiconductor substrate 10, an ONO film 14 provided on the semiconductor substrate 10, and an ONO film 14 provided on the bit line 12.
  • the word line 16 extending in the width direction and the bit line contact region 40 extending in the longitudinal direction of the bit line 12 and having a contact hole 32 connecting the bit line 12 and the wiring layer 34 are provided.
  • a dummy layer 44 Since the dummy layer 44 is provided on the bit line contact region 40 side of the word line 16b adjacent to the bit line contact region 40, the proximity effect when the word line 16 is formed is suppressed, and the width distribution of the word line 16 is suppressed. be able to.
  • the sidewall layer 20 when the sidewall layer 20 is formed as in the first embodiment, the same width and shape as the sidewall layer 20 between the word lines 16 are provided between the word line 16b and the dummy layer 44.
  • the sidewall layer 20b can be provided. Therefore, the distribution of the width and shape of the sidewall layer 20 can be suppressed. Even when the contact hole 32 is displaced from the bit line 12, the side wall layer 20c can suppress the leakage current between the bit line 12 and the semiconductor substrate 10.
  • the dummy layer 44 is formed of the same polycrystalline silicon film 15 as the word line 16, and the thickness is not intentionally changed. That is, the thickness of the dummy layer 44 is substantially the same as the thickness of the word line 16. As a result, the width distribution of the word lines 16 can be further suppressed.
  • the sidewall layer 20 is formed as in the first embodiment, the distribution of the width and shape of the sidewall layer 20b can be suppressed.
  • the distance between the dummy layer 44 and the adjacent word line 16b is substantially the same as the distance between the word lines 16. Thereby, the proximity effect when the word line 16 is formed can be further suppressed. Therefore, the width distribution of the word lines 16 can be further suppressed. Further, when the sidewall layer 20c is formed as in the first embodiment, the distribution of the width and shape of the sidewall layer 20 can be further suppressed.
  • the dummy layer 44 is formed on the semiconductor substrate 10 between the bit lines 12.
  • the contact hole 32 connected to the bit line 12 can be formed.
  • the sidewall layer 20 is formed as in the first embodiment, the leakage current between the bit line 12 and the semiconductor substrate 10 can be suppressed by the sidewall layer 20c even when the contact hole 32 is displaced from the bit line 12. it can.
  • side wall layers 20 are provided on both sides of the word line 16 and the dummy layer 44.
  • the stress caused by the side wall layer 20b formed between the dummy layer 44 and the word line 16b can be made substantially the same as that of the side wall layer 20 between the word lines 16.
  • the leak current between the bit line 12 and the semiconductor substrate 10 can be suppressed by the sidewall layer 20c.
  • the sidewall layer 20 c overlaps the bit line 12. As a result, even when the contact hole 32 is formed so as to deviate from the S bit line 12, leakage current can be prevented from flowing between the bit line 12 and the semiconductor substrate 10.
  • the manufacturing process of the flash memory according to the first embodiment includes the bit line 12 in the semiconductor substrate 10. Forming the ONO film 14 on the semiconductor substrate 10, forming the word line 16 extending in the width direction of the bit line 12 on the ONO film 14, extending in the longitudinal direction of the bit line 12. And forming a dummy layer 44 on the ONO film 14 in the bit line contact region 40 in which the contact hole 32 for connecting the bit line 12 and the wiring layer 34 is to be formed. As a result, the distribution of the width of the word line 16 can be suppressed. Further, when the side wall layer 20 is formed as in the first embodiment, the distribution of the width and shape of the side wall layer 20 can be suppressed. Further, the leakage current between the bit line 12 and the semiconductor substrate 10 can be suppressed.
  • the step of forming the dummy layer 44 includes the step of forming the word line 16.
  • the layer 42 to be the dummy layer 44 extending in the longitudinal direction of the word line 16 is formed in the bit line contact region 40 simultaneously with the step of forming the word line 16. And forming the dummy layer 44 on the bit line 12 and removing the layer 42 to be the dummy layer 44.
  • the word line 12 is formed, since the layer 42 to be the dummy layer 44 is continuously formed along the adjacent word line 16b, the proximity effect at the time of forming the word line 16 is further suppressed. Can do. Therefore, the width distribution of the word lines 16 can be further suppressed.
  • FIGS. 12 (a) to 12 (c) A manufacturing method of the flash memory according to the second embodiment will be described with reference to FIGS. 12 (a) to 12 (c).
  • the ONO film 14 is not shown.
  • the same members as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • the dummy layer 44 is formed from the polycrystalline silicon film 15 without forming the layer 42 to be the dummy layer as in the first embodiment. For this reason, the manufacturing process can be reduced.
  • the word line 16 is formed, since the dummy layer 44 is partially disposed on the bit line contact region 40 side of the first line 16b adjacent to the bit line contact region 40, the proximity effect is suppressed. Not as good as one. Therefore, the width distribution of the word line 16 is larger than that in the first embodiment. Therefore, it is preferable to use Example 1 when emphasizing suppression of the proximity effect, and use Example 2 when emphasizing reduction of the manufacturing process.
  • FIGS. 13 (a) to 15 (c) A method for manufacturing a flash memory according to Embodiment 3 will be described with reference to FIGS. 13 (a) to 15 (c).
  • FIG. 13 (a) FIG. 14 (a) and FIG. 15 (a)
  • the ONO film 14, the interlayer insulating film 30, the wiring layer 34, and the protective film 36 are not shown.
  • the same members as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • a dummy layer 46 is formed by providing an opening having a diameter of 180 nm.
  • a silicon nitride film 20 is formed by a CVD method so as to cover word line 16 and dummy layer 46.
  • the entire surface of the silicon nitride film 20 is etched.
  • the sidewall layer 20 between the word lines 16, the sidewall layer 20d between the dummy layer 46 and the word line 16b, and the sidewall layer 20e made of a silicon nitride film are formed in the openings of the dummy layer 46.
  • the width of the side wall layer 20e is, for example, 60 nm.
  • formed in the opening of the dummy layer 46 It is preferable to determine the size of the opening and the width of the side wall layer 20e so that an opening that can form the contact hole 32 remains in the formed side wall layer 20e.
  • the dummy layer 46 extends in the longitudinal direction of the word line 16
  • the width and shape of the side wall layer 20d formed between the dummy layer 46 and the word line 16b and the side wall layer between the word lines 16 are substantially the same over the longitudinal direction of the word line 16. Therefore, the stress caused by the side wall layer 20d formed between the dummy layer 46 and the word line 16b is almost the same as that of the side wall layer 20 between the first drain lines 16.
  • the distribution of the electrical characteristics of the memory cell can be further suppressed as compared with the first and second embodiments in which the dummy layer 44 is divided in the longitudinal direction of the word line 16.
  • FIGS. 15 (a) to 15 (c) of the first embodiment As in FIGS. 10 (a) to 10 (c) of the first embodiment, the word line 16, the dummy layer 46, and the side wall An interlayer insulating film 30 is formed on the layer 20. A contact hole 32 is formed in the interlayer insulating film 30 so as to pass through the central region of the opening of the dummy layer 46. Thereafter, the wiring layer 34 and the protective film 36 are formed as in the first embodiment. Thereby, the flash memory according to the third embodiment is completed.
  • Example 3 the periphery of the contact hole 32 is surrounded by the sidewall layer 20c. For this reason, when the contact hole 32 is displaced in the longitudinal direction of the word line 16, it is possible to suppress a leak current from flowing between the bit line 12 and the semiconductor substrate 10.
  • the dummy layer 46 is continuously formed in the longitudinal direction of the word line 16 and has an opening including the contact hole 32. Thereby, the distribution of the word line width due to the proximity effect when the word line 16 is formed can be suppressed. Further, when the side wall layer 20 is formed, the distribution of the width and shape of the side wall layer 20 can be suppressed, and the leakage current between the bit line and the semiconductor substrate 10 can be suppressed.
  • the word line 16 and the dummy layers 44 and 46 are substantially the same in film thickness.
  • the width of the side wall layers 20c and 20e formed on the side portions of the dummy layers 44 and 46 can be changed.
  • any metal that functions as a force word line using a polycrystalline silicon film as the first line 14 and the dummy layers 44 and 46 may be used.
  • a silicon nitride film is used as the sidewall layer 20
  • any insulating film may be used.

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Abstract

本発明は、半導体基板（１０）中に設けられたビットライン（１２）と、半導体基板（１０）上に設けられたＯＮＯ膜（１４）と、ＯＮＯ膜（１４）上に設けられ、ビットライン（１２）の幅方向に延在するワードライン（１６）と、ビットライン（１２）の長手方向に延在し、ビットライン（１２）と配線層（３４）を接続するコンタクトホール（３２）が形成されたビットラインコンタクト領域（４０）域内に設けられたダミー層（４４）と、を有する半導体装置である。本発明によれば、ワードライン幅の分布の抑制、側壁層の幅および形状の分布の抑制、または、ビットラインと半導体基板間のリーク電流を抑制することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特に不揮発性メモリを有する半 導体装置およびその製造方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、高記憶容量ィ匕のためメモリ セルの微細化を目的とした技術開発が進められている。不揮発性メモリルとして、 o
NO (Oxide/Nitride/Oxide)膜に電荷を蓄積される MONOS (Metal Oxide Nitride O xide Silicon)型や SONOS (Silicon Oxide Nitride Oxide Silicon)型といった構造を有 するフラッシュメモリがある。さらに、その中に、メモリセスの微細化を目的に、ビットラ インが半導体基板に埋め込まれておりソース領域とドレイン領域を兼ねているフラッ シュメモリがある（特許文献 1)。
[0003] 従来例に係るフラッシュメモリについて、図 1 (a)ないし図 3 (c)を用い説明する。な お、図 1 (a)、図 2 (a)および図 3 (a)では、 ONO膜 14、層間絶縁膜 30、配線層 34お よび保護膜 36は図示していない。図 1 (a)ないし図 1 (c)を参照に、 P型シリコン半導 体基板 10内にイオン注入により N型のビットライン 12を形成する。ビットラインは図 1 ( a)の B— B方向に延在している。半導体基板 10上に ONO膜 14を形成する。 ONO 膜 14上にワードライン 16を形成する。ワードライン 16の形成は、全面にわたり多結晶 シリコン膜を形成し、通常の露光法およびエッチング法を用いることで形成する。ヮー ドライン 16数本置きに後に説明するビットラインコンタクト領域 40が設けられている。
[0004] 図 2 (a)および図 2 (c)を参照に、ワードライン 16の両側に窒化シリコン膜からなる側 壁層 20を形成する。このとき、ワードライン 16間は側壁層 20で埋め込まれる。一方、 図 2 (a)および図 2 (c)のように、ビットラインコンタクト領域 40は側壁層 20では埋め込 まれず、ビットラインコンタクト領域 40の両側のワードライン 16aの側部に、それぞれ 側壁層 20aが形成される。 [0005] 図 3 (a)ないし図 3 (c)を参照に、ワードライン 16、側壁層 20、 ONO膜 14上に層間 絶縁膜 30を形成する。層間絶縁膜 30および ONO膜 14に、ビットラインコンタクト領 域 40内のビットライン 12に接続するコンタクトホール 32を形成する。コンタクトホール 32内はプラグ金属で埋め込む。層間絶縁膜 30上に、ビットライン 12の長手方向に延 在し、コンタクトホール 32を介しビットライン 12に接続する配線層 34を形成する。配 線層 34および層間絶縁膜 30上に保護膜 36を形成する。以上により、実施例 1に係 るフラッシュメモリが完成する。
[0006] ここで、ビットライン 12はイオン注入を用いた拡散層で形成されて 、る。そのため、 配線層 34等の金属に比べ抵抗が高い。このため、ビットライン 12のみではメモリセル への書き込み、消去特性が劣化してしまう。そこで、ワードライン 16を複数本超える毎 に、ビットライン 12とより抵抗の低い金属で構成された配線層 34をコンタクトホール 3 2を介し接続させる。これにより、メモリセルへの書き込み、消去特性を劣化させること を抑制している。メモリセル領域の面積を縮小させるため、ワードライン 16複数本毎 に、ワードライン 16の長手方向に伸びるビットラインコンタクト領域 40を設け、この領 域にコンタクトホール 32を配置する。
[0007] 特許文献 1：米国特許 6011725号明細書
発明の開示
発明が解決しょうとする課題
[0008] 従来技術においては以下のような課題が生じている。まず、図 3 (a)を参照に、ヮー ドライン 16を形成する際、ビットラインコンタクト領域 40の両側のワードライン 16aの幅 WL2はワードライン 16同士が隣接するワードライン 16の幅 WL1に対し広くなる。例 えば、 WL1が 150nmの場合、 WL2は 170nmとなってしまう。これは、ワードライン 1 6のレジストパターンを露光する際の近接効果によるものである。このようにワードライ ン 16の幅の分布が大きい。ワードライン 16はコントロールゲートも兼ねている。よって 、近接効果に起因したワードライン 16の幅の分布により、メモリセルの電気的特性分 布も大きくなつてしまう。
[0009] また、ワードライン 16間の側壁層 20は両側をワードライン 16に接しているのに対し 、ビットラインコンタクト領域 40に面する側壁層 20aは片側がワードライン 16aに接し ている。このため、図 3 (c)のように、ワードライン 16間の側壁層 20と、その形状はビッ トラインコンタクト領域 40に面する側壁層 20aではその断面形状が異なる。また、ヮー ドライン 16間の側壁層 20の幅 SW1に対し、ビットラインコンタクト領域 40に面する側 壁層 20aの幅 SW2は異なる。例えば、 SW1力 0nmの場合、 SW2は 90nmとなって しまう。このように、側壁層 20の幅や形状の分布が大きい。側壁層 20は窒化シリコン 膜等の応力が大きい絶縁膜が使用される。これにより、ビットラインコンタクト領域 40 の両側のメモリセルとその他のメモリセルでは、側壁層 20から加わる応力が異なる。 このため、メモリセルの電気的特性分布が大きくなつてしまう。
[0010] また、コンタクトホール 32のビットライン 12に対する露光の合わせがずれた場合、コ ンタクトホール 32は半導体基板 10上に形成される。そうすると、コンタクトホール 32 内のプラグ金属と半導体基板 10間で接合電流が流れる、よってビットライン 12と半導 体基板 10間にリーク電流が流れてしまう。
[0011] 本発明は、上記課題に鑑み、ワードライン幅の分布の抑制、側壁層の幅および形 状の分布の抑制、または、ビットラインと半導体基板間のリーク電流の抑制が可能な 半導体装置およびその製造法を提供することを目的とする。 課題を解決するための手段
[0012] 本発明は、半導体基板中に設けられたビットラインと、前記半導体基板上に設けら れた ONO膜と、前記 ONO膜上に設けられ、前記ビットラインの幅方向に延在するヮ 一ドラインと、前記ビットラインの幅方向に延在し、前記ビットラインと配線層を接続す るコンタクトホールが形成されたビットラインコンタクト領域内に設けられたダミー層と、 を具備する半導体装置とすることができる。本発明によれば、ダミー層により、ワードラ イン形成時の近接効果を抑制し、ワードラインの幅の分布を抑制することができる。
[0013] 本発明は、前記ダミー層の膜厚は前記ワードラインの膜厚と実質的に同じである半 導体装置とすることができる。本発明によれば、ワードラインの幅の分布をより抑制す ることがでさる。
[0014] 本発明は、前記ダミー層と隣接するワードラインとの距離は、前記ワードラインの間 距離と実質的に同じである半導体装置とすることができる。本発明によれば、ワードラ インの幅の分布をより抑制することができる。 [0015] 本発明は、前記ダミー層は、前記ビットラインの間の半導体基板上に形成された半 導体装置とすることができる。本発明によれば、ビットラインに接続するコンタクトホー ルを形成することができる。
[0016] 本発明は、前記ダミー層は、前記ワードラインの長手方向に連続的に形成され、前 記コンタクトホールを含む開口部を有する半導体装置とすることができる。本発明に よれば、ワードライン形成時の近接効果によるワードライン幅の分布を抑制することが できる。また側壁層を形成した場合は、側壁層の幅および形状の分布の抑制、ビット ラインと半導体基板間のリーク電流の抑制が可能となる。
[0017] 本発明は、前記ワードラインおよび前記ダミー層の両側に側壁層を有する半導体 装置とすることができる。本発明によれば、ダミー層により、側壁層の幅および形状の 分布を抑制することができる。また、コンタクトホールがビットライン力もずれた場合も ビットラインと半導体基板間のリーク電流を抑制することができる。
[0018] 本発明は、前記側壁層は前記ビットラインと重なる半導体装置とすることができる。
本発明によれば、ビットラインと半導体基板間のリーク電流をより抑制することができ る。
[0019] 本発明は、半導体基板内にビットラインを形成する工程と、前記半導体基板上に O NO膜を形成する工程と、前記 ONO膜上に、前記ビットラインの幅方向に延在するヮ 一ドラインを形成する工程と、前記ビットラインの長手方向に延在し、前記ビットライン と配線層を接続するコンタクトホールが形成されるべきビットラインコンタクト領域内の 前記 ONO膜上にダミー層を形成する工程と、を有する半導体装置の製造方法であ る。本発明によれば、ダミー層により、ワードライン形成時の近接効果を抑制し、ヮー ドラインの幅の分布を抑制することができる。
[0020] 本発明は、前記ダミー層を形成する工程は前記ワードラインを形成する工程を含む 半導体装置の製造方法とすることができる。本発明によれば、ダミー層を形成するェ 程を削減することができる
[0021] 本発明は、前記ダミー層を形成する工程は、前記ワードラインを形成する工程と同 時に前記ビットラインコンタクト領域内に、前記ワードラインの長手方向に延在するダ ミー層になるべき層を形成する工程と、前記ビットライン上の前記ダミー層になるべき 層を除去する工程と、を含む半導体装置の製造方法とすることができる。本発明によ れば、ワードラインの幅の分布をより抑制することができる。
[0022] 本発明は、前記ワードラインおよび前記ダミー層の両側に側壁層を形成する工程を 有する半導体装置の製造方法とすることができる。ダミー層により、側壁層の幅およ び形状の分布を抑制することができる。また、コンタクトホールがビットライン力もずれ た場合もビットラインと半導体基板間のリーク電流を抑制することができる。
発明の効果
[0023] 本発明によれば、ワードライン幅の分布の抑制、側壁層の幅および形状の分布の 抑制、または、ビットラインと半導体基板間のリーク電流の抑制が可能な半導体装置 およびその製造法を提供することができる。
図面の簡単な説明
[0024] [図 1]図 1は従来例に係るフラッシュメモリの製造工程を示す図（その 1)であり、図 l (a )は上視図、図 1 (b)は図 1 (a)の A— A断面図、図 1 (c)は図 1 (a)の B— B断面図で ある。
[図 2]図 2は従来例に係るフラッシュメモリの製造工程を示す図（その 2)であり、図 2 (a )は上視図、図 2 (b)は図 2 (a)の A— A断面図、図 2 (c)は図 2 (a)の B— B断面図で ある。
[図 3]図 3は従来例に係るフラッシュメモリの製造工程を示す図（その 3)であり、図 3 (a )は上視図、図 3 (b)は図 3 (a)の A— A断面図、図 3 (c)は図 3 (a)の B— B断面図で ある。
[図 4]図 4は実施例 1に係るフラッシュメモリの製造工程を示す図（その 1)であり、図 4 ( a)は上視図、図 4 (b)は図 4 (a)の A— A断面図、図 4 (c)は図 4 (a)の B— B断面図で ある。
[図 5]図 5は実施例 1に係るフラッシュメモリの製造工程を示す図（その 2)であり、図 5 ( a)は上視図、図 5 (b)は図 5 (a)の A— A断面図、図 5 (c)は図 5 (a)の B— B断面図で ある。
[図 6]図 6は実施例 1に係るフラッシュメモリの製造工程を示す図（その 3)であり、図 6 ( a)は上視図、図 6 (b)は図 6 (a)の A— A断面図、図 6 (c)は図 6 (a)の B— B断面図で ある。
圆 7]図 7は実施例 1に係るフラッシュメモリの製造工程を示す図（その 4)であり、図 7( a)は上視図、図 7(b)は図 7 (a)の A— A断面図、図 7 (c)は図 7 (a)の B— B断面図で ある。
圆 8]図 8は実施例 1に係るフラッシュメモリの製造工程を示す図（その 5)であり、図 8( a)は上視図、図 8(b)は図 8 (a)の A— A断面図、図 8 (c)は図 8 (a)の B— B断面図で ある。
圆 9]図 9は実施例 1に係るフラッシュメモリの製造工程を示す図（その 6)であり、図 9( a)は上視図、図 9(b)は図 9 (a)の A— A断面図、図 9 (c)は図 9 (a)の B— B断面図で ある。
圆 10]図 10は実施例 1に係るフラッシュメモリの製造工程を示す図（その 7)であり、図 10(a)は上視図、図 10(b)は図 10 (a)の A— A断面図、図 10(c)は図 10(a)の B— B断面図である。
[図 11]図 11 (a)および図 11 (b)は実施例 1に係るフラッシュメモリのコンタクトホール 周辺の断面図である。
圆 12]図 12は実施例 2に係るフラッシュメモリの製造工程を示す図であり、図 12(a) は上視図、図 12(b)は図 12(a)の A— A断面図、図 12(c)は図 12(a)の B— B断面 図である。
圆 13]図 13は実施例 3に係るフラッシュメモリの製造工程を示す図（その 1)であり、図 13(a)は上視図、図 13(b)は図 13 (a)の A— A断面図、図 13(c)は図 13(a)の B— B断面図である。
圆 14]図 14は実施例 3に係るフラッシュメモリの製造工程を示す図（その 2)であり、図 14(a)は上視図、図 14(b)は図 14 (a)の A— A断面図、図 14(c)は図 14(a)の B— B断面図である。
圆 15]図 15は実施例 3に係るフラッシュメモリの製造工程を示す図（その 3)であり、図 15(a)は上視図、図 15(b)は図 15 (a)の A— A断面図、図 15(c)は図 15(a)の B— B断面図である。
発明を実施するための最良の形態 [0025] 以下、図面を用い本発明の実施例につき説明する。
実施例 1
[0026] 図 4 (a)ないし図 10 (c)を用い、実施例 1に係るフラッシュメモリの製造方法につい て説明する。なお、図 4 (a)、図 5 (a)、図 6 (a)、図 7 (a)、図 8 (a)、図 9 (a)および図 1 0 (a)では、 ONO膜 14、層間絶縁膜 30、配線層 34および保護膜 36は図示していな い。
[0027] 図 4 (a)な 、し図 4 (c)を参照に、 P型シリコン半導体基板 10 (または半導体基板内 の P型領域）内に砒素をイオン注入し、ビットライン 12を形成する。ビットライン 12は図 4 (a)の B— B方向に延在して 、る。半導体基板 10上に ONO膜 14を以下のように形 成する。トンネル酸ィ匕膜として酸ィ匕シリコン膜を例えば熱酸ィ匕膜法で、トラップ層とし て窒化シリコン膜を例えば CVD法で、トップ酸ィ匕膜として酸ィ匕シリコン膜を例えば CV D法を用い順次形成する。
[0028] 図 5 (a)ないし図 5 (c)を参照に、全面にわたり多結晶シリコン膜 15 (ワードラインとな るべき膜)を形成する。多結晶シリコン膜 15は例えば CVD法を用い形成し、 200nm の膜厚を有する。
[0029] 図 6 (a)ないし図 6 (c)を参照に、多結晶シリコン膜 15上にフォトレジスト（図示せず） を塗布し、露光技術を用い、所定領域に開口部を設ける。ェンチッグ法により多結晶 シリコン膜 15を除去しワードライン 16およびダミー層となるべき層 42を形成する。この とき、ダミー層となるべき層 42はビットラインコンタクト領域 40に形成され、ワードライン 16のワードライン 16の長手方向に延在する。このとき、例えばワードライン 16の幅は 140nm、ワードライン間隔は 80nm、ダミー層となるべき層 42の幅は 430nm、ダミー 層となるべき層 42と隣接するワードライン 16との間隔は
80應とする。
[0030] このように、ダミー層となるべき層 42と隣接するワードライン 16bの間隔は、ワードラ イン 16間隔と実質的に同じとすることができる。これにより、ワードライン 16およびダミ 一層となるべき層 42を形成するためのフォトレジストを露光する際、ダミー層となるベ き層 42に隣接するワードライン 16bの両側には、その他のワードライン 16と実質的に 同じ間隔でパターンが存在する。そのため、近接効果に起因しビットラインコンタクト 領域 40に隣接するワードライン 16bの幅が異なることを抑制できる。なお、ダミー層と なるべき層 42と隣接するワードライン 16bの間隔がワードライン 16間隔と実質的に同 じとは、近接効果起因のワードライン 16幅の分布カ モリセルの電気的特性分布に 影響を及ぼさな 、程度に同じであればょ 、。
[0031] 図 7 (a)ないし図 7 (b)を参照に、通常の露光技術およびエッチング技術を用い、ダ ミー層となるべき層 42をエッチングし、ビットラインコンタクト領域 40内のビットライン 1 2間にダミー層 44を形成する。
[0032] 図 8 (a)ないし図 8 (b)を参照に、ワードライン 16およびダミー層 44を覆うように窒化 シリコン膜 20を CVD法により形成する。窒化シリコン膜 20の膜厚は例えば 60nmと する。なお、ワードライン 16およびダミー層となるべき層 42形成時にエッチングされる トップ酸ィ匕膜の補充、ストレス緩和を目的に、酸ィ匕シリコン膜を形成後窒化シリコン膜 を形成しても良い。
[0033] 図 9 (a)ないし図 9 (c)を参照に、窒化シリコン膜 20を全面にわたりエッチングする。
これにより、ワードライン 16の間に側壁層 20、ダミー層 44とワードライン 16bの間に側 壁層 20b、ダミー層 44のビットライン側に窒化シリコン膜からなる側壁層 20cがそれぞ れ形成される。このとき側壁層 20cの幅は例えば 60nmとなる。ダミー層 44とワードラ イン 16bの間に形成される側壁層 20bの幅および形状はワードライン 16間の側壁層 の幅および形状とほぼ同じとなる。このため、ダミー層 44とワードライン 16bの間に形 成される側壁層 20bに起因する応力はワードライン 16間の側壁層 20とほぼ同じとな る。このように、側壁層 20の幅および形状の分布を抑制することができる。
[0034] 実施例 1にお!/、ては、ダミー層 44間の領域では、ビットラインコンタクト領域 40に隣 接するワードライン 16bの側部の側壁層 20bは従来例とほぼ同じ幅と形状を有してい る。よって、この領域の側壁層 20bに起因する応力はワードライン 16間の側壁層 20 に起因する応力とは異なる。しかし、メモリセルのチャネルはダミー層 44に隣接して いる。よって、ダミー層 44とワードライン 16bの間に形成される側壁層 20bに起因する 応力の方が、メモリセルの電気的特性により支配的に影響する。よって、メモリセルの 電気的特性分布は従来例より抑制することができる。
[0035] 図 10 (a)ないし図 10 (c)を参照に、ワードライン 16、ダミー層 44、側壁層 20、 ON O膜 14上に、層間絶縁膜 30として酸ィ匕シリコン膜を例えば TEOS法を用い形成する 。層間絶縁膜 30および ONO膜 14に、ビットラインコンタクト領域 40内のビットライン 1 2に接続するコンタクトホール 32を形成する。コンタクトホール 32内をタングステン (W )等のプラグ金属で埋め込む。層間絶縁膜 30上に、ビットライン 12の長手方向に延 在し、コンタクトホール 32を介しビットライン 12に接続する配線層 34を例えばアルミ- ゥム (A1)等を用い形成する。配線層 34および層間絶縁膜 30上に保護膜 36として酸 化シリコン膜を形成する。以上により、実施例 1に係るフラッシュメモリが完成する。
[0036] 図 11 (a)および図 11 (b)は図 10 (b)のコンタクトホール 32周辺の図である。同じ構 成の部材は同じ符号を付し説明を省略する。図 11 (a)のように、露光の際、コンタクト ホール 32が左方向にずれた場合を考える。ビットライン 12横の半導体基板 10上に は窒化シリコン膜 20からなる側壁層 20cが設けられている。層間絶縁膜 30を側壁層 20cに対し選択的にエッチングすることにより、コンタクトホール 32が半導体基板 10 に接することを防止することができる。これにより、ビットライン 12と半導体基板 10間の リーク電流を抑制することができる。また、図 11 (b)のように、側壁層 20cをビットライ ン 12と重なるように形成する（図中符号 21)。これにより、ダミー層 44が左方向にず れて形成された場合であっても、半導体基板 10上に側壁層 20cを残存させることが できる。これにより、コンタクトホール 32が半導体基板 10に接することを防止すること ができる。これにより、ビットライン 12と半導体基板 10間のリーク電流を抑制すること ができる。
[0037] 実施例 1に係るフラッシュメモリは、半導体基板 10中に設けられたビットライン 12と、 半導体基板 10上に設けられた ONO膜 14と、 ONO膜 14上に設けられ、ビットライン 12の幅方向に延在するワードライン 16と、ビットライン 12の長手方向に延在し、ビット ライン 12と配線層 34を接続するコンタクトホール 32が形成されたビットラインコンタク ト領域 40内に設けられたダミー層 44と、を有している。ビットラインコンタクト領域 40 に隣接するワードライン 16bのビットラインコンタクト領域 40側にダミー層 44が設けて あるため、ワードライン 16形成時の近接効果を抑制し、ワードライン 16の幅の分布を 抑制することができる。また、実施例 1のように側壁層 20を形成した場合、ワードライ ン 16bとダミー層 44との間にワードライン 16の間の側壁層 20と同じ幅および形状を 有する側壁層 20bを設けることができる。よって、側壁層 20の幅および形状の分布を 抑制することができる。また、コンタクトホール 32がビットライン 12からずれた場合も側 壁層 20cによりビットライン 12と半導体基板 10間のリーク電流を抑制することができる
[0038] また、ダミー層 44はワードライン 16と同じ多結晶シリコン膜 15より形成しており膜厚 を意図的には変えていない。つまり、ダミー層 44の膜厚はワードライン 16の膜厚と実 質的に同じである。これにより、ワードライン 16の幅の分布をより抑制することができる 。実施例 1のように側壁層 20を形成した場合、側壁層 20bの幅および形状の分布を 抑帘 Uすることができる。
[0039] また、ダミー層 44と隣接するワードライン 16bとの距離は、ワードライン 16間の距離 と実質的に同じである。これにより、ワードライン 16形成時の近接効果をより抑制する ことができる。よって、ワードライン 16の幅の分布をより抑制することができる。また、実 施例 1のように側壁層 20cを形成した場合、側壁層 20の幅および形状の分布をより 抑帘 Uすることができる。
[0040] さらに、ダミー層 44は、ビットライン 12の間の半導体基板 10上に形成されている。こ れにより、ビットライン 12に接続するコンタクトホール 32を形成することができる。また 、実施例 1のように側壁層 20を形成した場合、コンタクトホール 32がビットライン 12か らずれた場合も側壁層 20cによりビットライン 12と半導体基板 10間のリーク電流を抑 ff¾することができる。
[0041] さらに、ワードライン 16およびダミー層 44の両側に側壁層 20を有する。これにより、 ダミー層 44とワードライン 16bの間に形成される側壁層 20bに起因する応力をワード ライン 16間の側壁層 20とほぼ同じとすることができる。また、コンタクトホール 32がビ ットライン 12からずれた場合も側壁層 20cによりビットライン 12と半導体基板 10間のリ ーク電流を抑制することができる。
[0042] さらに、側壁層 20cはビットライン 12と重なっている。これにより、コンタクトホール 32 力 Sビットライン 12からずれて形成された場合も、ビットライン 12と半導体基板 10間にリ ーク電流が流れることを抑制することができる。
[0043] 実施例 1に係るフラッシュメモリの製造工程は、半導体基板 10内にビットライン 12を 形成する工程、半導体基板 10上に ONO膜 14を形成する工程と、 ONO膜 14上に、 ビットライン 12の幅方向に延在するワードライン 16を形成する工程、ビットライン 12の 長手方向に延在し、ビットライン 12と配線層 34を接続するコンタクトホール 32が形成 されるべきビットラインコンタクト領域 40内の ONO膜 14上にダミー層 44を形成する 工程と、を有している。これにより、ワードライン 16の幅の分布を抑制することができる 。また、実施例 1のように側壁層 20を形成した場合、側壁層 20の幅および形状の分 布を抑制することができる。また、ビットライン 12と半導体基板 10間のリーク電流を抑 ff¾することができる。
[0044] また、ダミー層 44を形成する工程はワードライン 16を形成する工程を含んでいる。
これにより、ダミー層 44を形成する工程を削減することができる。
[0045] さらに、ダミー層 44を形成する工程は、ワードライン 16を形成する工程と同時にビッ トラインコンタクト領域 40内に、ワードライン 16の長手方向に延在するダミー層 44に なるべき層 42を形成する工程と、ビットライン 12上のダミー層 44となるべき層 42を除 去する工程と、を含んでいる。これにより、ワードライン 12を形成する場合はダミー層 44となるべき層 42が隣接するワードライン 16bに沿って連続して形成されているため 、ワードライン 16形成時の近接効果をより抑制することができる。よって、ワードライン 16の幅の分布をより抑制することができる。
[0046] さらに、ワードライン 16およびダミー層 44の両側に側壁層 20を形成する工程を有 する。これにより、ダミー層 44とワードライン 16bの間に形成される側壁層 20bに起因 する応力をワードライン 16間の側壁層 20とほぼ同じとすることができる。また、ビットラ イン 12と半導体基板 10間のリーク電流を抑制することができる。
実施例 2
[0047] 図 12 (a)ないし図 12 (c)を用い、実施例 2に係るフラッシュメモリの製造方法につい て説明する。なお、図 12 (a)では、 ONO膜 14は図示していない。また、実施例 1と同 じ部材は同じ符号を付し説明を省略する。
[0048] 実施例 1の図 4 (a)ないし図 5 (c)と同じ製造工程を行う。これにより、全面に多結晶 シリコン膜 15が形成されている。次に、図 12 (a)ないし図 12 (c)を参照に、多結晶シ リコン膜 15上にフォトレジスト（図示せず)を塗布し、露光技術を用い、所定領域に開 口部を設ける。ェンチング法により多結晶シリコン膜 15を除去しワードライン 16およ びダミー層 44を形成する。その後、実施例 1の図 8 (a)ないし図 10 (c)と同じ製造ェ 程を行う。これにより、実施例 2に係るフラッシュメモリが完成する。
[0049] 実施例 2によれば、実施例 1のようにダミー層となるべき層 42を形成せず多結晶シリ コン膜 15からダミー層 44を形成している。このため、製造工程を削減することができ る。しかし、ワードライン 16を形成する際、ビットラインコンタクト領域 40に隣接するヮ 一ドライン 16bのビットラインコンタクト領域 40側には部分的にダミー層 44が配置され ているため近接効果の抑制は実施例 1ほど十分ではない。よって、ワードライン 16の 幅の分布は実施例 1より大きくなる。そこで、近接効果の抑制を重視する際は実施例 1を用い、製造工程の削減を重視する際は実施例 2を用いることが好ましい。
実施例 3
[0050] 図 13 (a)ないし図 15 (c)を用い、実施例 3に係るフラッシュメモリの製造方法につい て説明する。なお、図 13 (a)、図 14 (a)および図 15 (a)では、 ONO膜 14、層間絶縁 膜 30、配線層 34および保護膜 36は図示していない。また、実施例 1と同じ部材は同 じ符号を付し説明を省略する。
[0051] 実施例 1の図 4 (a)ないし図 6 (c)と同じ製造工程を行う。これにより、ワードライン 16 と、ビットラインコンタクト領域に 40ダミー層となるべき層 42が形成される。この際、実 施例 1と同様に、ダミー層となるべき層 42と隣接するワードライン 16bの間隔は、ヮー ドライン 16同士が隣接する間隔と実質的に同じとする。これにより、実施例 1と同様に 、ワードライン 16の幅の分布を抑制できる。次に、図 13 (a)ないし図 13 (c)を参照に 、通常の露光法およびエッチング法を用い、ダミー層となるべき層 42のコンタクトホー ル 32が形成されるべき領域の周辺に例えば直径 180nmの開口部を設けダミー層 4 6を形成する。
[0052] 図 14 (a)ないし図 14 (c)を参照に、ワードライン 16およびダミー層 46を覆うように 窒化シリコン膜 20を CVD法により形成する。窒化シリコン膜 20全面をエッチングする 。これにより、ワードライン 16の間の側壁層 20、ダミー層 46とワードライン 16bの間の 側壁層 20d、ダミー層 46の開口部内に窒化シリコン膜からなる側壁層 20eが形成さ れる。側壁層 20eの幅は例えば 60nmとなる。ここで、ダミー層 46の開口部内に形成 された側壁層 20e内にはコンタクトホール 32を形成できる程度の開口が残存するよう に開口部の大きさ側壁層 20eの幅を決めることが好ま 、。
[0053] ダミー層 46がワードライン 16の長手方向に延在しているため、ダミー層 46とワード ライン 16bの間に形成される側壁層 20dの幅および形状と、ワードライン 16間の側壁 層 20の幅および形状とは、ワードライン 16長手方向にわたりほぼ同じとなる。このた め、ダミー層 46とワードライン 16bの間に形成される側壁層 20dに起因する応力はヮ 一ドライン 16間の側壁層 20とほぼ同じとなる。このように、ダミー層 44がワードライン 16の長手方向に分割している実施例 1および実施例 2と比べ、よりメモリセルの電気 的特性の分布を抑制することができる。
[0054] 次に、図 15 (a)ないし図 15 (c)を参照に、実施例 1の図 10 (a)ないし図 10 (c)と同 様に、ワードライン 16、ダミー層 46、側壁層 20上に層間絶縁膜 30を形成する。層間 絶縁膜 30に、ダミー層 46の開口部の中心領域を通過するようにコンタクトホール 32 を形成する。その後、実施例 1と同様に、配線層 34、保護膜 36を形成する。これによ り、実施例 3に係るフラッシュメモリが完成する。
[0055] 実施例 3においては、コンタクトホール 32の周囲が側壁層 20cで囲まれている。そ のため、コンタクトホール 32がワードライン 16の長手方向にずれた場合、ビットライン 12と半導体基板 10の間にリーク電流が流れることを抑制できる。
[0056] 実施例 3は、ダミー層 46が、ワードライン 16の長手方向に連続的に形成されており 、コンタクトホール 32を含む開口部を有している。これにより、ワードライン 16形成時 の近接効果によるワードライン幅の分布を抑制することができる。また側壁層 20を形 成した場合、側壁層 20の幅および形状の分布の抑制、ビットラインと半導体基板 10 間のリーク電流の抑制が可能となる。
[0057] 実施例 1ないし実施例 3においては、ワードライン 16とダミー層 44、 46の膜厚は実 質的に同じである。しかし、例えばダミー層 44、 46の膜厚を変えることにより、ダミー 層 44、 46の側部に形成される側壁層 20c、 20eの幅を変えることができる。また、ヮ 一ドライン 14およびダミー層 44、 46として多結晶シリコン膜を用いた力 ワードライン として機能する金属であればよい。側壁層 20として窒化シリコン膜を使用したが、絶 縁膜であればよい。ただし、層間絶縁膜 30とのエッチング選択性を有することが好ま しい。
以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 半導体基板中に設けられたビットラインと、
前記半導体基板上に設けられた ONO膜と、
前記 ONO膜上に設けられ、前記ビットラインの幅方向に延在するワードラインと、 前記ビットラインの幅方向に延在し、前記ビットラインと配線層を接続するコンタクト ホールが形成されたビットラインコンタクト領域内に設けられたダミー層と、を具備する 半導体装置。
[2] 前記ダミー層の膜厚は前記ワードラインの膜厚と実質的に同じである請求項 1記載 の半導体装置。
[3] 前記ダミー層と隣接するワードラインとの距離は、前記ワードライン間の距離と実質 的に同じである請求項 1記載の半導体装置。
[4] 前記ダミー層は、前記ビットラインの間の半導体基板上に形成された請求項 1から 3 の!、ずれか一項記載の半導体装置。
[5] 前記ダミー層は、前記ワードラインの長手方向に連続的に形成され、前記コンタクト ホールを含む開口部を有する請求項 1から 3のいずれか一項記載の半導体装置。
[6] 前記ワードラインおよび前記ダミー層の両側に側壁層を有する請求項 1から 5の 、 ずれか一項記載の半導体装置。
[7] 前記側壁層は前記ビットラインと重なる請求項 6記載の半導体装置。
[8] 半導体基板内にビットラインを形成する工程と、
前記半導体基板上に ONO膜を形成する工程と、
前記 ONO膜上に、前記ビットラインの幅方向に延在するワードラインを形成するェ 程と、
前記ビットラインの長手方向に延在し、前記ビットラインと配線層を接続するコンタク トホールが形成されるべきビットラインコンタクト領域内の前記 ONO膜上にダミー層を 形成する工程と、を有する半導体装置の製造方法。
[9] 前記ダミー層を形成する工程は前記ワードラインを形成する工程を含む請求項 8記 載の半導体装置の製造方法。
[10] 前記ダミー層を形成する工程は、前記ワードラインを形成する工程と同時に前記ビ ットラインコンタクト領域内に、前記ワードラインの長手方向に延在するダミー層になる べき層を形成する工程と、前記ビットライン上の前記ダミー層をなるべき層を除去する 工程と、を含む請求項 9記載の半導体装置の製造方法。
前記ワードラインおよび前記ダミー層の両側に側壁層を形成する工程を有する請 求項 8から 11のいずれか一項記載の半導体装置の製造方法。
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