JPH01107556A - パターン形成方法およびそれを用いた半導体装置 - Google Patents

パターン形成方法およびそれを用いた半導体装置

Info

Publication number
JPH01107556A
JPH01107556A JP62266014A JP26601487A JPH01107556A JP H01107556 A JPH01107556 A JP H01107556A JP 62266014 A JP62266014 A JP 62266014A JP 26601487 A JP26601487 A JP 26601487A JP H01107556 A JPH01107556 A JP H01107556A
Authority
JP
Japan
Prior art keywords
pattern
distribution density
patterns
semiconductor device
role
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62266014A
Other languages
English (en)
Inventor
Kazuyuki Sukou
一行 須向
Yoshiaki Niimura
新村 嘉朗
Katsuhiro Nozaki
野崎 勝弘
Aritoshi Sugimoto
有俊 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62266014A priority Critical patent/JPH01107556A/ja
Publication of JPH01107556A publication Critical patent/JPH01107556A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パターン形成技術およびそれを用い。
た半導体装置に関し、特に、微細なパターン幅の多層配
線構造を有する半導体装置の製造に適用して有効な技術
に関する。
〔従来の技術〕
たとえば、半導体装置の製造における微細な回路パター
ンの形成技術については、株式会社工業調査会、昭和6
0年11月20日発行、「電子材料J 1985年11
月号別冊、P119〜P124に記載されている。
その概要は、半導体基板の全面に被着された目的の薄膜
の上に所定のパターンにフォトレジストを被着させて隠
蔽し、プラズマ化されて励起されたエツチングガスによ
って、外部に露出された薄膜を選択的に除去するドライ
エツチングにより、配線構造などの回路パターンを形成
するものである。
ところで、転写すべき回路パターンの微細化などに伴っ
て、フォトレジストの幅寸法に忠実に薄膜をエツチング
加工して寸法精度を向上させるためには、フォトレジス
トに隠蔽されて残存するパターンの側壁部の侵食を防止
して、゛薄膜の厚さ方向におけるエツチングが優位に進
行する異方性のエツチングを実現する必要がある。
このため、たとえば、エツチングガスの種類や雰囲気な
ど条件を適当に制御することにより、エツチング中にフ
ォトレジストから発生するガスの重合反応などによって
、フォトレジストに隠蔽されて残存するパターンの側壁
部に所定の物質の保護膜を形成し、残存させるべきパタ
ーンの幅方向におけるエツチングの進行を阻止してフォ
トレジストの幅寸法に忠実なパターンを形成することが
行われている。
〔発明が解決しようとする問題点〕
ところが、このようにパターンの側壁部に保護膜を形成
してエツチングの異方性を実現する場合などにおいては
、保護膜を形成する物質の供給源であるフォトレジスト
の分布密度、すなわち、パターンの分布密度にばらつき
がある場合には、分布密度の疎な部位に位置するパター
ンの側壁部に形成される保護膜の厚さが相対的に薄くな
り、幅方向のエツチングの進行速度が他の密な部位より
も大きくなる結果、分布密度の疎な領域に形成されるパ
ターンの幅寸法が、密な領域に形成されるパターンの幅
寸法よりも小さくなる、いわゆるローディング効果を生
じ、パターンの寸法精度が低下するという問題がある。
また、パターンの分布密度の偏りが大きい場合には、多
層配線構造などにおいて、より上層の配線パターンの下
地となる層間絶縁膜の凹凸が大きくなり、プラズマエツ
チングなどに際して、凸部に位置される配線パターンが
強い電界に曝されて損傷されたり、幅寸法のばらつきが
大きくなるなど、種々の問題があることを本発明者は見
出した。
本発明の目的は、分布密度の偏りに起因するパターンの
寸法のばらつきを低減して、寸法精度を向上させること
が可能なパターン形成技術を提供することにある。
本発明の他の目的は、配線構造または電極構造を構成す
るパターンの分布密度の偏りに起因する寸法のばらつき
を防止して、品質を向上させることが可能な半導体装置
を提供することにある。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、目的の役割を担う第1のパターンの分布密度
の疎な領域に、目的の役割に寄与しない第2のパターン
を第1のパターンと同時に形成するものである。
また本発明は、電気信号が導通される配線構造または電
極構造を構成する第1のパターンと、第1のパターンの
分布密度の疎な領域に第1のパターンと同時に形成され
、電気信号の導通に寄与しない第2のパターンとを備え
た半導体装置である。
〔作用〕
上記した手段によれば、目的の役割に寄与しない第2の
パターンの存在によって、目的の役割を担う第1のパタ
ーンの分布密度の偏りが緩和されるので、たとえば、フ
ォトリングラフィにおいて、露光および現像が均一に行
われるとともに、フォトレジストをマスクとするドライ
エツチングなどにおいては、フォトレジストパターンか
ら放出され、パターンの側壁部に保護膜を形成するガス
の量が均一となり、第1のパターンの側壁部などに形成
される保護膜が均一に形成される。
これにより、分布密度の偏りに起因して第1のパターン
の側壁部のエツチング量に過不足を生じるローディング
効果の発現が抑制されるので、分布密度の偏りに起因す
る第1のパターンの寸法のばらつきが低減され、寸法精
度を向上させることができる。
また、上記した手段によれば、電気信号が導通される配
線構造または電極構造を構成する第1のパターンの分布
密度の偏りが、第2のパターンの存在によって均一化さ
れるので、フォトリソグラ・フィによる第1のパターン
の形成に際して、ローディング効果の発現を抑制するこ
とができ、配線構造または電極構造を構成する第1のパ
ターンの寸法精度が向上され、半導体装置の動作特性な
どの品質が向上される。
〔実施例〕
第1図は、本発明の一実施例であるパターン形成方法に
よって製作される半導体装置の要部を示す平面図であり
、第2図は第1図において線■−■で示される部分の略
断面図、さらに、第3図(a)〜(C)は、本実施例に
おけるパターン形成方法の一例を工程順に示す説明図で
ある。
また、第4図は、従来技術による半導体装置の要部を示
す平面図であり、第5図は第4図において線■−■で示
される部分の略断面図である。
本実施例の半導体装置1においては、たとえば、シリコ
ンなどの半導体からなる基板2の上に被着された、たと
えば金属などの導電性物質からなる薄膜3を後述のフォ
トリングラフィによって所定のパターンに加工すること
によって、配Sm造または電極構造などをなし、電気信
号が導通される複数の第1のパターン3aが形成されて
いる。
この場合、複数の前記第1のパターン3aの分布密度が
疎な領域Aには、該第1のパターン3aと同時に薄膜3
から形成された複数の第2のパターン3bが配設されて
おり、’tlE1のパターン3aの分布密度の偏りが、
箪2のパターン3bの存在によって緩和され、均一化さ
れるように構成されている。
ここで、基板2に被着された薄膜3からの第1のパター
ン3aふよび第2のパターン3bの形成過程の一例とし
ては、たとえば第3図(a)〜(C)に示されるように
なる。
すなわち、同図(a)に示されるように、基板2に被着
された薄膜3の上には、全面にわたって所定の有機化合
物などの物質からなるネガ型のフォトレジスト4が塗布
され、このフォトレジスト4を、たとえば、光またはX
線または電子線5によって所定の形状に露光することで
、第1のパターン3aと第2のパターン3bとが同時に
フォトレジスト4に転写される。
そして、所定の図形に露光されたフォトレジスト4を、
図示しない所定の現像液などに浸漬することによって、
同図(ハ)に示されるように、光またはX線または電子
線5による露光領域以外の部位が溶解・除去され、半導
体装置1の配線構造や電極構造などを構成する目的の第
1のパターン3aに対応するフォトレジストパターン4
aと、第1のパターン3aの密度の疎な領域Aに配設さ
れる第2のパターン3bに対応するフォトレジストパタ
ーン4bとが所定の形状に薄膜3の上に残存される。
さらに、同図(C)に示されるように、薄膜3の上に所
定の形状に残存されたフォトレジストパターン4aおよ
び4bをマスクとして、プラズマエツチングなどによっ
て薄膜3の露出した部位を選択的に蝕刻・除去すること
により、フォトレジストパターン4a右よび4bの下に
、第1のパターン3aおよび第2のパターン3bが形成
される。
ところで、目的の第1のパターン3aの幅寸法が微細化
すると、エツチング過程における側壁部の侵食などのパ
ターン幅寸法に与える影響が無視できなくなり、このた
め、フォトレジスト4の成分やエツチング条件などを適
当に制御することにより、フォトレジストパターン4a
から発生されるガスを重合させることなどによって、側
壁部に保護膜を形成しながらエツチングを進行させるこ
とが行われる。
その場合、東4図および第5図に示される従来技術のよ
うに、分布密度などに配慮することなく、目的の第1の
パターン3aのみを形成する場合には、該第1のパター
ン3aの分布密度のばらつき、すなわち、第1のパター
ン3aをマスクするフォトレジストパターン4aの分布
密度のばらつきを生じることは避けられない。
このため、フォトレジストパターン4aから発生される
ガスによって形成される側壁の保護膜の厚さなどが不均
一になり、側壁部の侵食に対する保護膜の保護効果に差
異が生じ、目的の第1のパターン3aの幅寸法が該第1
のパターン3aの分布密度に影響される、いわゆるロー
ディング効果が顕著となる。
ところが、本実施例においては、目的の第1のパターン
3aとともに、この第1のパターン3aの分布密度が疎
な領域Aに第2のパターン3bが同時に形成されるので
、第1のパターン3aに対応するフォトレジストパター
ン4aの分布密度の偏りが第2のパターン3bに対応す
るフォトレジ。
ストパターン4bの存在によって緩和される。
この結果、たとえば、エツチングに際して、第一1のパ
ターン3aおよび第2のパターン3bの上にそれぞれ存
在するフォトレジストパターン4aおよび4bから発生
される図示しないガスなどの重合によって、第1のパタ
ーン3aおよび第2のパターン3bの側壁部には、第1
のパターン3aの分布密度の偏りなどに影響されること
なく、均一に保護膜が形成された状態でエツチングを進
行させることができ、前述のようなローディング効果の
発現が確実に抑制されるので、半導体装[1の配線構造
や電極構造などを構成する目的の第1のパターン3aの
幅寸法を目的の値に高精度に形成することができる。
このことは、エツチング工程に限らず、前段の露光およ
び現像工程においても同様である。
すなわち、露光工程においては、目的の第1のパターン
3aの幅や配設間隔などが微細化すると、あるパターン
の露光部位は周囲に配設されたパターンの露光光などの
影響を受けるため、パターンの分布密度の偏りによって
露光の過不足を生じることは避けられないが、本実施例
においては、第1のパターン3aを露光するための光ま
たはX線または電子115の照射密度が、第2のパター
ン3bを露光するための光またはX線または電子線5に
よって均一化され、フォトレジストパターン4aの幅寸
法を、第1のパターン3aをマスクするための目的の値
に高精度に形成することができる。
同様に現像工程においては、現像液とフォトレジストパ
ターン4aおよび4bとの接触状態が均一化され、分布
密度の偏りなどに起因して現像に過不足を生じることが
ない。
こうして、基板2の上に、分布密度の偏りなどに影響さ
れることなく幅寸法などが正確に形成され、配線構造や
電極構造などをなす第1のパターン3aと、配線構造や
電極構造などの構成に寄与しない第2のパターン3bの
上に、第2図に示されるように、層間絶縁膜6を被着さ
せた後、さらに、前述と同様の手順で層間絶縁膜6の上
に配線構造7などが形成され、第1のパターン3aと、
より上層の配線構造7またはより下層の図示し7Iい素
子構造などとを、層間絶縁膜6などに形成された複数の
導通孔8を介して相互に接続することにより、多層配線
構造の半導体装置1が構成される。
ここで、同図に示されるように、層間絶縁膜6の形成に
際して、下地となる基板2の上に第1のパターン3aの
分布の偏りを緩和するように第2のパターン3bが形成
されているため、たとえば、第5図に示されるように、
目的の第1のパターン3aのみを形成した従来技術の場
合のように、層間絶縁膜6の表面形状に大きな凹凸や起
伏などを生じることがなく、層間絶縁膜60表面を平坦
化することができる。
この結果、層間絶縁膜6の上における配線構造7などの
形成に際して、下地の層間絶縁膜6の凹凸や起伏などが
大きいことに起因するパターンの幅寸法のばらつきなど
が回避され、目的の幅寸法に高精度に配線構造7などを
形成することができる。
これにより、半導体装置1において、配線構造や電極構
造などをなす第1のパターン3aおよび配線構造7など
の幅寸法を、所期の設計値の通りに正確に形成すること
ができ、動作特性などが安定となり、半導体装!I!1
の品質が向上される。
このように、本実施例においては以下の効果を得ること
ができる。
(1)、半導体装11の配線構造または電極構造などを
なし、所定の電気信号が導通される第1のパターン3a
とともに、該第1のパターン3aの分布密度が疎な領域
Aに、電気信号の導通などに寄与しない第2のパターン
3bを同時に形成することで、第1のパターン3aの分
布密度の偏りが緩和されるため、たとえば、フォトリン
グラフィによる第1のパターン3aおよび第2のパター
ン3bの形成に際して、光またはX線または電子115
Q照射密度の均一化および現像液との接触状態の均一化
などが実現され、過不足のない露光および現像を行うこ
とができ、正確な寸法のフォトレジストパターン4aお
よび4bを形成することができるとともに、このフォト
レジストパターン4apよび4bをマスクとするドライ
エツチングにおいては、フォトレジストパターン4aお
よび4bから発生されるガスなどによるパターン側壁部
の保護膜の形成を均一にすることができる。
この結果、第1のパターン3aの分布密度のば −らつ
きなどの影響によって、第1のパターン3aの幅寸法に
ばらつきを生じるローディング効果の発現が確実に抑制
され、第1のパターン3aの幅寸法などを所期の値に高
精度に形成することができる。
これにより、第1パターン3aなどによって多層配線構
造などが形成される半導体装置1において、配線構造や
電極構造などをなす第1のパターン3aの幅寸法のばら
つきなどに′起因する動作特性などが不安定になること
が回避され、半導体装置1の動作特性などの品質を向上
させることができる。
(2)、前記(1)の結果、半導体装置1の多層配線構
造などの形成において、第1のパターン3aおよび第2
のパターン3bの上に被着される層間、絶縁膜6などの
凹凸や起伏などが、第1のパターン3aの分布密度の偏
りを反映して太き(なることがなく、平坦化され、より
上層の配線構造7の形成などに際して、該配線構造70
幅寸法などを所期の値に高精度に形成することができる
(3)、前記(1]、(2)の結果、フォトリングラフ
ィによる半導体装置1の製造における歩留りを向上させ
ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、半導体装置において第1のパターンが担う役
割としては、電気信号の導通などに限らず、他のいかな
る機能であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路パタ
ーンの形成技術に適用した場合について説明したが、こ
れに限定されるものではなく、フォトリングラフィによ
って微細なパターンを高精度に形成することが必要とさ
れる技術に広(適用することができる。
[発明の効果] 本願に右いて開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
すなわち、目的の役割を担う第1のパターンの分布密度
の疎な領域に、前記役割に寄与しない第2のパターンを
前記第1のパターンと同時に形成するので、目的の役割
に寄与しない第2のパターンの存在によって、目的の役
割を担う第1のパターンの分布密度の偏りが緩和され、
たとえば、フォトリソグラフィにおいて、露光および現
像が均一に行われるとともに、フォトレジストをマスク
とするドライエツチングなどにおいては、フォトレジス
トパターンから放出され、パターンの側壁部に保護膜を
形成するガスの量が均一となり、第1のパターンの側壁
部などに形成される保護膜が均一に形成される。
これにより、分布密度の偏りに起因して第1のパターン
の側壁部のエツチング量に過不足を生じるローディング
効果の発現が抑制されるので、分布密度の偏りに起因す
る第1のパターンの寸法のばらつきが低減され、寸法精
度を向上させることができる。
また、本発明によれば、電気信号が導通される配線構造
または電極構造を構成する第1のパターンと、この第1
のパターンの分布密度の疎な領域に該第1のパターンと
同時に形成され、前記電気信号の導通に寄与しない第2
のパターンとを備えた半導体装置であるため、電気信号
が導通される配線構造または電極構造を構成する第1の
パターンの分布密度の偏りが、′!J2のパターンの存
在1:゛よって均一化され、フォトリングラフィによる
第1のパターンの形成に際して、ローディング効果の発
現を抑制することができ、配線構造または電極構造を構
成する第1のパターンの寸法精度が向上され、半導体装
置の動作特性などの品質が向上される。
【図面の簡単な説明】
第1図は本発明の一実施例であるパターン形成方法によ
って製作される半導体装置の要部を示す平面図、 第2図は第1図において線■−■で示される部分の略断
面図、 第3図(a)〜(C)は本実施例におけるパターン形成
方法の一例を工程順に示す説明図、 第゛4図は従来技術による半導体装置の要部を示す平面
図、 第5図は第4図において線■−■で示される部分の略断
面図である。 1・・・半導体装置、2・・・基板、3・・・薄膜、3
a・・・第1のパターン、3b・・・第2のパターン、
4・・・フォトレジスト、4a。 4b・・・フォトレジストパターン、5・・・光または
X線または電子線、6・・・層間絶縁膜、7・・・配線
構造、8・・・導通孔、A・・・第1のパターンの分布
密度の疎な領域。 代 理 人 弁理士  筒 井 大 和第1図 第2図 6b     3a      3b   3a   
 3b   3m第3図 (a) ら (b) 4a、 4b・・・7ナトレジストバクーン(c)

Claims (1)

  1. 【特許請求の範囲】 1、目的の役割を担う第1のパターンの分布密度の疎な
    領域に、前記役割に寄与しない第2のパターンを前記第
    1のパターンと同時に形成することを特徴とするパター
    ン形成方法。 2、前記第1のパターンが、半導体集積回路における配
    線構造または電極構造であり、前記役割が電気信号の導
    通であることを特徴とする特許請求の範囲第1項記載の
    パターン形成方法。 3、前記第1および第2のパターンが、該第1および第
    2のパターンを隠蔽して被着されるフォトレジストから
    発生されるガスの重合物を、エッチング過程における前
    記第1および第2のパターンの側壁部に堆積させること
    によって、該第1および第2のパターンの幅寸法の縮退
    を防止するプラズマエッチングによって行われることを
    特徴とする特許請求の範囲第1項記載のパターン形成方
    法。 4、電気信号が導通される配線構造または電極構造を構
    成する第1のパターンと、この第1のパターンの分布密
    度の疎な領域に該第1のパターンと同時に形成され、前
    記電気信号の導通に寄与しない第2のパターンとを備え
    たことを特徴とする半導体装置。 5、所定の絶縁膜を介して、前記第1および第2のパタ
    ーンを複数層重ねて構成される多層配線構造を備えたこ
    とを特徴とする特許請求の範囲第4項記載の半導体装置
JP62266014A 1987-10-20 1987-10-20 パターン形成方法およびそれを用いた半導体装置 Pending JPH01107556A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62266014A JPH01107556A (ja) 1987-10-20 1987-10-20 パターン形成方法およびそれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62266014A JPH01107556A (ja) 1987-10-20 1987-10-20 パターン形成方法およびそれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JPH01107556A true JPH01107556A (ja) 1989-04-25

Family

ID=17425176

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62266014A Pending JPH01107556A (ja) 1987-10-20 1987-10-20 パターン形成方法およびそれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JPH01107556A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890991A2 (en) * 1997-06-30 1999-01-13 Siemens Aktiengesellschaft A layout design method for a semiconductor device
WO2007013155A1 (ja) * 2005-07-27 2007-02-01 Spansion Llc 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0890991A2 (en) * 1997-06-30 1999-01-13 Siemens Aktiengesellschaft A layout design method for a semiconductor device
EP0890991A3 (en) * 1997-06-30 2000-05-10 Siemens Aktiengesellschaft A layout design method for a semiconductor device
WO2007013155A1 (ja) * 2005-07-27 2007-02-01 Spansion Llc 半導体装置およびその製造方法
US8183622B2 (en) 2005-07-27 2012-05-22 Spansion Llc Flash memory device comprising bit-line contact region with dummy layer between adjacent contact holes
JP4965445B2 (ja) * 2005-07-27 2012-07-04 スパンション エルエルシー 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
JP3373455B2 (ja) 集積回路製造工程における同深の狭いコンタクトホールと広いトレンチとを同時に形成する方法
JPH07321011A (ja) 電子ビームの露光方法
JPH01107556A (ja) パターン形成方法およびそれを用いた半導体装置
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
JPH08227873A (ja) 半導体装置の製造方法
EP0057268A2 (en) Method of fabricating X-ray lithographic masks
US4826754A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
JPH0620903A (ja) 半導体装置の製造方法
JPS6246976B2 (ja)
JP3703918B2 (ja) パターン形成方法
JP2001015413A (ja) アライメントマーク及びアライメントマークの形成方法
JP3509761B2 (ja) レジストパターン形成方法及び微細パターン形成方法
JPH0590300A (ja) 半導体装置の製造方法
JPH0243171B2 (ja)
JPH0744147B2 (ja) アスペクト比の高い吸収体パターンを含む解像力の高いx線マスク
JPS5893327A (ja) 微細加工法
JPH0117253B2 (ja)
JPH02236549A (ja) フォトマスク製造方法
JPS63244622A (ja) 半導体装置の製造方法
KR100352492B1 (ko) 미세회로 형성방법
JPH04100229A (ja) 半導体装置の製造方法
JPH10274700A (ja) 超微細加工方法
JPH01304458A (ja) パターン形成方法
JPS63136631A (ja) パタ−ン形成方法
JPH0738371B2 (ja) 位置検出用マークの形成方法