KR100352492B1 - 미세회로 형성방법 - Google Patents

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Abstract

본 발명의 미세회로 형성방법은 소정의 두께를 갖는 포토레지스트층에 개구영역을 형성한 후 이온빔을 비스듬히 조사하여 절연층을 에칭한다. 이온빔의 조사각도와 포토레지스트층의 두께에 따라 절연층의 에칭영역이 결정되며 에천트를 작용시킴에 따라 절연층의 에칭영역에 대응하는 미세회로를 구현할 수 있게 된다.

Description

미세회로 형성방법{A METHOD OF FABRICATION FINE CIRCUIT}
본 발명은 회로등의 초미세선폭 구현방법에 관한 것으로, 특히 반도체공정이나 박막소자 제조공정 및 자기헤드 제조공정에서 포토레지스트의 두께와 이온빔의 조사각도를 조절함으로써 원하는 초미세선폭의 회로 등을 형성할 수 있는 초미세회로 구현방법에 관한 것이다.
근래, 전자산업이 발달됨에 따라, 정보의 집적이나 처리속도의 고속화에 대한 요구가 더욱 절실해지고 있다. 특히, 반도체나 박막소자와 같은 고집적부품에 대한 분야에서는 이러한 요구에 따라 연구가 더욱 활발해지고 있으며 자기기록헤드와 같은 기록매체관련분야에서도 고밀도 기록을 위해 이러한 요구가 증가하고 있는 실정이다.
그런데, 종래에는 고집적회로를 위한 미세회로나 고밀도 기록을 위한 미세선폭을 형성하기 위해 주로 노광기술을 이용하였다. 노광기술은 일반적으로 적층된 포토레지스트를 자외선과 같은 광을 조사하고 현상액을 작용시켜 일정패턴을 형성한 후 다시 에천트를 작용시켜 금속층을 에칭함으로써 회로를 형성하는 기술로서, 패턴을 형성하는 해상도에 일정한 한계가 있었다. 따라서, 미세회로를 형성하기 위해서는 고가의 노광장치가 필요하며, 실제 이러한 고가의 노광장치도 어느 한계 이상의 초미세회로를 형성하기란 불가능하였다.
이러한 노광기술의 한계를 극복하기 위해 근래 전자빔장치와 같은 다른 장치들이 개발되고 있지만, 이러한 장치는 대단히 고가의 장치일 뿐만 아니라 제조공정도 대단히 복잡하다는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 저가의 노광장치와 이온빔 발생장치를 사용하여 미세회로의 패턴이 용이하고 비용이 저렴한 미세회로 형성방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 미세회로 형성방법은, 금속층과, 상기 금속층 위에 형성된 절연층 및 상기 절연층 위에 형성된 소정의 두께를 갖는 포토레지스트층이 형성된 기판을 준비하는 단계와, 상기 포토레지스트층에 제1 폭을 갖는 개구영역을 형성하는 단계와, 상기 기판의 수직방향에 대하여 일정 각도로 경사지도록 이온빔을 상기 절연층에 조사함으로써 이온빔조사각도와 포토레지스트층의 두께로 정해지는 상기 제1 폭보다 작은 제2 폭을 갖는 개구영역을 형성하는 단계와, 상기 절연층에 형성된 제2 폭을 갖는 개구영역을 이용하여 에천트로 금속층을 에칭하여 회로를 형성하는 단계로 구성된다.
이온빔을 포토레지스트층에 비스듬히 조사함에 따라 이온빔의 일부가 포토레지스트층에 의해 블로킹되어 개구영역내 절연층의 일부 영역만이 이온빔에 의해 에칭된다. 따라서, 노광장치로 형성된 포토레지스트층의 개구영역보다 작은 폭을 갖는 절연층의 에칭영역(또는 개구영역)을 형성할 수 있다. 이와 같은 절연층의 에칭영역은 이온빔의 조사각도와 포토레지스층의 두께에 따라 달라지기 때문에, 상기 각도와 두께를 적절히 조절함으로써 노광장치로 결정된 선폭보다 미세한 회로를 구현할 수 있게 된다.
도 1은 본 발명에 따른 미세회로를 형성하기 위한 장치의 개념을 나타내는 도면.
도 2는 본 발명에 따른 미세회로를 형성하는 방법을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 이온빔 발생장치 3 : 지지대
5 : 기판 6 : 금속층
7 : 개구영역 8 : 절연층
10 : 포토레지스트층
이하, 첨부한 도면을 참조하여 본 발명에 따른 미세회로 형성방법을 설명한다. 도면에서는 비록 일반적인 형태의 미세회로 형성방법만이 도시되어 있지만, 본 발명의 개념을 이용하여 특정형태의 회로, 특정제품(예를 들면, 반도체부품이나 박막소자)의 미세회로를 형성하거나, 자기헤드와 같은 기록소자의 고밀도기록 제품을 제조하는 것은 본 발명의 기술분야에 속하는 자에게는 매우 자명한 일일 것이다.
도 1은 본 발명에 따른 미세회로를 형성하기 위한 장치를 나타낸다. 도면에서, 도면부호1은 이온이 방출되는 이온빔 발생장치를 나타내며 도면부호3은 회로가 형성된 기판(5)이 부착되는 지지대를 나타낸다. 도면에 도시된 바와 같이, 이온빔 발생장치(1)로부터 방출되는 이온빔은 지지대(3)에 장착된 기판(5)에 기판(5)의 수직선과 θ의 각도로 입사된다. 도면에는 상세하게 도시하지 않았지만, 상기 이온빔 발생장치는 Ar과 CHF3의 혼합가스에 고전압이 인가되어 플라즈마상태로 된 후 상기 플라즈마화된 이온을 방출한다.
도 2는 본 발명에 따른 미세회로 형성방법을 나타내는 도면이다. 우선 도 2(a)에 도시된 바와 같이, 기판(5) 위에 일반적인 회로에서 주로 사용되는 금속을 적층하여 금속층(6)을 형성한 후, 계속해서 절연층(8) 및 포토레지스트층(10)을 차례로 적층한다. 이어서, 도 2(b)에 도시된 바와 같이, 마스크로 상기 포토레지스트층(10)의 일부를 블로킹한 상태에서 자외선을 조사하고 현상액을 작용시켜 폭이 L인 개구영역(7)을 형성한 후 이온빔을 조사하여 절연층(8)을 에칭한다. 이온빔은 기판(1)에 비스듬하게 조사된다. 이온빔을 기판(5)의 수직방향에 대하여 θ로 조사하는 경우, 도면에 도시된 바와 같이 이온빔의 일부가 포토레지스트(10)에 의해 블로킹되기 때문에 실제의 개구영역(7) 내부에서 에칭되는 절연층(8)의 폭(l)은 포토레지스트의 개구영역(7)의 폭보다 작아지게 된다.
포토레지스트의 두께가 T이고 이온빔이 기판의 수직선에 대하여 θ의 각도로 조사된다고 가정할 때 실제 절연층(8)에서 이온빔에 의해 에칭되는 개구영역의 폭(l)은 다음의 수학식 1과 같다.
상기 수학식에 의하면, 이온빔의 조사에 의해 형성되는 절연층(8)의 에칭영역은 포토레지스트(10)의 두께와 조사각도에 따라 달라지게 된다. 즉, 포토레지스트(10)의 두께가 크면 클수록 절연층(8)의 에칭영역은 작아지게 되고 θ가 크면 클수록 에칭영역이 작아지게 된다(θ의 범위는 0°<θ< 90°이므로).
이온빔 발생장치는 Ar과 CHF3의 혼합가스를 사용하여 이온빔을 발생한다. 상기 Ar과 CHF3를 혼합한 상태에서 고전압을 인가함으로써 플라즈마상태로 이온빔을 발생시킨다.
또한, 절연층(8)으로는 알라미나(Al2O3)를 사용한다. 상기 Ar과 CHF3의 혼합가스로부터 발생되는 이온빔에 대한 절연층(8)의 에칭속도는 포토레지스트층(10)의 에칭속도에 비해 약 100배 이상이다. 따라서, 이온빔이 조사되는 경우 알루미나로 이루어진 절연층(8)이 모두 에칭되는 동안 포토레지스트층은 거의 에칭되지 않기 때문에 상기 절연층(8) 만을 정확하게 에칭할 수 있게 된다.
이후, 도 2(c)에 도시된 바와 같이, 나머지 포토레지스트층(10)을 제거한 후 다시 기판(1) 전체에 걸쳐 에천트를 작용시켜 금속층(6)을 에칭하여 도 2(d)에 도시된 바와 같이 회로(6a)를 형성한다. 이때, 금속층(6)을 에칭한 후 나머지 절연층(8)을 제거하여 회로(6a)를 형성한다.
상기한 바와 같이, 본 발명에 의한 미세회로 형성방법은 저가의 노광장치로서 미세회로를 형성할 수 있게 된다.이하, 본 발명의 일 실시예로 그 작용과 효과를 설명한다. 종래에 주로 사용되는 1.0㎛ 선폭용 노광장치를 사용하는 경우에도 포토레지스트층(10)의 두께를 0.7㎛로 하였다. 이어, 이온빔 조사각도를 45°로 조절하여 절연층을 에칭하였다. 결과적으로 절연층 상에 형성된 에칭영역(개구영역)은 포토레지스트층의 개구영역폭보다 훨씬 작은 약 0.3㎛이었다. 다음으로 절연층의 개구영역을 통해 소정의 에천트를 이용하여 금속층을 에칭함으로써 미세한 간격을 갖는 회로를 형성하였다. 상기 간격은 약 0.3㎛로 측정되었으며, 노광장치로 형성된 포토레지스트층의 개구영역을 그대로 이용하여 구현한 경우(약1.0㎛)보다 30%수준으로 미세한 간격을 형성할 수 있었다.이와 같이, 본 발명에서는, 포토레지스트층의 두께와 이온빔 조사각도를 적절히 조사하여 1.0㎛선폭의 비교적 저가인 노광장치를 사용하더라도 포토레지스트층의 개구영역을 형성하더라도 0.3㎛이하의 미세한 폭을 구현할 수 있다.
상기한 설명에서 본 발명의 미세회로 형성방법은 가장 단순한 형태로 설명되지만, 본 발명의 개념은 모든 미세선폭을 구현하기 위한 기술에 적용될 수 있을 것이다. 즉, 본 명세서에서는 회로 간의 폭을 기준으로 미세선폭을 구현하는 방법을 설명하였으나, 당업자에게 자명한 바와 같이, 절연층 하부에 추가적인 포토레지스트층을 형성하고 상기 금속층을 시드층으로 변경함으로써 본 발명의 범위에 해당되는 미세회로의 폭을 구현할 수도 있다. 즉, 본 발명에서 제시한 방법과 동일하게 절연층에 형성된 미세한 폭의 개구영역에 노출된 상기 포토레지스트층을 제거한 후에 제거된 영역의 시드층 상에 금속을 도금하는 방법으로 변경될 수 있다.
상기한 바와 같이, 본 발명에서는 저가의 노광장치와 경사지게 조사되는 이온빔 발생장치를 사용하여 초미세회로를 형성할 수 있기 때문에 제조비용이 대폭 감소하는 효과를 가진다.

Claims (6)

  1. 금속층과, 상기 금속층 위에 형성된 절연층 및 상기 절연층 위에 형성된 소정의 두께를 갖는 포토레지스트층이 형성된 기판을 준비하는 단계;
    상기 포토레지스트층에 제1 폭을 갖는 개구영역을 형성하는 단계;
    상기 기판의 수직방향에 대하여 일정 각도로 경사지도록 이온빔을 상기 절연층에 조사함으로써 이온빔조사각도와 포토레지스트층의 두께로 정해지는 상기 제1 폭보다 작은 제2 폭을 갖는 개구영역을 형성하는 단계; 및
    상기 절연층에 형성된 제2 폭을 갖는 개구영역을 이용하여 에천트로 금속층을 에칭하여 회로를 형성하는 단계로 구성된 미세회로 형성방법.
  2. 제1항에 있어서, 상기 포토레지스트층에 제1 폭을 갖는 개구영역을 형성하는 단계는,
    상기 포토레지스트층의 일부를 제1 폭에 해당하는 크기인 마스크로 블로킹한 상태에서 자외선을 조사하여 경화시키는 단계;및
    상기 포토레지스트층에 현상액을 작용시켜 상기 제1 폭을 갖는 개구영역을 형성하는 단계로 이루어진 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 회로를 형성하는 단계는,
    현상된 포토레지스트층을 제거하는 단계;
    에천트를 작용시켜 상기 절연층의 개구영역을 통해 금속층을 에칭하는 단계; 및
    상기 절연층을 제거하는 단계로 이루어진 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 이온빔은 Ar과 CHF3의 혼합가스의 플라즈마인 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 절연층은 포토레지스트층보다 에칭속도가 100배 이상인 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 절연층은 알루미나로 이루어진 것을 특징으로 방법.
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* Cited by examiner, † Cited by third party
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KR970052818A (ko) * 1995-12-18 1997-07-29 양승택 반도체 표면 평탄화 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009823A (ko) * 1986-01-31 1996-03-22 미다 가쓰시게 에칭방법
KR970052818A (ko) * 1995-12-18 1997-07-29 양승택 반도체 표면 평탄화 방법

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