JPH08160590A - パターン作成方法,レチクル及び半導体装置の製造方法 - Google Patents

パターン作成方法,レチクル及び半導体装置の製造方法

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JPH08160590A
JPH08160590A JP30797394A JP30797394A JPH08160590A JP H08160590 A JPH08160590 A JP H08160590A JP 30797394 A JP30797394 A JP 30797394A JP 30797394 A JP30797394 A JP 30797394A JP H08160590 A JPH08160590 A JP H08160590A
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琢之 本山
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Abstract

(57)【要約】 【目的】ダミーパターンの形成工程を含むパターン作成
方法に関し、ダミーパターンを転写する際のパターン飛
びや狭小なパターン形成を抑制して、導電性パーティク
ルによるショートを防止し、配線層等を被覆する層間絶
縁膜の平坦化を図る。 【構成】主パターン21から少なくとも間隔Wで分離し
たダミーパターン22を形成し、除去パターン23によ
りダミーパターン22を部分的に除去し、分割して、互
いに分離されたダミーパターン群22d〜22hを形成し、
ダミーパターン群22d〜22hのうち、最小許容幅a以下
であり、又は最小許容面積S以下である狭小なダミーパ
ターン22f,22hと、狭小なダミーパターン22f,22h
に隣接するダミーパターン22dとを接続ダミーパターン
22iにより接続し、又は狭小なダミーパターン22e,22
gを除去する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パターン作成方法、レ
チクル及び半導体装置の製造方法に関し、より詳しく
は、ダミーパターンの形成工程を含むパターン作成方
法、レチクル及び前記レチクルを用いて配線層及びダミ
ー層をパターニングする工程を含む半導体装置の製造方
法に関する。
【0002】
【従来の技術】情報処理機器の性能の高速化及び小型化
の要求に伴い、それらの機器を構成する種々の半導体集
積回路装置(LSI)の高速化、小型化への要求は必然
的なものとなっている。この要求を満たすために、シリ
コン或いはガリウム砒素よりなる半導体基板の上に形成
されるトランジスタ回路の大幅な集積化及び微細化が進
められている。
【0003】これらのLSIに使用される微細な回路
は、次のような薄膜パターンの複数の工程を繰り返すこ
とにより形成される。即ち、回路パターンを構成する導
電膜、半導体膜又は絶縁膜のいずれかの薄膜を基板上に
形成した後に、その薄膜表面にレジストを塗布し、レチ
クルのパターンをレジストに縮小投影露光し、露光され
たレジストを現像し、レジストを除去し、レジストのパ
ターンをマスクにして薄膜をエッチングする各工程を含
む。
【0004】レチクルに形成されるパターンは、MOS
トランジスタのゲート、ソース、ドレインの各電極、配
線、コンンタクトホールなどがある。また、微細な半導
体集積回路を構成するパターンを精度良く形成するため
には、露光、現像の処理が重要となる。レジストは薄膜
表面の段差の影響を強く受け、レジストを塗布する下地
の表面に大きな凹凸の段差が存在すると、塗布したレジ
ストにはその段差に対応した膜厚変動が発生する。これ
により、パターンには、入射光と反射光の干渉によって
段差に応じたパターン幅の変動が生じる。さらに、基板
表面の段差がさらに大きいと、露光時の焦点ズレが生じ
てパターン不良の原因になる。
【0005】このような表面段差に起因する不都合を克
服するためには種々の方法が提案されている。その中
で、図13(a)に示すように、配線パターン1a〜1
c等を設計する際に、同時に、その配線パターン1a〜
1c等と同じ材料からなるダミーパターン2a〜2c等
を配線パターン1a〜1c等の間に敷きつめる方法(以
下、配線ダミー方式という)がある。ダミーパターン2
a〜2c等は、配線パターン1a〜1c等とは分離され
ている。このレチクルを用いて半導体基板10上に配線
層11a〜11cを形成した場合、配線層11a〜11cの有無
によって生じるレジスト膜厚の変動は大幅に緩和され
る。
【0006】更に、配線ダミー方式は、図13(b)に
示すように、配線層11a〜11cを被覆する絶縁膜13の
平坦化、ひいては基板表面の段差の緩和に極めて有効な
手段である。特開昭54-69393には、帯状のレジスト膜を
被覆して配線金属膜を形成した後、リフトオフ法により
溝を挟んで配線部分と非配線部分とに分離する方法が記
載されている。また、特開昭57-205886 には磁気バブル
メモリチップを作成する際、転送パターンと交差する導
体パターンの周囲に導体パターンの形成と同時にダミー
パターンを形成する方法が記載されている。なお、図1
3(b)はレチクルを示す図13(a)のA−A線部分
に対応する半導体装置の断面図であり、符号14はSO
G膜である。このように、配線ダミー方式は、プロセス
上特別の平坦化プロセスを付け加える必要がないので、
スループット及びコストの点からみて他の平坦化方法よ
りも有利である。
【0007】上記したダミーパターンの設計は、図14
に示すフローチャートに従い、次のような手順を経て行
われる。途中の配線パターン及びダミーパターンの形成
状態を図15(a)〜(d)の平面図に示す。まず、図
15(a)に示すように、配線パターン1を配置し、そ
の配線パターン1から一定の間隔をおいてダミーパター
ン2を配置する。この場合、ダミーパターン2の連続領
域は広すぎるので、配線パターン1間を短絡させる原因
となる。このため、ダミーパターン2を複数に分割す
る。即ち、図15(b)に示すように、格子状パターン
3をダミーパターン2に重ねた後、図15(c)に示す
ように、その重なる部分のダミーパターン2を除去し、
分割して、分離されたダミーパターン群2dを形成す
る。なお、格子状パターン3の直線部分の幅は配線パタ
ーン1の幅と同じか、もしくはそれより広い幅にしてあ
る。
【0008】その後、分離されたダミーパターン2dの
幅を測定し、最小許容幅a以下のものがあるか否かを検
索する。最小許容幅aとはパターン設計上許されるダミ
ーパターン2dの最小幅をいう。ダミーパターン2dの
幅が最小許容幅a以下であると、ダミーパターン2dに
基づくダミー層が形成されなかったり、ダミー層が細く
なって剥離したりする。
【0009】最小許容幅a以下のダミーパターン2dが
存在しない場合には、ダミーパターン2d及び配線パタ
ーン1の設計を終える。これに対して最小許容幅a以下
のダミーパターン2e,2fが存在する場合には、図1
5(d)に示すように、そのダミーパターン2fに隣接
する除去したダミーパターン2を復活させる。そして、
更に、パターン幅を測定し、最小許容幅a以下のダミー
パターンがある場合にはそのダミーパターン2eを除去
する。これでダミーパターン及び配線パターンの設計を
終える。
【0010】ところで、最小許容幅a以下のダミーパタ
ーン2fを他のダミーパターン2dと一体化するのは、
ダミーパターンが無い領域が続くと、これらのパターン
に基づいて実際に配線層を形成した場合、その領域に形
成される絶縁膜に凹部が生じ易くなるからである。ま
た、最小許容幅a以下のダミーパターン2eを除去する
のは、ダミーパターン2eに基づくダミー層が残った場
合、製造中に剥離して電気的ショート等の障害に結びつ
くからである。
【0011】このように設計されたダミーパターンと配
線パターンの設計データに基づいてレチクルを作製し、
そのレチクルをレジストの露光に用いる。
【0012】
【発明が解決しようとする課題】しかしながら、上記の
場合、図15(d)に示すように、場所B,Cによって
は、最小許容幅aを1辺とするa×aの正方形のダミー
パターン2gが存在する場合がある。このような場合に
は、配線層及びダミー層をパターニングしたとき、ダミ
ーパターン2gに対応する領域のダミー層は細い柱状と
なり、基板から剥離し易くなる。更に、ダミーパターン
が転写されずパターン飛びを起こすこともある。特に、
図15(d)に示すように、a×aの正方形のダミーパ
ターン2gが複数個並ぶ領域Cでダミーパターンが転写
されなかった場合には、ダミー層が形成されず、その領
域の配線層の間隔が広くなり過ぎるため、その領域では
配線層を被覆する層間絶縁膜を平坦化できないという問
題が生じる。
【0013】本発明はこのような問題に鑑みてなされた
ものであって、ダミーパターンを転写する際のパターン
飛びや狭小なパターン形成を抑制して、導電性パーティ
クルによるショートを防止し、配線層等を被覆する層間
絶縁膜の平坦化を図ることができるパターン作成方法、
レチクル及び半導体装置の製造方法を提供することを目
的とする。
【0014】
【課題を解決するための手段】上記した課題は、第1
に、主パターンから間隔をおいて分離したダミーパター
ンを形成し、網目状パターンと前記ダミーパターンとを
重ね、網目状パターンと前記ダミーパターンとが重なっ
ている部分の前記ダミーパターンを除去して、分割され
たダミーパターン群を形成し、前記ダミーパターン群の
うち、最小許容幅以下であり、又は最小許容面積以下で
ある狭小な前記ダミーパターンと、前記狭小なダミーパ
ターンに隣接する前記ダミーパターンとを接続ダミーパ
ターンにより接続し、又は前記狭小なダミーパターンを
除去することを特徴とするパターン作成方法によって達
成され、第2に、前記最小許容幅は前記配線パターンの
最小線幅とほぼ等しいか、或いは小さいことを特徴とす
る第1の発明に記載のパターン作成方法によって達成さ
れ、第3に、前記網目状パターンは格子状パターンであ
ることを特徴とする第1又は第2の発明に記載のパター
ン作成方法によって達成され、第4に、前記接続ダミー
パターンは前記網目状パターンにより除去したダミーパ
ターンを復活させたものであることを特徴とする第1乃
至第3の発明のいずれかに記載のパターン作成方法によ
って達成され、第5に、前記主パターンは配線パターン
であることを特徴とする第1乃至第4の発明のいずれか
に記載のパターン作成方法によって達成され、第6に、
第1乃至第4の発明のいずれか乃至第5の発明のいずれ
かに記載のパターン作成方法により作成されたことを特
徴とするレチクルによって達成され、第7に、第6の発
明に記載のレチクルを用いて、導電膜上に形成された感
光性膜を露光し、現像して、前記配線パターン及び前記
ダミーパターンに対応する耐エッチング性マスクを形成
する工程と、前記耐エッチング性マスクにより前記導電
膜をエッチングし、除去して、配線層及びダミー層を形
成する半導体装置の製造方法によって達成され、第8
に、前記感光性膜はレジスト膜であることを特徴とする
第7の発明に記載の半導体装置の製造方法によって達成
され、第9に、前記配線層及びダミー層を形成する工程
の後、前記配線層及びダミー層を被覆して絶縁膜を形成
することを特徴とする第7又は第8の発明に記載の半導
体装置の製造方法によって達成される。
【0015】
【作 用】本発明のパターン作成方法によれば、網目状
パターンと重なっているダミーパターンを除去して分割
されたダミーパターン群について、最小許容幅のみなら
ず最小許容面積も検索し、基準以下である狭小なダミー
パターンが見つかった場合、接続ダミーパターンにより
狭小なダミーパターンの幅を広げ、面積を大きくしてい
る。更に、基準以下であって孤立した狭小なダミーパタ
ーンを除去している。最小許容面積とはパターン設計上
許されるダミーパターンの最小の平面積をいう。ダミー
パターンの面積が最小許容面積以下であると、段差等に
よる露光焦点ズレによりダミーパターンに基づくダミー
層が細くなって剥離したりする。
【0016】従って、例えば、従来方法ではそのまま残
る、一辺が最小許容幅の正方形パターンでも、最小許容
面積の基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。特に、接続ダミーパターンとして除去し
たダミーパターンを復活させることにより新たなパター
ンを作成する必要はない。
【0017】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。本発明の半導体装置の製造方法によれば、上
記のパターン作成方法により作成されたレチクルを用い
ているので、転写パターンが確実に残る露光焦点の範囲
が広がる。このため、基板上の段差により露光焦点がず
れてもその基板上に確実にダミーパターンを転写し、パ
ターン飛びを防止して、配線層を被覆する絶縁膜の平坦
化を図ることが出来る。
【0018】更に、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による電気的なショート等を防止す
ることができる。
【0019】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。まず、ダミーパターンを転写する際のパターン飛
び等の発生原因とその対策について、実験結果に基づい
て具体的に説明する。図12は露光焦点を変化させて正
方形パターンをレジスト膜に転写した場合の転写パター
ンの平面形状について示す写真である。
【0020】高圧水銀ランプ( 0.365μm(i線))を
露光光源として用い、0.55×0.55μmの正方形
パターンをレジスト膜に転写した。露光焦点は−0.9
μm〜+1.2μmまで、0.3μmおきに変化させ
た。実験結果によれば、転写パターンの平面形状は角が
丸くなり、円形状になっているが、露光焦点が0μmの
とき、最大の面積の転写パターンが得られた。そして、
露光焦点が正又は負の方に大きくずれるにつれて転写パ
ターンは細くなってくる。なお、転写パターンの角が丸
くなるのは、パターン幅寸法と露光波長が接近してくる
と干渉効果の影響が大きく現れるためである。
【0021】また、以上の結果から、正方形パターンで
は露光時の焦点深度の裕度が非常に小さく、露光時の焦
点ズレが大きくなることが分かる。従って、段差等によ
り露光焦点が大きくずれた場合には、転写パターンが細
くなって剥離しやすくなったり、転写パターンが形成さ
れないパターン飛びが生じる。この実験結果の解析か
ら、露光光源として高圧水銀ランプ( 0.365μm(i
線))を使用して1μm以上の焦点深度の裕度を確実に
保証する場合には、基板の材質や露光装置、レジスト膜
のパターニング条件にもよるが、正方形パターンの場
合、一辺をa≧0.7μmに設定しておく必要がある。
或いは、パターンの幅が0.7μm以下であっても、パ
ターンの長さを長くすることにより、同様な結果が得ら
れると考えられる。
【0022】図11は露光焦点を変化させて長方形パタ
ーンをレジスト膜に転写した場合の転写パターンの平面
形状について示す写真である。高圧水銀ランプ( 0.365
μm(i線))を露光光源として用い、0.55×1.
63μmの長方形パターンをレジスト膜に転写した。露
光焦点は−0.9μm〜+1.2μmまで、0.3μm
おきに変化させた。
【0023】実験結果によれば、転写パターンは長手方
向の2つの両端が丸くなり、半円状になっているが、露
光焦点0μmのとき、最大の面積の転写パターンが得ら
れた。そして、露光焦点が正又は負の方に大きくずれる
につれて転写パターンは細く、かつ短くなってくる。図
12の正方形パターンでは、−0.3μm〜+0.6μ
mで使用可能な転写パターンが得られた。一方、図11
の長方形パターンでは、−0.9μm〜+1.2μmで
使用可能な転写パターンが得られ、図12と比較して露
光焦点の変動の許容範囲が大きく広がっていることがわ
かる。
【0024】以上のように、レチクル上の矩形パターン
を転写した後のパターン形状は、配線パターン幅と露光
波長が接近してくると、パターン末端形状が丸まり、か
つ後退が生じる。従って、正方形パターンの場合、転写
パターンの形状は円形に近い形状となり、パターン劣化
は長方形パターン等に比較して著しい。そこで、ダミー
パターンの形状を、このパターン劣化が生じてもパター
ン飛びが生じないだけの長方形形状とすることが好まし
い。例えば、長方形パターンの短辺の幅を配線幅と同じ
に設定した場合、長辺をどれだけの長さに設定すべきか
は露光波長と短辺の幅の比及びレジストプロセスに依存
する。短辺の幅/露光波長比が小さいほど設定する長辺
の長さを長く設定しなければならない。
【0025】図5は、レチクル上での幅が最小許容幅a
以上で、かつ面積が最小許容面積S以上である矩形状の
ダミーパターンの許容領域を示した特性図である。縦軸
はダミーパターンの長さY(μm)、横軸はダミーパタ
ーンの幅X(μm)を表す。最小許容幅a(=0.55
μm)、最小許容面積S(=0.88μm2 )に設定し
た場合の許容領域を斜線で示す。ここで、好ましくは、
最小許容幅aを配線パターン幅とほぼ等しいか、或いは
小さくなるようにする。また、最小許容面積Sはパター
ンの最小許容幅aとし、その転写パターンがパターン不
良を起こさないような面積とする。
【0026】図5によれば、ダミーパターンの幅が最小
許容幅aのとき、許容されるダミーパターンの長さは
1.63μm以上になる。また、図5によれば、最小許
容面積S以下のものが除去されるため、配線パターン間
隔が広い領域が存在することになる。例えば、図7
(a)に示すように、2.06μm×2.06μmの間
隔を有する配線パターン間の領域では0.94μm×
0.94μmのダミーパターンが存在するが、2.05
μm×2.05μmの間隔を有する配線パターン間の領
域ではダミーパターンが存在しないこととなる。このよ
うな配線パターンが転写された配線層間には2.05μ
m×2.05μm程度の凹部が生じるが、同程度の間隔
で2本の長い配線層が並行する凹部領域に比較すれば、
容易に平坦化することが可能である。例えばSOG膜
(スピンオングラス膜)等により平坦化することが可能
である。
【0027】次に、上記の実験結果に基づいて、本発明
の実施例に係るパターン作成方法について説明する。図
1,図2は本発明の実施例に係るパターン作成方法につ
いて示すフローチャートである。図3(a)〜(d),
図4は上記パターン作成方法による作成途中のパターン
の平面形状を示す上面図である。
【0028】まず、図3(a)に示すように、配線パタ
ーン(主パターン)21を配置し、その配線パターン2
1から一定の間隔Wをおいてダミーパターン22を配置
する。次いで、図3(b)に示すように、ダミーパター
ン22を複数に分割するために、格子状パターン(網目
状パターン)23をダミーパターン22に重ねた後、図
3(c)に示すように、その重なる部分のダミーパター
ン22を除去し、分割して、互いに分離されたダミーパ
ターン群22d〜22hを形成する。この場合、格子状パタ
ーン23の幅は配線パターン21幅と同じにしてある。
【0029】次に、分離されたダミーパターン22d〜22
hの幅を測定した後、最小許容幅a以下のものがあるか
否かを検索する。最小許容幅a以下のダミーパターンが
存在しない場合には、直ちに、ダミーパターンの面積を
測定する作業に移行する。これに対して最小許容幅a以
下のダミーパターン22e,22fが存在する場合には、そ
の移行前に、隣接する除去したダミーパターン22iを復
活させることができるか否かを調べ、幅の狭いダミーパ
ターン22e,22fの幅を広くしたり、除去したりする。
例えば図3(c),(d)に示すように、隣接領域に配
線パターン21のみが存在し、ダミーパターン22dが存
在しないような領域であって、除去したダミーパターン
22iを復活させることが不可能な領域では、そのダミー
パターン22eを除去する。一方、隣接領域にダミーパタ
ーン22dが存在する領域であって、除去したダミーパタ
ーン22iを復活させることが可能な領域では、除去した
ダミーパターン22iを復活させて、幅の狭いダミーパタ
ーン22fと隣接するダミーパターン22dとを接続する。
続いて、ダミーパターンの幅を再び測定し、さらに最小
許容幅a以下のダミーパターンがある場合にはそのダミ
ーパターンを除去する。
【0030】次いで、ダミーパターン22d,22g,22h
の面積を測定し、最小許容面積S以下のものがあるか否
かを検索する。最小許容面積S以下のダミーパターンが
存在しない場合には、ダミーパターン群が完成する。こ
れに対して最小許容面積S以下のダミーパターン22g,
22hが存在する場合には、隣接する除去したダミーパタ
ーン22iを復活させることができるか否かを調べ、面積
の小さいダミーパターン22g,22hの面積を大きくした
り、除去したりする。例えば、図4に示すように、隣接
領域に配線パターン21のみが存在し、ダミーパターン
が存在しないような領域であって、除去したダミーパタ
ーン22iを復活させることが不可能な領域では、そのダ
ミーパターン22gを除去する。一方、隣接領域にダミー
パターン22dが存在する領域であって、除去したダミー
パターン22iを復活させることが可能な領域では、除去
したダミーパターン22iを復活させて面積の小さいダミ
ーパターン22hと隣接するダミーパターン22dとを接続
する。続いて、ダミーパターンの面積を再び測定し、さ
らに最小許容面積S以下のダミーパターンがある場合に
はそのダミーパターンを除去する。
【0031】このようにして、ダミーパターン群が完成
する。以上のように、本発明の実施例のパターンの作成
方法によれば、ダミーパターン22を部分的に除去して
分割・分離されたダミーパターン群22d〜22hについ
て、最小許容幅aのみならず最小許容面積Sも検索し、
基準以下である狭小なダミーパターン22e〜22hが見つ
かった場合、除去したダミーパターン22iを復活させて
狭小なダミーパターン22f,22hの幅を広げ、面積を大
きくしている。更に、基準以下であって復活が不可能な
場合、狭小なダミーパターン22e,22gを除去してい
る。
【0032】従って、従来方法ではそのまま残る、一辺
が最小許容幅aの正方形パターン22hでも、最小許容面
積Sの基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。
【0033】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターン22gは除去されるので、転
写パターンの細りによる細いダミー層の形成を防止する
ことが出来る。これにより、剥離した導電物による電気
的なショート等を防止することができる。なお、上記で
は接続ダミーパターンとして除去したダミーパターン22
iを復活させたものを用いているが、新たにパターン形
成してもよい。
【0034】また、網目状パターン23として格子状パ
ターンを用いているが、他の形状のパターン除去部分を
有するものを用いてもよい。更に、ダミーパターンを矩
形状とし、最小許容幅aを0.55μmに、最小許容面
積Sを0.88μm2 に設定してあるが、ダミーパター
ンを他の形状とすることも可能であるし、また露光光や
レジストの種類により適宜変更することも可能である。
【0035】また、配線パターンを主パターンとするパ
ターン作成方法に本発明を適用しているが、他のパター
ンにも適用することができる。次に、このダミーパター
ン群と配線パターンに基づいて作成されたレチクルにつ
いて図6を参照しながら説明する。図6は平面図であ
る。図6では、配線ピッチを1.1μmに、配線パター
ン幅を0.55μmに、配線パターン間隔を0.55μ
mに、配線パターン−ダミーパターン間隔Wを0.55
μmにそれぞれ設定してある。また、矩形状のダミーパ
ターンの最小許容幅aを0.55μmに、最小許容面積
Sを0.88μm2 に設定してある。以下、許容値より
も幅が狭く、又は面積の小さいダミーパターンを狭小な
ダミーパターンという。従って、最小ダミーパターンの
寸法は0.55μm×1.63μmとなる。
【0036】なお、比較のため、従来例によるレチクル
について図8に示す。図8は平面図である。図6と異な
るところは、矩形状のダミーパターンの最小許容幅aの
み0.55μmに設定してあることである。図6と図8
とを比較すると、他と比較して小さなダミーパターンが
存在する領域はE〜Jである。このうち、図6ではいず
れの領域においても0.55μm×1.63μm以上の
ダミーパターンしか存在しないが、図8のF,H領域で
は0.55μm×0.55μm,0.55μm×0.7
2μmという狭小なダミーパターンが存在する。また、
配線パターンに囲まれたI,J領域において、図6では
ダミーパターンが存在せず、図8では0.55μm×
0.55μm,0.93μm×0.93μmという狭小
なダミーパターンが存在する。
【0037】これにより、従来の場合、転写パターンが
細くなったり、消失したりするが、実施例の場合、0.
55μm×1.63μm以下の狭小なダミーパターンは
存在しないので、基板上の段差により露光焦点がずれて
もその基板上に確実にダミーパターンを転写することが
可能となる。次に、上記レチクルを用いて、半導体基板
上に配線層を形成する方法について図9(a)〜
(d),図10(a),(b)を参照しながら説明す
る。図9(c)に示すレジストマスクは図6のD−D線
で示す部分のパターンが転写されたものである。
【0038】まず、図9(a)に示すように、シリコン
基板上にシリコン酸化膜を形成する。これらが基板31
を構成する。次いで、図9(a)に示すように、シリコ
ン酸化膜上に膜厚約70nmのTiN膜32aと、膜厚約
420nmのAlCuTi合金膜32bと、膜厚約70n
mのTiN膜32cとをスパッタリングにより順次形成す
る。
【0039】次に、図9(b)に示すように、ノボラッ
ク系ポジ型i線レジストをスピンコートにより塗布し、
TiN膜32c上に膜厚約1.19μmのレジスト膜33
を形成した後、加熱して乾燥・硬化する。次いで、開口
率(NA)0.55のステッパーを用いて、高圧水銀ラ
ンプから発生する露光波長0.365μmのi線によ
り、露光量450msecで露光する。このとき、上記
で作成されたレチクルをマスクとして用いる。
【0040】次に、アルカリ現像液により露光されたレ
ジスト膜33を現像する。これにより、図9(c)に示
すように、配線パターン及びダミーパターンが転写され
たレジストマスク33aが作成される。次いで、加熱した
レジストマスク33aにUV照射処理を行ってレジストマ
スク33aのエッチング耐性を向上させる。続いて、図9
(d)に示すように、反応ガスCl2 +BCl3 を用い
た反応性イオンエッチングにより、TiN膜32c/Al
CuTi合金膜32b/TiN膜32aを順次エッチング
し、除去して配線層34a〜34c及びダミー層35a〜35c
を形成する。
【0041】次いで、図10(a)に示すように、酸素プ
ラズマアッシャにより残存するレジストマスク33aを除
去すると、配線層34a〜34c及びダミー層35a〜35cが
表出する。その後、図10(b)に示すように、配線層34
a〜34c及びダミー層35a〜35cを被覆するシリコン酸
化膜36をCVD法により形成した後、塗布法によりS
OG膜37を形成し、平坦化を図る。
【0042】以上のように、本発明の実施例の半導体装
置の製造方法によれば、上記実施例のパターン作成方法
により作成されたレチクルを用いているので、転写パタ
ーンが確実に残る露光焦点の範囲が広がるため、基板3
1上の段差により露光焦点がずれてもその基板31上に
確実にダミーパターンを転写し、パターン飛びを防止す
ることができる。これにより、配線層34a〜34cを被覆
するシリコン酸化膜(絶縁膜)36又はSOG膜(絶縁
膜)37の平坦化を図ることが可能となる。
【0043】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による配線層間の電気的なショート
等を防止することができる。
【0044】
【発明の効果】以上述べたように、本発明のパターン作
成方法においては、ダミーパターンを部分的に除去して
分割されたダミーパターン群について、最小許容幅aの
みならず最小許容面積Sも検索し、狭小なダミーパター
ンの幅を広げて面積を大きくし、或いは、基準以下であ
って孤立した狭小なダミーパターンを除去している。
【0045】従って、従来ではそのまま残り、パターン
飛び等の原因となる一辺が最小許容幅aの正方形パター
ンでも、最小許容面積Sを満たさない場合には、面積が
大きくされ、或いは除去される。これにより、基板上の
段差により露光焦点がずれてもその基板上に確実にダミ
ーパターンを転写し、或いは転写パターンの細りを防止
することができる。
【0046】また、本発明の半導体装置の製造方法によ
れば、上記のレチクルを用いて配線パターン及びダミー
パターンを転写しているので、基板上に確実にダミーパ
ターンを転写し、パターン飛びを防止することが可能と
なる。従って、このような転写パターンにより配線層及
びダミー層を適切な分布密度で作成できるため、これら
を被覆する絶縁膜の平坦化を図ることができる。
【0047】更に、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。これにより、剥離した導電物による電気的な
ショート等を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施例に係るパターン作成方法につい
て示すフローチャート(その1)である。
【図2】本発明の実施例に係るパターン作成方法につい
て示すフローチャート(その2)である。
【図3】本発明の実施例に係るパターン作成方法につい
て示す平面図(その1)である。
【図4】本発明の実施例に係るパターン作成方法につい
て示す平面図(その2)である。
【図5】本発明の実施例に係るパターン作成方法におい
てダミーパターンの最小許容幅a及び最小許容面積Sに
基づく許容寸法領域について示す特性図である。
【図6】本発明の実施例に係るレチクルについて示す平
面図(その1)である。
【図7】本発明の実施例に係るレチクルについて示す平
面図(その2)である。
【図8】比較例に係るレチクルについて示す平面図であ
る。
【図9】本発明の実施例に係る配線層及びダミー層を有
する半導体装置の製造方法について示す断面図(その
1)である。
【図10】本発明の実施例に係る配線層及びダミー層を
有する半導体装置の製造方法について示す断面図(その
2)である。
【図11】本発明の実施例に係るダミーパターンに基づ
く転写パターンの平面形状と露光焦点の関係について示
す基板上に形成された微細なパターンの写真である。
【図12】比較例に係るダミーパターンに基づく転写パ
ターンの平面形状と露光焦点の関係について示す基板上
に形成された微細なパターンの写真である。
【図13】従来例に係るレチクルについて示す平面図及
び配線層及びダミー層を有する半導体装置について示す
断面図である。
【図14】従来例に係るパターン作成方法について示す
フローチャートである。
【図15】従来例に係るパターン作成方法について示す
平面図である。
【符号の説明】
21 配線パターン(主パターン)、 22,22d〜22h,22i ダミーパターン、 23 網目状パターン(格子状パターン)、 31 基板、 32 導電膜、 32a,32c TiN膜、 32b AlCuTi合金膜、 33 レジスト膜、 33a レジストマスク、 34a〜34c 配線層、 35a〜35c ダミー層、 36 シリコン酸化膜(絶縁膜)、 37 SOG膜(絶縁膜)。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 主パターンから間隔をおいて分離したダ
    ミーパターンを形成し、 網目状パターンと前記ダミーパターンとを重ね、網目状
    パターンと前記ダミーパターンとが重なっている部分の
    前記ダミーパターンを除去して、分割されたダミーパタ
    ーン群を形成し、 前記ダミーパターン群のうち、最小許容幅以下であり、
    又は最小許容面積以下である狭小な前記ダミーパターン
    と、前記狭小なダミーパターンに隣接する前記ダミーパ
    ターンとを接続ダミーパターンにより接続し、又は前記
    狭小なダミーパターンを除去することを特徴とするパタ
    ーン作成方法。
  2. 【請求項2】 前記最小許容幅は前記主パターンの最小
    線幅とほぼ等しいか、或いは小さいことを特徴とする請
    求項1記載のパターン作成方法。
  3. 【請求項3】 前記網目状パターンは格子状パターンで
    あることを特徴とする請求項1または請求項2に記載の
    パターン作成方法。
  4. 【請求項4】 前記接続ダミーパターンは前記網目状パ
    ターンにより除去したダミーパターンを復活させたもの
    であることを特徴とする請求項1乃至請求項3のいずれ
    かに記載のパターン作成方法。
  5. 【請求項5】 前記主パターンは配線パターンであるこ
    とを特徴とする請求項1乃至請求項4のいずれかに記載
    のパターン作成方法。
  6. 【請求項6】 請求項1乃至請求項5のいずれかに記載
    のパターン作成方法により作成されたことを特徴とする
    レチクル。
  7. 【請求項7】 請求項6に記載のレチクルを用いて、導
    電膜上に形成された感光性膜を露光し、現像して、前記
    主パターン及び前記ダミーパターンに対応する耐エッチ
    ング性マスクを形成する工程と、 前記耐エッチング性マスクにより前記導電膜をエッチン
    グし、除去して、配線層及びダミー層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 【請求項8】 前記感光性膜はレジスト膜であることを
    特徴とする請求項7記載の半導体装置の製造方法。
  9. 【請求項9】 前記配線層及びダミー層を形成する工程
    の後、前記配線層及びダミー層を被覆して絶縁膜を形成
    することを特徴とする請求項7又は請求項8記載の半導
    体装置の製造方法。
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US09/482,519 US6553274B1 (en) 1994-12-12 2000-01-14 Method for designing reticle, reticle, and method for manufacturing semiconductor device

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980071574A (ko) * 1997-02-21 1998-10-26 이데이 노부유끼 마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법
US5970238A (en) * 1996-03-14 1999-10-19 Matsushita Electric Industrial Co., Ltd. Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device
US6197452B1 (en) 1997-09-17 2001-03-06 Nec Corporation Light exposure pattern mask with dummy patterns and production method of the same
US6560765B2 (en) 2000-03-15 2003-05-06 Seiko Epson Corporation Method for generating mask data, mask and computer readable recording media
US6884550B2 (en) 2001-08-21 2005-04-26 Oki Electric Industry Co., Ltd. Semiconductor device manufacturing mask substrate and semiconductor device manufacturing method
JP2006235080A (ja) * 2005-02-23 2006-09-07 Toshiba Corp マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法
JP2008276179A (ja) * 2007-05-02 2008-11-13 Dongbu Hitek Co Ltd マスク設計方法
JP2009004481A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム
US8053346B2 (en) 2007-04-30 2011-11-08 Hynix Semiconductor Inc. Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern
US8214776B2 (en) 2000-03-17 2012-07-03 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287321B2 (ja) 1998-12-03 2002-06-04 日本電気株式会社 半導体装置の製造方法
JP3591762B2 (ja) * 1998-08-07 2004-11-24 株式会社村田製作所 パターンの形成方法
KR100313280B1 (ko) * 1999-10-25 2001-11-07 한신혁 반도체 장치의 전도배선 마스크 제조방법
JP3912949B2 (ja) 1999-12-28 2007-05-09 株式会社東芝 フォトマスクの形成方法及び半導体装置の製造方法
US6563148B2 (en) * 2000-04-19 2003-05-13 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with dummy patterns
JP4756746B2 (ja) * 2000-04-19 2011-08-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE10127689B4 (de) * 2001-06-08 2005-07-07 Infineon Technologies Ag Verfahren zur Erzeugung von Streulinien in Maskenstrukturen zur Herstellung von integrierten elektrischen Schaltungen
US6777813B2 (en) * 2001-10-24 2004-08-17 Micron Technology, Inc. Fill pattern generation for spin-on-glass and related self-planarization deposition
US6750139B2 (en) * 2001-12-12 2004-06-15 Aurora Systems, Inc. Dummy metal pattern method and apparatus
US6931618B1 (en) 2002-01-16 2005-08-16 Advanced Micro Devices, Inc. Feed forward process control using scatterometry for reticle fabrication
JP4198502B2 (ja) * 2003-03-28 2008-12-17 富士通マイクロエレクトロニクス株式会社 パターン発生方法
JP2005136135A (ja) * 2003-10-30 2005-05-26 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
KR100817064B1 (ko) * 2006-10-02 2008-03-27 삼성전자주식회사 미세패턴을 형성하기 위한 마스크 및 그 형성방법
KR100837567B1 (ko) * 2007-05-10 2008-06-11 동부일렉트로닉스 주식회사 마스크의 설계방법
TWI384603B (zh) 2009-02-17 2013-02-01 Advanced Semiconductor Eng 基板結構及應用其之封裝結構
US20100257495A1 (en) * 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US8597860B2 (en) 2011-05-20 2013-12-03 United Microelectronics Corp. Dummy patterns and method for generating dummy patterns
US10658241B2 (en) * 2017-12-12 2020-05-19 United Microelectronics Corp. Method of fabricating integrated circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5469393A (en) * 1977-11-14 1979-06-04 Fujitsu Ltd Production of semiconductor device
JPS57205886A (en) * 1981-06-10 1982-12-17 Fujitsu Ltd Manufacture of magnetic bubble memory chip
JPS63211739A (ja) * 1987-02-27 1988-09-02 Nec Corp 半導体装置
JPS63236319A (ja) * 1987-03-24 1988-10-03 Nec Corp 半導体装置の製造方法
US4949162A (en) * 1987-06-05 1990-08-14 Hitachi, Ltd. Semiconductor integrated circuit with dummy pedestals
JP3022565B2 (ja) * 1988-09-13 2000-03-21 株式会社日立製作所 半導体装置
JPH0448715A (ja) 1990-06-15 1992-02-18 Nec Corp 半導体装置の製造方法
JP2528737B2 (ja) * 1990-11-01 1996-08-28 三菱電機株式会社 半導体記憶装置およびその製造方法
KR930011462B1 (ko) * 1990-11-23 1993-12-08 현대전자산업 주식회사 다층배선의 단차를 완화시키는 방법
JP2530080B2 (ja) * 1992-03-14 1996-09-04 株式会社東芝 半導体製造装置の評価装置およびその評価方法
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
JP2778612B2 (ja) * 1992-09-02 1998-07-23 日本電気株式会社 半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970238A (en) * 1996-03-14 1999-10-19 Matsushita Electric Industrial Co., Ltd. Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device
KR19980071574A (ko) * 1997-02-21 1998-10-26 이데이 노부유끼 마스크에 형성될 마스크 패턴의 설계 방법 및 집적 회로 제조방법
US6197452B1 (en) 1997-09-17 2001-03-06 Nec Corporation Light exposure pattern mask with dummy patterns and production method of the same
US6560765B2 (en) 2000-03-15 2003-05-06 Seiko Epson Corporation Method for generating mask data, mask and computer readable recording media
US8418114B2 (en) 2000-03-17 2013-04-09 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US10930635B2 (en) 2000-03-17 2021-02-23 Seiko Epson Corporation Semiconductor device
US10679979B2 (en) 2000-03-17 2020-06-09 Seiko Epson Corporation Semiconductor device
US10121741B2 (en) 2000-03-17 2018-11-06 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US9978737B2 (en) 2000-03-17 2018-05-22 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8214776B2 (en) 2000-03-17 2012-07-03 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US9455223B2 (en) 2000-03-17 2016-09-27 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8637950B2 (en) 2000-03-17 2014-01-28 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US9953922B2 (en) 2000-03-17 2018-04-24 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US8984466B2 (en) 2000-03-17 2015-03-17 Seiko Epson Corporation Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium
US6884550B2 (en) 2001-08-21 2005-04-26 Oki Electric Industry Co., Ltd. Semiconductor device manufacturing mask substrate and semiconductor device manufacturing method
US7157192B2 (en) 2001-08-21 2007-01-02 Oki Electric Industry Co., Ltd. Method of making a semiconductor device manufacturing mask substrate
JP2006235080A (ja) * 2005-02-23 2006-09-07 Toshiba Corp マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法
JP4643302B2 (ja) * 2005-02-23 2011-03-02 株式会社東芝 マスクパターン作成方法、レイアウト作成方法、フォトマスクの製造方法、フォトマスク、及び半導体装置の製造方法
US8053346B2 (en) 2007-04-30 2011-11-08 Hynix Semiconductor Inc. Semiconductor device and method of forming gate and metal line thereof with dummy pattern and auxiliary pattern
JP2008276179A (ja) * 2007-05-02 2008-11-13 Dongbu Hitek Co Ltd マスク設計方法
US8756560B2 (en) 2007-06-20 2014-06-17 Yorio Takada Method for designing dummy pattern, exposure mask, semiconductor device, method for semiconductor device, and storage medium
JP2009004481A (ja) * 2007-06-20 2009-01-08 Elpida Memory Inc ダミーパターンの設計方法、露光マスク、半導体装置、半導体装置の製造方法およびダミーパターンの設計プログラム

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