JPH08160590A - パターン作成方法，レチクル及び半導体装置の製造方法 - Google Patents
パターン作成方法，レチクル及び半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000015572 biosynthetic process Effects 0.000 title description 8
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims description 8
- 230000007261 regionalization Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 48
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000002245 particle Substances 0.000 abstract description 2
- 230000009191 jumping Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 54
- 238000012546 transfer Methods 0.000 description 32
- 239000000758 substrate Substances 0.000 description 27
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 4
- 229910052753 mercury Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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-
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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Abstract
(57)【要約】
【目的】ダミーパターンの形成工程を含むパターン作成
方法に関し、ダミーパターンを転写する際のパターン飛
びや狭小なパターン形成を抑制して、導電性パーティク
ルによるショートを防止し、配線層等を被覆する層間絶
縁膜の平坦化を図る。 【構成】主パターン２１から少なくとも間隔Ｗで分離し
たダミーパターン２２を形成し、除去パターン２３によ
りダミーパターン２２を部分的に除去し、分割して、互
いに分離されたダミーパターン群22ｄ〜22ｈを形成し、
ダミーパターン群22ｄ〜22ｈのうち、最小許容幅ａ以下
であり、又は最小許容面積Ｓ以下である狭小なダミーパ
ターン22ｆ，22ｈと、狭小なダミーパターン22ｆ，22ｈ
に隣接するダミーパターン22ｄとを接続ダミーパターン
22ｉにより接続し、又は狭小なダミーパターン22ｅ，22
ｇを除去する。
方法に関し、ダミーパターンを転写する際のパターン飛
びや狭小なパターン形成を抑制して、導電性パーティク
ルによるショートを防止し、配線層等を被覆する層間絶
縁膜の平坦化を図る。 【構成】主パターン２１から少なくとも間隔Ｗで分離し
たダミーパターン２２を形成し、除去パターン２３によ
りダミーパターン２２を部分的に除去し、分割して、互
いに分離されたダミーパターン群22ｄ〜22ｈを形成し、
ダミーパターン群22ｄ〜22ｈのうち、最小許容幅ａ以下
であり、又は最小許容面積Ｓ以下である狭小なダミーパ
ターン22ｆ，22ｈと、狭小なダミーパターン22ｆ，22ｈ
に隣接するダミーパターン22ｄとを接続ダミーパターン
22ｉにより接続し、又は狭小なダミーパターン22ｅ，22
ｇを除去する。
Description
【０００１】
【産業上の利用分野】本発明は、パターン作成方法、レ
チクル及び半導体装置の製造方法に関し、より詳しく
は、ダミーパターンの形成工程を含むパターン作成方
法、レチクル及び前記レチクルを用いて配線層及びダミ
ー層をパターニングする工程を含む半導体装置の製造方
法に関する。
チクル及び半導体装置の製造方法に関し、より詳しく
は、ダミーパターンの形成工程を含むパターン作成方
法、レチクル及び前記レチクルを用いて配線層及びダミ
ー層をパターニングする工程を含む半導体装置の製造方
法に関する。
【０００２】
【従来の技術】情報処理機器の性能の高速化及び小型化
の要求に伴い、それらの機器を構成する種々の半導体集
積回路装置（ＬＳＩ）の高速化、小型化への要求は必然
的なものとなっている。この要求を満たすために、シリ
コン或いはガリウム砒素よりなる半導体基板の上に形成
されるトランジスタ回路の大幅な集積化及び微細化が進
められている。
の要求に伴い、それらの機器を構成する種々の半導体集
積回路装置（ＬＳＩ）の高速化、小型化への要求は必然
的なものとなっている。この要求を満たすために、シリ
コン或いはガリウム砒素よりなる半導体基板の上に形成
されるトランジスタ回路の大幅な集積化及び微細化が進
められている。
【０００３】これらのＬＳＩに使用される微細な回路
は、次のような薄膜パターンの複数の工程を繰り返すこ
とにより形成される。即ち、回路パターンを構成する導
電膜、半導体膜又は絶縁膜のいずれかの薄膜を基板上に
形成した後に、その薄膜表面にレジストを塗布し、レチ
クルのパターンをレジストに縮小投影露光し、露光され
たレジストを現像し、レジストを除去し、レジストのパ
ターンをマスクにして薄膜をエッチングする各工程を含
む。
は、次のような薄膜パターンの複数の工程を繰り返すこ
とにより形成される。即ち、回路パターンを構成する導
電膜、半導体膜又は絶縁膜のいずれかの薄膜を基板上に
形成した後に、その薄膜表面にレジストを塗布し、レチ
クルのパターンをレジストに縮小投影露光し、露光され
たレジストを現像し、レジストを除去し、レジストのパ
ターンをマスクにして薄膜をエッチングする各工程を含
む。
【０００４】レチクルに形成されるパターンは、ＭＯＳ
トランジスタのゲート、ソース、ドレインの各電極、配
線、コンンタクトホールなどがある。また、微細な半導
体集積回路を構成するパターンを精度良く形成するため
には、露光、現像の処理が重要となる。レジストは薄膜
表面の段差の影響を強く受け、レジストを塗布する下地
の表面に大きな凹凸の段差が存在すると、塗布したレジ
ストにはその段差に対応した膜厚変動が発生する。これ
により、パターンには、入射光と反射光の干渉によって
段差に応じたパターン幅の変動が生じる。さらに、基板
表面の段差がさらに大きいと、露光時の焦点ズレが生じ
てパターン不良の原因になる。
トランジスタのゲート、ソース、ドレインの各電極、配
線、コンンタクトホールなどがある。また、微細な半導
体集積回路を構成するパターンを精度良く形成するため
には、露光、現像の処理が重要となる。レジストは薄膜
表面の段差の影響を強く受け、レジストを塗布する下地
の表面に大きな凹凸の段差が存在すると、塗布したレジ
ストにはその段差に対応した膜厚変動が発生する。これ
により、パターンには、入射光と反射光の干渉によって
段差に応じたパターン幅の変動が生じる。さらに、基板
表面の段差がさらに大きいと、露光時の焦点ズレが生じ
てパターン不良の原因になる。
【０００５】このような表面段差に起因する不都合を克
服するためには種々の方法が提案されている。その中
で、図１３（ａ）に示すように、配線パターン１ａ〜１
ｃ等を設計する際に、同時に、その配線パターン１ａ〜
１ｃ等と同じ材料からなるダミーパターン２ａ〜２ｃ等
を配線パターン１ａ〜１ｃ等の間に敷きつめる方法（以
下、配線ダミー方式という）がある。ダミーパターン２
ａ〜２ｃ等は、配線パターン１ａ〜１ｃ等とは分離され
ている。このレチクルを用いて半導体基板１０上に配線
層11ａ〜11ｃを形成した場合、配線層11ａ〜11ｃの有無
によって生じるレジスト膜厚の変動は大幅に緩和され
る。
服するためには種々の方法が提案されている。その中
で、図１３（ａ）に示すように、配線パターン１ａ〜１
ｃ等を設計する際に、同時に、その配線パターン１ａ〜
１ｃ等と同じ材料からなるダミーパターン２ａ〜２ｃ等
を配線パターン１ａ〜１ｃ等の間に敷きつめる方法（以
下、配線ダミー方式という）がある。ダミーパターン２
ａ〜２ｃ等は、配線パターン１ａ〜１ｃ等とは分離され
ている。このレチクルを用いて半導体基板１０上に配線
層11ａ〜11ｃを形成した場合、配線層11ａ〜11ｃの有無
によって生じるレジスト膜厚の変動は大幅に緩和され
る。
【０００６】更に、配線ダミー方式は、図１３（ｂ）に
示すように、配線層11ａ〜11ｃを被覆する絶縁膜１３の
平坦化、ひいては基板表面の段差の緩和に極めて有効な
手段である。特開昭54-69393には、帯状のレジスト膜を
被覆して配線金属膜を形成した後、リフトオフ法により
溝を挟んで配線部分と非配線部分とに分離する方法が記
載されている。また、特開昭57-205886 には磁気バブル
メモリチップを作成する際、転送パターンと交差する導
体パターンの周囲に導体パターンの形成と同時にダミー
パターンを形成する方法が記載されている。なお、図１
３（ｂ）はレチクルを示す図１３（ａ）のＡ−Ａ線部分
に対応する半導体装置の断面図であり、符号１４はＳＯ
Ｇ膜である。このように、配線ダミー方式は、プロセス
上特別の平坦化プロセスを付け加える必要がないので、
スループット及びコストの点からみて他の平坦化方法よ
りも有利である。
示すように、配線層11ａ〜11ｃを被覆する絶縁膜１３の
平坦化、ひいては基板表面の段差の緩和に極めて有効な
手段である。特開昭54-69393には、帯状のレジスト膜を
被覆して配線金属膜を形成した後、リフトオフ法により
溝を挟んで配線部分と非配線部分とに分離する方法が記
載されている。また、特開昭57-205886 には磁気バブル
メモリチップを作成する際、転送パターンと交差する導
体パターンの周囲に導体パターンの形成と同時にダミー
パターンを形成する方法が記載されている。なお、図１
３（ｂ）はレチクルを示す図１３（ａ）のＡ−Ａ線部分
に対応する半導体装置の断面図であり、符号１４はＳＯ
Ｇ膜である。このように、配線ダミー方式は、プロセス
上特別の平坦化プロセスを付け加える必要がないので、
スループット及びコストの点からみて他の平坦化方法よ
りも有利である。
【０００７】上記したダミーパターンの設計は、図１４
に示すフローチャートに従い、次のような手順を経て行
われる。途中の配線パターン及びダミーパターンの形成
状態を図１５（ａ）〜（ｄ）の平面図に示す。まず、図
１５（ａ）に示すように、配線パターン１を配置し、そ
の配線パターン１から一定の間隔をおいてダミーパター
ン２を配置する。この場合、ダミーパターン２の連続領
域は広すぎるので、配線パターン１間を短絡させる原因
となる。このため、ダミーパターン２を複数に分割す
る。即ち、図１５（ｂ）に示すように、格子状パターン
３をダミーパターン２に重ねた後、図１５（ｃ）に示す
ように、その重なる部分のダミーパターン２を除去し、
分割して、分離されたダミーパターン群２ｄを形成す
る。なお、格子状パターン３の直線部分の幅は配線パタ
ーン１の幅と同じか、もしくはそれより広い幅にしてあ
る。
に示すフローチャートに従い、次のような手順を経て行
われる。途中の配線パターン及びダミーパターンの形成
状態を図１５（ａ）〜（ｄ）の平面図に示す。まず、図
１５（ａ）に示すように、配線パターン１を配置し、そ
の配線パターン１から一定の間隔をおいてダミーパター
ン２を配置する。この場合、ダミーパターン２の連続領
域は広すぎるので、配線パターン１間を短絡させる原因
となる。このため、ダミーパターン２を複数に分割す
る。即ち、図１５（ｂ）に示すように、格子状パターン
３をダミーパターン２に重ねた後、図１５（ｃ）に示す
ように、その重なる部分のダミーパターン２を除去し、
分割して、分離されたダミーパターン群２ｄを形成す
る。なお、格子状パターン３の直線部分の幅は配線パタ
ーン１の幅と同じか、もしくはそれより広い幅にしてあ
る。
【０００８】その後、分離されたダミーパターン２ｄの
幅を測定し、最小許容幅ａ以下のものがあるか否かを検
索する。最小許容幅ａとはパターン設計上許されるダミ
ーパターン２ｄの最小幅をいう。ダミーパターン２ｄの
幅が最小許容幅ａ以下であると、ダミーパターン２ｄに
基づくダミー層が形成されなかったり、ダミー層が細く
なって剥離したりする。
幅を測定し、最小許容幅ａ以下のものがあるか否かを検
索する。最小許容幅ａとはパターン設計上許されるダミ
ーパターン２ｄの最小幅をいう。ダミーパターン２ｄの
幅が最小許容幅ａ以下であると、ダミーパターン２ｄに
基づくダミー層が形成されなかったり、ダミー層が細く
なって剥離したりする。
【０００９】最小許容幅ａ以下のダミーパターン２ｄが
存在しない場合には、ダミーパターン２ｄ及び配線パタ
ーン１の設計を終える。これに対して最小許容幅ａ以下
のダミーパターン２ｅ，２ｆが存在する場合には、図１
５（ｄ）に示すように、そのダミーパターン２ｆに隣接
する除去したダミーパターン２を復活させる。そして、
更に、パターン幅を測定し、最小許容幅ａ以下のダミー
パターンがある場合にはそのダミーパターン２ｅを除去
する。これでダミーパターン及び配線パターンの設計を
終える。
存在しない場合には、ダミーパターン２ｄ及び配線パタ
ーン１の設計を終える。これに対して最小許容幅ａ以下
のダミーパターン２ｅ，２ｆが存在する場合には、図１
５（ｄ）に示すように、そのダミーパターン２ｆに隣接
する除去したダミーパターン２を復活させる。そして、
更に、パターン幅を測定し、最小許容幅ａ以下のダミー
パターンがある場合にはそのダミーパターン２ｅを除去
する。これでダミーパターン及び配線パターンの設計を
終える。
【００１０】ところで、最小許容幅ａ以下のダミーパタ
ーン２ｆを他のダミーパターン２ｄと一体化するのは、
ダミーパターンが無い領域が続くと、これらのパターン
に基づいて実際に配線層を形成した場合、その領域に形
成される絶縁膜に凹部が生じ易くなるからである。ま
た、最小許容幅ａ以下のダミーパターン２ｅを除去する
のは、ダミーパターン２ｅに基づくダミー層が残った場
合、製造中に剥離して電気的ショート等の障害に結びつ
くからである。
ーン２ｆを他のダミーパターン２ｄと一体化するのは、
ダミーパターンが無い領域が続くと、これらのパターン
に基づいて実際に配線層を形成した場合、その領域に形
成される絶縁膜に凹部が生じ易くなるからである。ま
た、最小許容幅ａ以下のダミーパターン２ｅを除去する
のは、ダミーパターン２ｅに基づくダミー層が残った場
合、製造中に剥離して電気的ショート等の障害に結びつ
くからである。
【００１１】このように設計されたダミーパターンと配
線パターンの設計データに基づいてレチクルを作製し、
そのレチクルをレジストの露光に用いる。
線パターンの設計データに基づいてレチクルを作製し、
そのレチクルをレジストの露光に用いる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
場合、図１５（ｄ）に示すように、場所Ｂ，Ｃによって
は、最小許容幅ａを１辺とするａ×ａの正方形のダミー
パターン２ｇが存在する場合がある。このような場合に
は、配線層及びダミー層をパターニングしたとき、ダミ
ーパターン２ｇに対応する領域のダミー層は細い柱状と
なり、基板から剥離し易くなる。更に、ダミーパターン
が転写されずパターン飛びを起こすこともある。特に、
図１５（ｄ）に示すように、ａ×ａの正方形のダミーパ
ターン２ｇが複数個並ぶ領域Ｃでダミーパターンが転写
されなかった場合には、ダミー層が形成されず、その領
域の配線層の間隔が広くなり過ぎるため、その領域では
配線層を被覆する層間絶縁膜を平坦化できないという問
題が生じる。
場合、図１５（ｄ）に示すように、場所Ｂ，Ｃによって
は、最小許容幅ａを１辺とするａ×ａの正方形のダミー
パターン２ｇが存在する場合がある。このような場合に
は、配線層及びダミー層をパターニングしたとき、ダミ
ーパターン２ｇに対応する領域のダミー層は細い柱状と
なり、基板から剥離し易くなる。更に、ダミーパターン
が転写されずパターン飛びを起こすこともある。特に、
図１５（ｄ）に示すように、ａ×ａの正方形のダミーパ
ターン２ｇが複数個並ぶ領域Ｃでダミーパターンが転写
されなかった場合には、ダミー層が形成されず、その領
域の配線層の間隔が広くなり過ぎるため、その領域では
配線層を被覆する層間絶縁膜を平坦化できないという問
題が生じる。
【００１３】本発明はこのような問題に鑑みてなされた
ものであって、ダミーパターンを転写する際のパターン
飛びや狭小なパターン形成を抑制して、導電性パーティ
クルによるショートを防止し、配線層等を被覆する層間
絶縁膜の平坦化を図ることができるパターン作成方法、
レチクル及び半導体装置の製造方法を提供することを目
的とする。
ものであって、ダミーパターンを転写する際のパターン
飛びや狭小なパターン形成を抑制して、導電性パーティ
クルによるショートを防止し、配線層等を被覆する層間
絶縁膜の平坦化を図ることができるパターン作成方法、
レチクル及び半導体装置の製造方法を提供することを目
的とする。
【００１４】
【課題を解決するための手段】上記した課題は、第１
に、主パターンから間隔をおいて分離したダミーパター
ンを形成し、網目状パターンと前記ダミーパターンとを
重ね、網目状パターンと前記ダミーパターンとが重なっ
ている部分の前記ダミーパターンを除去して、分割され
たダミーパターン群を形成し、前記ダミーパターン群の
うち、最小許容幅以下であり、又は最小許容面積以下で
ある狭小な前記ダミーパターンと、前記狭小なダミーパ
ターンに隣接する前記ダミーパターンとを接続ダミーパ
ターンにより接続し、又は前記狭小なダミーパターンを
除去することを特徴とするパターン作成方法によって達
成され、第２に、前記最小許容幅は前記配線パターンの
最小線幅とほぼ等しいか、或いは小さいことを特徴とす
る第１の発明に記載のパターン作成方法によって達成さ
れ、第３に、前記網目状パターンは格子状パターンであ
ることを特徴とする第１又は第２の発明に記載のパター
ン作成方法によって達成され、第４に、前記接続ダミー
パターンは前記網目状パターンにより除去したダミーパ
ターンを復活させたものであることを特徴とする第１乃
至第３の発明のいずれかに記載のパターン作成方法によ
って達成され、第５に、前記主パターンは配線パターン
であることを特徴とする第１乃至第４の発明のいずれか
に記載のパターン作成方法によって達成され、第６に、
第１乃至第４の発明のいずれか乃至第５の発明のいずれ
かに記載のパターン作成方法により作成されたことを特
徴とするレチクルによって達成され、第７に、第６の発
明に記載のレチクルを用いて、導電膜上に形成された感
光性膜を露光し、現像して、前記配線パターン及び前記
ダミーパターンに対応する耐エッチング性マスクを形成
する工程と、前記耐エッチング性マスクにより前記導電
膜をエッチングし、除去して、配線層及びダミー層を形
成する半導体装置の製造方法によって達成され、第８
に、前記感光性膜はレジスト膜であることを特徴とする
第７の発明に記載の半導体装置の製造方法によって達成
され、第９に、前記配線層及びダミー層を形成する工程
の後、前記配線層及びダミー層を被覆して絶縁膜を形成
することを特徴とする第７又は第８の発明に記載の半導
体装置の製造方法によって達成される。
に、主パターンから間隔をおいて分離したダミーパター
ンを形成し、網目状パターンと前記ダミーパターンとを
重ね、網目状パターンと前記ダミーパターンとが重なっ
ている部分の前記ダミーパターンを除去して、分割され
たダミーパターン群を形成し、前記ダミーパターン群の
うち、最小許容幅以下であり、又は最小許容面積以下で
ある狭小な前記ダミーパターンと、前記狭小なダミーパ
ターンに隣接する前記ダミーパターンとを接続ダミーパ
ターンにより接続し、又は前記狭小なダミーパターンを
除去することを特徴とするパターン作成方法によって達
成され、第２に、前記最小許容幅は前記配線パターンの
最小線幅とほぼ等しいか、或いは小さいことを特徴とす
る第１の発明に記載のパターン作成方法によって達成さ
れ、第３に、前記網目状パターンは格子状パターンであ
ることを特徴とする第１又は第２の発明に記載のパター
ン作成方法によって達成され、第４に、前記接続ダミー
パターンは前記網目状パターンにより除去したダミーパ
ターンを復活させたものであることを特徴とする第１乃
至第３の発明のいずれかに記載のパターン作成方法によ
って達成され、第５に、前記主パターンは配線パターン
であることを特徴とする第１乃至第４の発明のいずれか
に記載のパターン作成方法によって達成され、第６に、
第１乃至第４の発明のいずれか乃至第５の発明のいずれ
かに記載のパターン作成方法により作成されたことを特
徴とするレチクルによって達成され、第７に、第６の発
明に記載のレチクルを用いて、導電膜上に形成された感
光性膜を露光し、現像して、前記配線パターン及び前記
ダミーパターンに対応する耐エッチング性マスクを形成
する工程と、前記耐エッチング性マスクにより前記導電
膜をエッチングし、除去して、配線層及びダミー層を形
成する半導体装置の製造方法によって達成され、第８
に、前記感光性膜はレジスト膜であることを特徴とする
第７の発明に記載の半導体装置の製造方法によって達成
され、第９に、前記配線層及びダミー層を形成する工程
の後、前記配線層及びダミー層を被覆して絶縁膜を形成
することを特徴とする第７又は第８の発明に記載の半導
体装置の製造方法によって達成される。
【００１５】
【作 用】本発明のパターン作成方法によれば、網目状
パターンと重なっているダミーパターンを除去して分割
されたダミーパターン群について、最小許容幅のみなら
ず最小許容面積も検索し、基準以下である狭小なダミー
パターンが見つかった場合、接続ダミーパターンにより
狭小なダミーパターンの幅を広げ、面積を大きくしてい
る。更に、基準以下であって孤立した狭小なダミーパタ
ーンを除去している。最小許容面積とはパターン設計上
許されるダミーパターンの最小の平面積をいう。ダミー
パターンの面積が最小許容面積以下であると、段差等に
よる露光焦点ズレによりダミーパターンに基づくダミー
層が細くなって剥離したりする。
パターンと重なっているダミーパターンを除去して分割
されたダミーパターン群について、最小許容幅のみなら
ず最小許容面積も検索し、基準以下である狭小なダミー
パターンが見つかった場合、接続ダミーパターンにより
狭小なダミーパターンの幅を広げ、面積を大きくしてい
る。更に、基準以下であって孤立した狭小なダミーパタ
ーンを除去している。最小許容面積とはパターン設計上
許されるダミーパターンの最小の平面積をいう。ダミー
パターンの面積が最小許容面積以下であると、段差等に
よる露光焦点ズレによりダミーパターンに基づくダミー
層が細くなって剥離したりする。
【００１６】従って、例えば、従来方法ではそのまま残
る、一辺が最小許容幅の正方形パターンでも、最小許容
面積の基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。特に、接続ダミーパターンとして除去し
たダミーパターンを復活させることにより新たなパター
ンを作成する必要はない。
る、一辺が最小許容幅の正方形パターンでも、最小許容
面積の基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。特に、接続ダミーパターンとして除去し
たダミーパターンを復活させることにより新たなパター
ンを作成する必要はない。
【００１７】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。本発明の半導体装置の製造方法によれば、上
記のパターン作成方法により作成されたレチクルを用い
ているので、転写パターンが確実に残る露光焦点の範囲
が広がる。このため、基板上の段差により露光焦点がず
れてもその基板上に確実にダミーパターンを転写し、パ
ターン飛びを防止して、配線層を被覆する絶縁膜の平坦
化を図ることが出来る。
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。本発明の半導体装置の製造方法によれば、上
記のパターン作成方法により作成されたレチクルを用い
ているので、転写パターンが確実に残る露光焦点の範囲
が広がる。このため、基板上の段差により露光焦点がず
れてもその基板上に確実にダミーパターンを転写し、パ
ターン飛びを防止して、配線層を被覆する絶縁膜の平坦
化を図ることが出来る。
【００１８】更に、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による電気的なショート等を防止す
ることができる。
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による電気的なショート等を防止す
ることができる。
【００１９】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。まず、ダミーパターンを転写する際のパターン飛
び等の発生原因とその対策について、実験結果に基づい
て具体的に説明する。図１２は露光焦点を変化させて正
方形パターンをレジスト膜に転写した場合の転写パター
ンの平面形状について示す写真である。
する。まず、ダミーパターンを転写する際のパターン飛
び等の発生原因とその対策について、実験結果に基づい
て具体的に説明する。図１２は露光焦点を変化させて正
方形パターンをレジスト膜に転写した場合の転写パター
ンの平面形状について示す写真である。
【００２０】高圧水銀ランプ（ 0.365μｍ（ｉ線））を
露光光源として用い、０．５５×０．５５μｍの正方形
パターンをレジスト膜に転写した。露光焦点は−０．９
μｍ〜＋１．２μｍまで、０．３μｍおきに変化させ
た。実験結果によれば、転写パターンの平面形状は角が
丸くなり、円形状になっているが、露光焦点が０μｍの
とき、最大の面積の転写パターンが得られた。そして、
露光焦点が正又は負の方に大きくずれるにつれて転写パ
ターンは細くなってくる。なお、転写パターンの角が丸
くなるのは、パターン幅寸法と露光波長が接近してくる
と干渉効果の影響が大きく現れるためである。
露光光源として用い、０．５５×０．５５μｍの正方形
パターンをレジスト膜に転写した。露光焦点は−０．９
μｍ〜＋１．２μｍまで、０．３μｍおきに変化させ
た。実験結果によれば、転写パターンの平面形状は角が
丸くなり、円形状になっているが、露光焦点が０μｍの
とき、最大の面積の転写パターンが得られた。そして、
露光焦点が正又は負の方に大きくずれるにつれて転写パ
ターンは細くなってくる。なお、転写パターンの角が丸
くなるのは、パターン幅寸法と露光波長が接近してくる
と干渉効果の影響が大きく現れるためである。
【００２１】また、以上の結果から、正方形パターンで
は露光時の焦点深度の裕度が非常に小さく、露光時の焦
点ズレが大きくなることが分かる。従って、段差等によ
り露光焦点が大きくずれた場合には、転写パターンが細
くなって剥離しやすくなったり、転写パターンが形成さ
れないパターン飛びが生じる。この実験結果の解析か
ら、露光光源として高圧水銀ランプ（ 0.365μｍ（ｉ
線））を使用して１μｍ以上の焦点深度の裕度を確実に
保証する場合には、基板の材質や露光装置、レジスト膜
のパターニング条件にもよるが、正方形パターンの場
合、一辺をａ≧０．７μｍに設定しておく必要がある。
或いは、パターンの幅が０．７μｍ以下であっても、パ
ターンの長さを長くすることにより、同様な結果が得ら
れると考えられる。
は露光時の焦点深度の裕度が非常に小さく、露光時の焦
点ズレが大きくなることが分かる。従って、段差等によ
り露光焦点が大きくずれた場合には、転写パターンが細
くなって剥離しやすくなったり、転写パターンが形成さ
れないパターン飛びが生じる。この実験結果の解析か
ら、露光光源として高圧水銀ランプ（ 0.365μｍ（ｉ
線））を使用して１μｍ以上の焦点深度の裕度を確実に
保証する場合には、基板の材質や露光装置、レジスト膜
のパターニング条件にもよるが、正方形パターンの場
合、一辺をａ≧０．７μｍに設定しておく必要がある。
或いは、パターンの幅が０．７μｍ以下であっても、パ
ターンの長さを長くすることにより、同様な結果が得ら
れると考えられる。
【００２２】図１１は露光焦点を変化させて長方形パタ
ーンをレジスト膜に転写した場合の転写パターンの平面
形状について示す写真である。高圧水銀ランプ（ 0.365
μｍ（ｉ線））を露光光源として用い、０．５５×１．
６３μｍの長方形パターンをレジスト膜に転写した。露
光焦点は−０．９μｍ〜＋１．２μｍまで、０．３μｍ
おきに変化させた。
ーンをレジスト膜に転写した場合の転写パターンの平面
形状について示す写真である。高圧水銀ランプ（ 0.365
μｍ（ｉ線））を露光光源として用い、０．５５×１．
６３μｍの長方形パターンをレジスト膜に転写した。露
光焦点は−０．９μｍ〜＋１．２μｍまで、０．３μｍ
おきに変化させた。
【００２３】実験結果によれば、転写パターンは長手方
向の２つの両端が丸くなり、半円状になっているが、露
光焦点０μｍのとき、最大の面積の転写パターンが得ら
れた。そして、露光焦点が正又は負の方に大きくずれる
につれて転写パターンは細く、かつ短くなってくる。図
１２の正方形パターンでは、−０．３μｍ〜＋０．６μ
ｍで使用可能な転写パターンが得られた。一方、図１１
の長方形パターンでは、−０．９μｍ〜＋１．２μｍで
使用可能な転写パターンが得られ、図１２と比較して露
光焦点の変動の許容範囲が大きく広がっていることがわ
かる。
向の２つの両端が丸くなり、半円状になっているが、露
光焦点０μｍのとき、最大の面積の転写パターンが得ら
れた。そして、露光焦点が正又は負の方に大きくずれる
につれて転写パターンは細く、かつ短くなってくる。図
１２の正方形パターンでは、−０．３μｍ〜＋０．６μ
ｍで使用可能な転写パターンが得られた。一方、図１１
の長方形パターンでは、−０．９μｍ〜＋１．２μｍで
使用可能な転写パターンが得られ、図１２と比較して露
光焦点の変動の許容範囲が大きく広がっていることがわ
かる。
【００２４】以上のように、レチクル上の矩形パターン
を転写した後のパターン形状は、配線パターン幅と露光
波長が接近してくると、パターン末端形状が丸まり、か
つ後退が生じる。従って、正方形パターンの場合、転写
パターンの形状は円形に近い形状となり、パターン劣化
は長方形パターン等に比較して著しい。そこで、ダミー
パターンの形状を、このパターン劣化が生じてもパター
ン飛びが生じないだけの長方形形状とすることが好まし
い。例えば、長方形パターンの短辺の幅を配線幅と同じ
に設定した場合、長辺をどれだけの長さに設定すべきか
は露光波長と短辺の幅の比及びレジストプロセスに依存
する。短辺の幅／露光波長比が小さいほど設定する長辺
の長さを長く設定しなければならない。
を転写した後のパターン形状は、配線パターン幅と露光
波長が接近してくると、パターン末端形状が丸まり、か
つ後退が生じる。従って、正方形パターンの場合、転写
パターンの形状は円形に近い形状となり、パターン劣化
は長方形パターン等に比較して著しい。そこで、ダミー
パターンの形状を、このパターン劣化が生じてもパター
ン飛びが生じないだけの長方形形状とすることが好まし
い。例えば、長方形パターンの短辺の幅を配線幅と同じ
に設定した場合、長辺をどれだけの長さに設定すべきか
は露光波長と短辺の幅の比及びレジストプロセスに依存
する。短辺の幅／露光波長比が小さいほど設定する長辺
の長さを長く設定しなければならない。
【００２５】図５は、レチクル上での幅が最小許容幅ａ
以上で、かつ面積が最小許容面積Ｓ以上である矩形状の
ダミーパターンの許容領域を示した特性図である。縦軸
はダミーパターンの長さＹ（μｍ）、横軸はダミーパタ
ーンの幅Ｘ（μｍ）を表す。最小許容幅ａ（＝０．５５
μｍ）、最小許容面積Ｓ（＝０．８８μｍ2 ）に設定し
た場合の許容領域を斜線で示す。ここで、好ましくは、
最小許容幅ａを配線パターン幅とほぼ等しいか、或いは
小さくなるようにする。また、最小許容面積Ｓはパター
ンの最小許容幅ａとし、その転写パターンがパターン不
良を起こさないような面積とする。
以上で、かつ面積が最小許容面積Ｓ以上である矩形状の
ダミーパターンの許容領域を示した特性図である。縦軸
はダミーパターンの長さＹ（μｍ）、横軸はダミーパタ
ーンの幅Ｘ（μｍ）を表す。最小許容幅ａ（＝０．５５
μｍ）、最小許容面積Ｓ（＝０．８８μｍ2 ）に設定し
た場合の許容領域を斜線で示す。ここで、好ましくは、
最小許容幅ａを配線パターン幅とほぼ等しいか、或いは
小さくなるようにする。また、最小許容面積Ｓはパター
ンの最小許容幅ａとし、その転写パターンがパターン不
良を起こさないような面積とする。
【００２６】図５によれば、ダミーパターンの幅が最小
許容幅ａのとき、許容されるダミーパターンの長さは
１．６３μｍ以上になる。また、図５によれば、最小許
容面積Ｓ以下のものが除去されるため、配線パターン間
隔が広い領域が存在することになる。例えば、図７
（ａ）に示すように、２．０６μｍ×２．０６μｍの間
隔を有する配線パターン間の領域では０．９４μｍ×
０．９４μｍのダミーパターンが存在するが、２．０５
μｍ×２．０５μｍの間隔を有する配線パターン間の領
域ではダミーパターンが存在しないこととなる。このよ
うな配線パターンが転写された配線層間には２．０５μ
ｍ×２．０５μｍ程度の凹部が生じるが、同程度の間隔
で２本の長い配線層が並行する凹部領域に比較すれば、
容易に平坦化することが可能である。例えばＳＯＧ膜
（スピンオングラス膜）等により平坦化することが可能
である。
許容幅ａのとき、許容されるダミーパターンの長さは
１．６３μｍ以上になる。また、図５によれば、最小許
容面積Ｓ以下のものが除去されるため、配線パターン間
隔が広い領域が存在することになる。例えば、図７
（ａ）に示すように、２．０６μｍ×２．０６μｍの間
隔を有する配線パターン間の領域では０．９４μｍ×
０．９４μｍのダミーパターンが存在するが、２．０５
μｍ×２．０５μｍの間隔を有する配線パターン間の領
域ではダミーパターンが存在しないこととなる。このよ
うな配線パターンが転写された配線層間には２．０５μ
ｍ×２．０５μｍ程度の凹部が生じるが、同程度の間隔
で２本の長い配線層が並行する凹部領域に比較すれば、
容易に平坦化することが可能である。例えばＳＯＧ膜
（スピンオングラス膜）等により平坦化することが可能
である。
【００２７】次に、上記の実験結果に基づいて、本発明
の実施例に係るパターン作成方法について説明する。図
１，図２は本発明の実施例に係るパターン作成方法につ
いて示すフローチャートである。図３（ａ）〜（ｄ），
図４は上記パターン作成方法による作成途中のパターン
の平面形状を示す上面図である。
の実施例に係るパターン作成方法について説明する。図
１，図２は本発明の実施例に係るパターン作成方法につ
いて示すフローチャートである。図３（ａ）〜（ｄ），
図４は上記パターン作成方法による作成途中のパターン
の平面形状を示す上面図である。
【００２８】まず、図３（ａ）に示すように、配線パタ
ーン（主パターン）２１を配置し、その配線パターン２
１から一定の間隔Ｗをおいてダミーパターン２２を配置
する。次いで、図３（ｂ）に示すように、ダミーパター
ン２２を複数に分割するために、格子状パターン（網目
状パターン）２３をダミーパターン２２に重ねた後、図
３（ｃ）に示すように、その重なる部分のダミーパター
ン２２を除去し、分割して、互いに分離されたダミーパ
ターン群22ｄ〜22ｈを形成する。この場合、格子状パタ
ーン２３の幅は配線パターン２１幅と同じにしてある。
ーン（主パターン）２１を配置し、その配線パターン２
１から一定の間隔Ｗをおいてダミーパターン２２を配置
する。次いで、図３（ｂ）に示すように、ダミーパター
ン２２を複数に分割するために、格子状パターン（網目
状パターン）２３をダミーパターン２２に重ねた後、図
３（ｃ）に示すように、その重なる部分のダミーパター
ン２２を除去し、分割して、互いに分離されたダミーパ
ターン群22ｄ〜22ｈを形成する。この場合、格子状パタ
ーン２３の幅は配線パターン２１幅と同じにしてある。
【００２９】次に、分離されたダミーパターン22ｄ〜22
ｈの幅を測定した後、最小許容幅ａ以下のものがあるか
否かを検索する。最小許容幅ａ以下のダミーパターンが
存在しない場合には、直ちに、ダミーパターンの面積を
測定する作業に移行する。これに対して最小許容幅ａ以
下のダミーパターン22ｅ，22ｆが存在する場合には、そ
の移行前に、隣接する除去したダミーパターン22ｉを復
活させることができるか否かを調べ、幅の狭いダミーパ
ターン22ｅ，22ｆの幅を広くしたり、除去したりする。
例えば図３（ｃ），（ｄ）に示すように、隣接領域に配
線パターン２１のみが存在し、ダミーパターン22ｄが存
在しないような領域であって、除去したダミーパターン
22ｉを復活させることが不可能な領域では、そのダミー
パターン22ｅを除去する。一方、隣接領域にダミーパタ
ーン22ｄが存在する領域であって、除去したダミーパタ
ーン22ｉを復活させることが可能な領域では、除去した
ダミーパターン22ｉを復活させて、幅の狭いダミーパタ
ーン22ｆと隣接するダミーパターン22ｄとを接続する。
続いて、ダミーパターンの幅を再び測定し、さらに最小
許容幅ａ以下のダミーパターンがある場合にはそのダミ
ーパターンを除去する。
ｈの幅を測定した後、最小許容幅ａ以下のものがあるか
否かを検索する。最小許容幅ａ以下のダミーパターンが
存在しない場合には、直ちに、ダミーパターンの面積を
測定する作業に移行する。これに対して最小許容幅ａ以
下のダミーパターン22ｅ，22ｆが存在する場合には、そ
の移行前に、隣接する除去したダミーパターン22ｉを復
活させることができるか否かを調べ、幅の狭いダミーパ
ターン22ｅ，22ｆの幅を広くしたり、除去したりする。
例えば図３（ｃ），（ｄ）に示すように、隣接領域に配
線パターン２１のみが存在し、ダミーパターン22ｄが存
在しないような領域であって、除去したダミーパターン
22ｉを復活させることが不可能な領域では、そのダミー
パターン22ｅを除去する。一方、隣接領域にダミーパタ
ーン22ｄが存在する領域であって、除去したダミーパタ
ーン22ｉを復活させることが可能な領域では、除去した
ダミーパターン22ｉを復活させて、幅の狭いダミーパタ
ーン22ｆと隣接するダミーパターン22ｄとを接続する。
続いて、ダミーパターンの幅を再び測定し、さらに最小
許容幅ａ以下のダミーパターンがある場合にはそのダミ
ーパターンを除去する。
【００３０】次いで、ダミーパターン22ｄ，22ｇ，22ｈ
の面積を測定し、最小許容面積Ｓ以下のものがあるか否
かを検索する。最小許容面積Ｓ以下のダミーパターンが
存在しない場合には、ダミーパターン群が完成する。こ
れに対して最小許容面積Ｓ以下のダミーパターン22ｇ，
22ｈが存在する場合には、隣接する除去したダミーパタ
ーン22ｉを復活させることができるか否かを調べ、面積
の小さいダミーパターン22ｇ，22ｈの面積を大きくした
り、除去したりする。例えば、図４に示すように、隣接
領域に配線パターン２１のみが存在し、ダミーパターン
が存在しないような領域であって、除去したダミーパタ
ーン22ｉを復活させることが不可能な領域では、そのダ
ミーパターン22ｇを除去する。一方、隣接領域にダミー
パターン22ｄが存在する領域であって、除去したダミー
パターン22ｉを復活させることが可能な領域では、除去
したダミーパターン22ｉを復活させて面積の小さいダミ
ーパターン22ｈと隣接するダミーパターン22ｄとを接続
する。続いて、ダミーパターンの面積を再び測定し、さ
らに最小許容面積Ｓ以下のダミーパターンがある場合に
はそのダミーパターンを除去する。
の面積を測定し、最小許容面積Ｓ以下のものがあるか否
かを検索する。最小許容面積Ｓ以下のダミーパターンが
存在しない場合には、ダミーパターン群が完成する。こ
れに対して最小許容面積Ｓ以下のダミーパターン22ｇ，
22ｈが存在する場合には、隣接する除去したダミーパタ
ーン22ｉを復活させることができるか否かを調べ、面積
の小さいダミーパターン22ｇ，22ｈの面積を大きくした
り、除去したりする。例えば、図４に示すように、隣接
領域に配線パターン２１のみが存在し、ダミーパターン
が存在しないような領域であって、除去したダミーパタ
ーン22ｉを復活させることが不可能な領域では、そのダ
ミーパターン22ｇを除去する。一方、隣接領域にダミー
パターン22ｄが存在する領域であって、除去したダミー
パターン22ｉを復活させることが可能な領域では、除去
したダミーパターン22ｉを復活させて面積の小さいダミ
ーパターン22ｈと隣接するダミーパターン22ｄとを接続
する。続いて、ダミーパターンの面積を再び測定し、さ
らに最小許容面積Ｓ以下のダミーパターンがある場合に
はそのダミーパターンを除去する。
【００３１】このようにして、ダミーパターン群が完成
する。以上のように、本発明の実施例のパターンの作成
方法によれば、ダミーパターン２２を部分的に除去して
分割・分離されたダミーパターン群22ｄ〜22ｈについ
て、最小許容幅ａのみならず最小許容面積Ｓも検索し、
基準以下である狭小なダミーパターン22ｅ〜22ｈが見つ
かった場合、除去したダミーパターン22ｉを復活させて
狭小なダミーパターン22ｆ，22ｈの幅を広げ、面積を大
きくしている。更に、基準以下であって復活が不可能な
場合、狭小なダミーパターン22ｅ，22ｇを除去してい
る。
する。以上のように、本発明の実施例のパターンの作成
方法によれば、ダミーパターン２２を部分的に除去して
分割・分離されたダミーパターン群22ｄ〜22ｈについ
て、最小許容幅ａのみならず最小許容面積Ｓも検索し、
基準以下である狭小なダミーパターン22ｅ〜22ｈが見つ
かった場合、除去したダミーパターン22ｉを復活させて
狭小なダミーパターン22ｆ，22ｈの幅を広げ、面積を大
きくしている。更に、基準以下であって復活が不可能な
場合、狭小なダミーパターン22ｅ，22ｇを除去してい
る。
【００３２】従って、従来方法ではそのまま残る、一辺
が最小許容幅ａの正方形パターン22ｈでも、最小許容面
積Ｓの基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。
が最小許容幅ａの正方形パターン22ｈでも、最小許容面
積Ｓの基準を満たさない場合には、面積が大きくされ
る。これにより、転写パターンが確実に残る露光焦点の
範囲が広がるため、基板上の段差により露光焦点がずれ
てもその基板上に確実にダミーパターンを転写すること
が可能となる。
【００３３】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターン22ｇは除去されるので、転
写パターンの細りによる細いダミー層の形成を防止する
ことが出来る。これにより、剥離した導電物による電気
的なショート等を防止することができる。なお、上記で
は接続ダミーパターンとして除去したダミーパターン22
ｉを復活させたものを用いているが、新たにパターン形
成してもよい。
ない孤立したダミーパターン22ｇは除去されるので、転
写パターンの細りによる細いダミー層の形成を防止する
ことが出来る。これにより、剥離した導電物による電気
的なショート等を防止することができる。なお、上記で
は接続ダミーパターンとして除去したダミーパターン22
ｉを復活させたものを用いているが、新たにパターン形
成してもよい。
【００３４】また、網目状パターン２３として格子状パ
ターンを用いているが、他の形状のパターン除去部分を
有するものを用いてもよい。更に、ダミーパターンを矩
形状とし、最小許容幅ａを０．５５μｍに、最小許容面
積Ｓを０．８８μｍ2 に設定してあるが、ダミーパター
ンを他の形状とすることも可能であるし、また露光光や
レジストの種類により適宜変更することも可能である。
ターンを用いているが、他の形状のパターン除去部分を
有するものを用いてもよい。更に、ダミーパターンを矩
形状とし、最小許容幅ａを０．５５μｍに、最小許容面
積Ｓを０．８８μｍ2 に設定してあるが、ダミーパター
ンを他の形状とすることも可能であるし、また露光光や
レジストの種類により適宜変更することも可能である。
【００３５】また、配線パターンを主パターンとするパ
ターン作成方法に本発明を適用しているが、他のパター
ンにも適用することができる。次に、このダミーパター
ン群と配線パターンに基づいて作成されたレチクルにつ
いて図６を参照しながら説明する。図６は平面図であ
る。図６では、配線ピッチを１．１μｍに、配線パター
ン幅を０．５５μｍに、配線パターン間隔を０．５５μ
ｍに、配線パターン−ダミーパターン間隔Ｗを０．５５
μｍにそれぞれ設定してある。また、矩形状のダミーパ
ターンの最小許容幅ａを０．５５μｍに、最小許容面積
Ｓを０．８８μｍ2 に設定してある。以下、許容値より
も幅が狭く、又は面積の小さいダミーパターンを狭小な
ダミーパターンという。従って、最小ダミーパターンの
寸法は０．５５μｍ×１．６３μｍとなる。
ターン作成方法に本発明を適用しているが、他のパター
ンにも適用することができる。次に、このダミーパター
ン群と配線パターンに基づいて作成されたレチクルにつ
いて図６を参照しながら説明する。図６は平面図であ
る。図６では、配線ピッチを１．１μｍに、配線パター
ン幅を０．５５μｍに、配線パターン間隔を０．５５μ
ｍに、配線パターン−ダミーパターン間隔Ｗを０．５５
μｍにそれぞれ設定してある。また、矩形状のダミーパ
ターンの最小許容幅ａを０．５５μｍに、最小許容面積
Ｓを０．８８μｍ2 に設定してある。以下、許容値より
も幅が狭く、又は面積の小さいダミーパターンを狭小な
ダミーパターンという。従って、最小ダミーパターンの
寸法は０．５５μｍ×１．６３μｍとなる。
【００３６】なお、比較のため、従来例によるレチクル
について図８に示す。図８は平面図である。図６と異な
るところは、矩形状のダミーパターンの最小許容幅ａの
み０．５５μｍに設定してあることである。図６と図８
とを比較すると、他と比較して小さなダミーパターンが
存在する領域はＥ〜Ｊである。このうち、図６ではいず
れの領域においても０．５５μｍ×１．６３μｍ以上の
ダミーパターンしか存在しないが、図８のＦ，Ｈ領域で
は０．５５μｍ×０．５５μｍ，０．５５μｍ×０．７
２μｍという狭小なダミーパターンが存在する。また、
配線パターンに囲まれたＩ，Ｊ領域において、図６では
ダミーパターンが存在せず、図８では０．５５μｍ×
０．５５μｍ，０．９３μｍ×０．９３μｍという狭小
なダミーパターンが存在する。
について図８に示す。図８は平面図である。図６と異な
るところは、矩形状のダミーパターンの最小許容幅ａの
み０．５５μｍに設定してあることである。図６と図８
とを比較すると、他と比較して小さなダミーパターンが
存在する領域はＥ〜Ｊである。このうち、図６ではいず
れの領域においても０．５５μｍ×１．６３μｍ以上の
ダミーパターンしか存在しないが、図８のＦ，Ｈ領域で
は０．５５μｍ×０．５５μｍ，０．５５μｍ×０．７
２μｍという狭小なダミーパターンが存在する。また、
配線パターンに囲まれたＩ，Ｊ領域において、図６では
ダミーパターンが存在せず、図８では０．５５μｍ×
０．５５μｍ，０．９３μｍ×０．９３μｍという狭小
なダミーパターンが存在する。
【００３７】これにより、従来の場合、転写パターンが
細くなったり、消失したりするが、実施例の場合、０．
５５μｍ×１．６３μｍ以下の狭小なダミーパターンは
存在しないので、基板上の段差により露光焦点がずれて
もその基板上に確実にダミーパターンを転写することが
可能となる。次に、上記レチクルを用いて、半導体基板
上に配線層を形成する方法について図９（ａ）〜
（ｄ），図１０（ａ），（ｂ）を参照しながら説明す
る。図９（ｃ）に示すレジストマスクは図６のＤ−Ｄ線
で示す部分のパターンが転写されたものである。
細くなったり、消失したりするが、実施例の場合、０．
５５μｍ×１．６３μｍ以下の狭小なダミーパターンは
存在しないので、基板上の段差により露光焦点がずれて
もその基板上に確実にダミーパターンを転写することが
可能となる。次に、上記レチクルを用いて、半導体基板
上に配線層を形成する方法について図９（ａ）〜
（ｄ），図１０（ａ），（ｂ）を参照しながら説明す
る。図９（ｃ）に示すレジストマスクは図６のＤ−Ｄ線
で示す部分のパターンが転写されたものである。
【００３８】まず、図９（ａ）に示すように、シリコン
基板上にシリコン酸化膜を形成する。これらが基板３１
を構成する。次いで、図９（ａ）に示すように、シリコ
ン酸化膜上に膜厚約７０ｎｍのＴｉＮ膜32ａと、膜厚約
４２０ｎｍのＡｌＣｕＴｉ合金膜32ｂと、膜厚約７０ｎ
ｍのＴｉＮ膜32ｃとをスパッタリングにより順次形成す
る。
基板上にシリコン酸化膜を形成する。これらが基板３１
を構成する。次いで、図９（ａ）に示すように、シリコ
ン酸化膜上に膜厚約７０ｎｍのＴｉＮ膜32ａと、膜厚約
４２０ｎｍのＡｌＣｕＴｉ合金膜32ｂと、膜厚約７０ｎ
ｍのＴｉＮ膜32ｃとをスパッタリングにより順次形成す
る。
【００３９】次に、図９（ｂ）に示すように、ノボラッ
ク系ポジ型ｉ線レジストをスピンコートにより塗布し、
ＴｉＮ膜32ｃ上に膜厚約１．１９μｍのレジスト膜３３
を形成した後、加熱して乾燥・硬化する。次いで、開口
率（ＮＡ）０．５５のステッパーを用いて、高圧水銀ラ
ンプから発生する露光波長０．３６５μｍのｉ線によ
り、露光量４５０ｍｓｅｃで露光する。このとき、上記
で作成されたレチクルをマスクとして用いる。
ク系ポジ型ｉ線レジストをスピンコートにより塗布し、
ＴｉＮ膜32ｃ上に膜厚約１．１９μｍのレジスト膜３３
を形成した後、加熱して乾燥・硬化する。次いで、開口
率（ＮＡ）０．５５のステッパーを用いて、高圧水銀ラ
ンプから発生する露光波長０．３６５μｍのｉ線によ
り、露光量４５０ｍｓｅｃで露光する。このとき、上記
で作成されたレチクルをマスクとして用いる。
【００４０】次に、アルカリ現像液により露光されたレ
ジスト膜３３を現像する。これにより、図９（ｃ）に示
すように、配線パターン及びダミーパターンが転写され
たレジストマスク33ａが作成される。次いで、加熱した
レジストマスク33ａにＵＶ照射処理を行ってレジストマ
スク33ａのエッチング耐性を向上させる。続いて、図９
（ｄ）に示すように、反応ガスＣｌ2 ＋ＢＣｌ3 を用い
た反応性イオンエッチングにより、ＴｉＮ膜32ｃ／Ａｌ
ＣｕＴｉ合金膜32ｂ／ＴｉＮ膜32ａを順次エッチング
し、除去して配線層34ａ〜34ｃ及びダミー層35ａ〜35ｃ
を形成する。
ジスト膜３３を現像する。これにより、図９（ｃ）に示
すように、配線パターン及びダミーパターンが転写され
たレジストマスク33ａが作成される。次いで、加熱した
レジストマスク33ａにＵＶ照射処理を行ってレジストマ
スク33ａのエッチング耐性を向上させる。続いて、図９
（ｄ）に示すように、反応ガスＣｌ2 ＋ＢＣｌ3 を用い
た反応性イオンエッチングにより、ＴｉＮ膜32ｃ／Ａｌ
ＣｕＴｉ合金膜32ｂ／ＴｉＮ膜32ａを順次エッチング
し、除去して配線層34ａ〜34ｃ及びダミー層35ａ〜35ｃ
を形成する。
【００４１】次いで、図10（ａ）に示すように、酸素プ
ラズマアッシャにより残存するレジストマスク33ａを除
去すると、配線層34ａ〜34ｃ及びダミー層35ａ〜35ｃが
表出する。その後、図10（ｂ）に示すように、配線層34
ａ〜34ｃ及びダミー層35ａ〜35ｃを被覆するシリコン酸
化膜３６をＣＶＤ法により形成した後、塗布法によりＳ
ＯＧ膜３７を形成し、平坦化を図る。
ラズマアッシャにより残存するレジストマスク33ａを除
去すると、配線層34ａ〜34ｃ及びダミー層35ａ〜35ｃが
表出する。その後、図10（ｂ）に示すように、配線層34
ａ〜34ｃ及びダミー層35ａ〜35ｃを被覆するシリコン酸
化膜３６をＣＶＤ法により形成した後、塗布法によりＳ
ＯＧ膜３７を形成し、平坦化を図る。
【００４２】以上のように、本発明の実施例の半導体装
置の製造方法によれば、上記実施例のパターン作成方法
により作成されたレチクルを用いているので、転写パタ
ーンが確実に残る露光焦点の範囲が広がるため、基板３
１上の段差により露光焦点がずれてもその基板３１上に
確実にダミーパターンを転写し、パターン飛びを防止す
ることができる。これにより、配線層34ａ〜34ｃを被覆
するシリコン酸化膜（絶縁膜）３６又はＳＯＧ膜（絶縁
膜）３７の平坦化を図ることが可能となる。
置の製造方法によれば、上記実施例のパターン作成方法
により作成されたレチクルを用いているので、転写パタ
ーンが確実に残る露光焦点の範囲が広がるため、基板３
１上の段差により露光焦点がずれてもその基板３１上に
確実にダミーパターンを転写し、パターン飛びを防止す
ることができる。これにより、配線層34ａ〜34ｃを被覆
するシリコン酸化膜（絶縁膜）３６又はＳＯＧ膜（絶縁
膜）３７の平坦化を図ることが可能となる。
【００４３】また、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による配線層間の電気的なショート
等を防止することができる。
ない孤立したダミーパターンは除去されるので、このよ
うなダミーパターンに基づく転写パターンの細りによる
細いダミー層の形成を防止することが出来る。これによ
り、剥離した導電物による配線層間の電気的なショート
等を防止することができる。
【００４４】
【発明の効果】以上述べたように、本発明のパターン作
成方法においては、ダミーパターンを部分的に除去して
分割されたダミーパターン群について、最小許容幅ａの
みならず最小許容面積Ｓも検索し、狭小なダミーパター
ンの幅を広げて面積を大きくし、或いは、基準以下であ
って孤立した狭小なダミーパターンを除去している。
成方法においては、ダミーパターンを部分的に除去して
分割されたダミーパターン群について、最小許容幅ａの
みならず最小許容面積Ｓも検索し、狭小なダミーパター
ンの幅を広げて面積を大きくし、或いは、基準以下であ
って孤立した狭小なダミーパターンを除去している。
【００４５】従って、従来ではそのまま残り、パターン
飛び等の原因となる一辺が最小許容幅ａの正方形パター
ンでも、最小許容面積Ｓを満たさない場合には、面積が
大きくされ、或いは除去される。これにより、基板上の
段差により露光焦点がずれてもその基板上に確実にダミ
ーパターンを転写し、或いは転写パターンの細りを防止
することができる。
飛び等の原因となる一辺が最小許容幅ａの正方形パター
ンでも、最小許容面積Ｓを満たさない場合には、面積が
大きくされ、或いは除去される。これにより、基板上の
段差により露光焦点がずれてもその基板上に確実にダミ
ーパターンを転写し、或いは転写パターンの細りを防止
することができる。
【００４６】また、本発明の半導体装置の製造方法によ
れば、上記のレチクルを用いて配線パターン及びダミー
パターンを転写しているので、基板上に確実にダミーパ
ターンを転写し、パターン飛びを防止することが可能と
なる。従って、このような転写パターンにより配線層及
びダミー層を適切な分布密度で作成できるため、これら
を被覆する絶縁膜の平坦化を図ることができる。
れば、上記のレチクルを用いて配線パターン及びダミー
パターンを転写しているので、基板上に確実にダミーパ
ターンを転写し、パターン飛びを防止することが可能と
なる。従って、このような転写パターンにより配線層及
びダミー層を適切な分布密度で作成できるため、これら
を被覆する絶縁膜の平坦化を図ることができる。
【００４７】更に、幅基準を満たすが面積基準を満たさ
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。これにより、剥離した導電物による電気的な
ショート等を防止することができる。
ない孤立したダミーパターンは除去されるので、転写パ
ターンの細りによる細いダミー層の形成を防止すること
が出来る。これにより、剥離した導電物による電気的な
ショート等を防止することができる。
【図１】本発明の実施例に係るパターン作成方法につい
て示すフローチャート（その１）である。
て示すフローチャート（その１）である。
【図２】本発明の実施例に係るパターン作成方法につい
て示すフローチャート（その２）である。
て示すフローチャート（その２）である。
【図３】本発明の実施例に係るパターン作成方法につい
て示す平面図（その１）である。
て示す平面図（その１）である。
【図４】本発明の実施例に係るパターン作成方法につい
て示す平面図（その２）である。
て示す平面図（その２）である。
【図５】本発明の実施例に係るパターン作成方法におい
てダミーパターンの最小許容幅ａ及び最小許容面積Ｓに
基づく許容寸法領域について示す特性図である。
てダミーパターンの最小許容幅ａ及び最小許容面積Ｓに
基づく許容寸法領域について示す特性図である。
【図６】本発明の実施例に係るレチクルについて示す平
面図（その１）である。
面図（その１）である。
【図７】本発明の実施例に係るレチクルについて示す平
面図（その２）である。
面図（その２）である。
【図８】比較例に係るレチクルについて示す平面図であ
る。
る。
【図９】本発明の実施例に係る配線層及びダミー層を有
する半導体装置の製造方法について示す断面図（その
１）である。
する半導体装置の製造方法について示す断面図（その
１）である。
【図１０】本発明の実施例に係る配線層及びダミー層を
有する半導体装置の製造方法について示す断面図（その
２）である。
有する半導体装置の製造方法について示す断面図（その
２）である。
【図１１】本発明の実施例に係るダミーパターンに基づ
く転写パターンの平面形状と露光焦点の関係について示
す基板上に形成された微細なパターンの写真である。
く転写パターンの平面形状と露光焦点の関係について示
す基板上に形成された微細なパターンの写真である。
【図１２】比較例に係るダミーパターンに基づく転写パ
ターンの平面形状と露光焦点の関係について示す基板上
に形成された微細なパターンの写真である。
ターンの平面形状と露光焦点の関係について示す基板上
に形成された微細なパターンの写真である。
【図１３】従来例に係るレチクルについて示す平面図及
び配線層及びダミー層を有する半導体装置について示す
断面図である。
び配線層及びダミー層を有する半導体装置について示す
断面図である。
【図１４】従来例に係るパターン作成方法について示す
フローチャートである。
フローチャートである。
【図１５】従来例に係るパターン作成方法について示す
平面図である。
平面図である。
２１ 配線パターン（主パターン）、 ２２，22ｄ〜22ｈ，22ｉ ダミーパターン、 ２３ 網目状パターン（格子状パターン）、 ３１ 基板、 ３２ 導電膜、 32ａ，32ｃ ＴｉＮ膜、 32ｂ ＡｌＣｕＴｉ合金膜、 ３３ レジスト膜、 33ａ レジストマスク、 34ａ〜34ｃ 配線層、 35ａ〜35ｃ ダミー層、 ３６ シリコン酸化膜（絶縁膜）、 ３７ ＳＯＧ膜（絶縁膜）。
Claims (9)
- 【請求項１】 主パターンから間隔をおいて分離したダ
ミーパターンを形成し、 網目状パターンと前記ダミーパターンとを重ね、網目状
パターンと前記ダミーパターンとが重なっている部分の
前記ダミーパターンを除去して、分割されたダミーパタ
ーン群を形成し、 前記ダミーパターン群のうち、最小許容幅以下であり、
又は最小許容面積以下である狭小な前記ダミーパターン
と、前記狭小なダミーパターンに隣接する前記ダミーパ
ターンとを接続ダミーパターンにより接続し、又は前記
狭小なダミーパターンを除去することを特徴とするパタ
ーン作成方法。 - 【請求項２】 前記最小許容幅は前記主パターンの最小
線幅とほぼ等しいか、或いは小さいことを特徴とする請
求項１記載のパターン作成方法。 - 【請求項３】 前記網目状パターンは格子状パターンで
あることを特徴とする請求項１または請求項２に記載の
パターン作成方法。 - 【請求項４】 前記接続ダミーパターンは前記網目状パ
ターンにより除去したダミーパターンを復活させたもの
であることを特徴とする請求項１乃至請求項３のいずれ
かに記載のパターン作成方法。 - 【請求項５】 前記主パターンは配線パターンであるこ
とを特徴とする請求項１乃至請求項４のいずれかに記載
のパターン作成方法。 - 【請求項６】 請求項１乃至請求項５のいずれかに記載
のパターン作成方法により作成されたことを特徴とする
レチクル。 - 【請求項７】 請求項６に記載のレチクルを用いて、導
電膜上に形成された感光性膜を露光し、現像して、前記
主パターン及び前記ダミーパターンに対応する耐エッチ
ング性マスクを形成する工程と、 前記耐エッチング性マスクにより前記導電膜をエッチン
グし、除去して、配線層及びダミー層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記感光性膜はレジスト膜であることを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記配線層及びダミー層を形成する工程
の後、前記配線層及びダミー層を被覆して絶縁膜を形成
することを特徴とする請求項７又は請求項８記載の半導
体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30797394A JP3249317B2 (ja) | 1994-12-12 | 1994-12-12 | パターン作成方法 |
| US08/546,088 US6099992A (en) | 1994-12-12 | 1995-10-20 | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
| US09/482,519 US6553274B1 (en) | 1994-12-12 | 2000-01-14 | Method for designing reticle, reticle, and method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30797394A JP3249317B2 (ja) | 1994-12-12 | 1994-12-12 | パターン作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08160590A true JPH08160590A (ja) | 1996-06-21 |
| JP3249317B2 JP3249317B2 (ja) | 2002-01-21 |
Family
ID=17975390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30797394A Expired - Lifetime JP3249317B2 (ja) | 1994-12-12 | 1994-12-12 | パターン作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6099992A (ja) |
| JP (1) | JP3249317B2 (ja) |
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|---|---|---|---|---|
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| JP3591762B2 (ja) * | 1998-08-07 | 2004-11-24 | 株式会社村田製作所 | パターンの形成方法 |
| KR100313280B1 (ko) * | 1999-10-25 | 2001-11-07 | 한신혁 | 반도체 장치의 전도배선 마스크 제조방법 |
| JP3912949B2 (ja) | 1999-12-28 | 2007-05-09 | 株式会社東芝 | フォトマスクの形成方法及び半導体装置の製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6553274B1 (en) | 2003-04-22 |
| JP3249317B2 (ja) | 2002-01-21 |
| US6099992A (en) | 2000-08-08 |
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Legal Events
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011030 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081109 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091109 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 10 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131109 Year of fee payment: 12 |
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