KR0141176B1 - 웨이퍼의 엣지 처리방법 - Google Patents

웨이퍼의 엣지 처리방법

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KR0141176B1 KR1019940035344A KR19940035344A KR0141176B1 KR 0141176 B1 KR0141176 B1 KR 0141176B1 KR 1019940035344 A KR1019940035344 A KR 1019940035344A KR 19940035344 A KR19940035344 A KR 19940035344A KR 0141176 B1 KR0141176 B1 KR 0141176B1
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Abstract

웨이퍼의 가장자리(엣지)에 남는 각종 불순물로 인한 불량발생을 억제할 수 있는 웨이퍼의 엣지 처리방법에 관하여 개시한다. 본 발명은 기판에 반도체 장치를 제조하기 위하여 각 단계별로 계속하여 형성되는 막질들의 사진식각공정에 있어서, 각 단계별로 상기 막질들의 패턴은 웨이퍼의 끝으로부터 거리가 서로 다르게 형성한다. 본 발명에 의하면, 웨이퍼의 엣지에서 서로 다른 거리로 패턴을 형성함으로써 반도체 장치 제조의 계속되는 공정에서 각종 불량의 발생을 억제할 수 있으며, 웨이퍼의 엣지를 포함하여 전면에 칩용 패턴을 형성하므로 웨이퍼당 칩수(수율)의 증가를 이룰 수 있다.

Description

웨이퍼의 엣지 처리방법
제1도 내지 제3도는 종래기술에 의한 웨이퍼의 엣지 처리를 설명하기 위하여 도시한 도면이다.
제4도는 본 발명의 엣지 처리방법에 의해 수득된 웨이퍼의 엣지를 설명하기 위하여 도시한 도면이다.
제5도 및 제6도는 본 발명에 사용된 엣지 처리방법의 기준을 설명하기 위하여 도시한 도면이다.
제7도 및 제8도는 반도체 장치의 제조공정 단계별로 본 발명에 의한 웨이퍼의 엣지 처리방법을 설명하기 위하여 도시한 도면이다.
본 발명은 반도체 장치의 제조과정중 사진식각공정에서 이루어지는 웨이퍼의 엣지 처리방법에 관한 것으로, 특히 웨이퍼의 가장자리(엣지)에 남는 각종 불순물로 인한 불량발생을 억제할 수 있는 웨이퍼의 엣지 처리방법에 관한 것이다.
일반적으로, 웨이퍼의 엣지(가장자리)처리 공정은 반도체 장치의 사진식각공정의 일부로써 신나나 IPA(이소프로필알콜)용액과 같은 화학용액으로 웨이퍼의 엣지에 형성된 불순물을 제거하거나 노광장치에 의한 노광을 통하여 웨이퍼 엣지에 형성된 포토레지스트를 제거함으로써, 웨이퍼 엣지에 남아 있어 계속되는 제조공정에서 각종의 불량을 야기시킬 수 있는 불순물을 없애주는 공정이다.
제1도 내지 제3도는 종래기술에 의한 웨이퍼의 엣지 처리를 설명하기 위하여 도시한 도면이다. 구체적으로, 제1도는 웨이퍼 또는 웨이퍼상에 형성된 막질(1)상에 형성된 포토레지스트(3,3a)의 단면을 나타내고 있으며, 제2도는 웨이퍼의 칩 형성부위(5)와 엣지부위(7)를 나타내고 있으며, 제3도는 웨이퍼의 엣지에서 동일거리(x1)로 형성된 3층의 막질(9,11,13)의 단면을 나타내고 있다.
제1도 내지 제3도에서, 종래의 웨이퍼 엣지 처리방법은 사진식각 공정의 전과정에 걸쳐서 웨이퍼 또는 하부 막질(1)상의 엣지(7)에 형성되는 포토레지스트(3a)를 현상 및 린즈(rinse)하거나 노광의 크기와 형태를 동일하게(일률적으로)함으로써, 웨이퍼의 엣지에서 동일거리(x1)로 포토레지스트 패턴 또는 막질(9,11,13)을 형성한다. 이렇게 되면, 반도체 장치의 제조의 계속되는 공정에서 각종 불량(에컨대, 패턴이 쪼개지고, 파티클이 발생하고, 기판에 크렉이 형성)이 발생한다.
또한, 제2도에 도시한 바와 같이 웨이퍼의 전면에 칩용 패턴을 형성하지 못하고 중앙부위에만 칩용 패턴을 형성하게 되므로 웨이퍼당 칩수 즉, 수율의 증가에 장애가 되고 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여, 웨이퍼 엣지에도 칩용 패턴을 형성할 수 있는 웨이퍼의 엣지 처리방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 기판에 반도체 장치를 제조하기 위하여 각 단계별로 계속하여 형성되는 막질들의 시잔식각 공정에 있어서, 각 단계별로 상기 막질들의 패턴은 웨이퍼의 끝으로부터 거리가 서로 다르게 형성하는 것을 특징으로 하는 웨이퍼 엣지 처리방법을 제공한다.
본 발명에 의하면, 웨이퍼의 엣지에서 서로 다른 거리로 패턴을 형성함으로써 반도체 장치 제조의 계속되는 공정에서 각종 불량의 발생을 억제할 수 있으며, 웨이퍼의 엣지를 포함하여 전면에 칩용 패턴을 형성하므로 웨이퍼당 칩수(수율)의 증가를 이룰 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제4도는 본 발명의 엣지 처리방법에 의해 수득된 웨이퍼의 엣지를 설명하기 위하여 도시한 도면이다.
구체적으로, 본 발명의 웨이퍼의 엣지 처리방법은 각 막질 또는 포토레지스트 패턴별로 엣지처리를 달리하여 엣지의 형태를 변경하였다. 다시 말하면, 웨이퍼(22)의 엣지에서 서로 다른 거리(x2,x3,x4)로 3층의 포토레지스트 패턴 또는 막질(24,26,28)을 형성하였다. 이렇게 되면, 반도체 장치의 계속되는 제조공정에서 각종 불량(예컨대, 패턴의 쪼개지고, 파티클이 발생하고, 기판에 크렉이 발생)의 발생을 억제할 수 있고, 웨이퍼의 엣지를 포함하여 전면에 칩용 패턴을 형성할 수 있다.
제5도 및 제6도는 본 발명에 사용된 엣지 처리방법의 기준을 설명하기 위하여 도시한 도면이다. 구체적으로, 제5도에 도시한 바와 같이 웨이퍼(29)의 전면에 칩용 패턴(3)을 형성한 것으로 본 발명의 엣지 처리방법의 기준으로 하였다. 또한, 웨이퍼의 엣지 처리형태는 사진공정을 기준으로 하였다.
제6도에서, 참조번호 32는 엣지 처리부위를 나타내며, 참조부호 a, b 및 c는 각 단계별로 웨이퍼 엣지로부터 거리가 다른 것을 나타내며, 참조부호 d의 위치는 후공정인 식각공정에서의 설비내 웨이퍼를 잡는 클램프 손의 위치에 따라 위치이동은 있을 수 있다.
제7도는 게이트전극용 폴리실리콘 패턴 형성단계에서부터 스토리지 전극용 폴리실리콘 패턴 형성단계까지를 설명하기 위하여 도시한 도면이다.
구체적으로, 웨이퍼(34)의 엣지에서부터 각 패턴들(36,38,40)의 끝까지의 거리를 제7도에 도시한 바와 같이 def의 순서로 형성하며, d, e, f의 크기가 바뀌지 않도록 충분히 차이를 둔다. 또한, 상기 각 패턴(36,38,40)을 형성하는 식각공정시, 클램프는 각 단계별로 상기 정해진 크기보다 클 수 없다. 웨이퍼의 엣지에서, 게이트전극용 폴리실리콘 패턴(36)은 콘택용 막질 패턴(38)으로 충분히 덮어주워서 게이트전극용 폴리실리콘 패턴(36)이 떨어져 나가는 것을 방지한다. 또한 스토리지전극용 폴리실리콘 패턴(40)은 콘택용 막질 패턴(38)의 경계와 게이트전극용 폴리실리콘 패턴(36)의 경계 사이에 위치하도록 한다. 만일 스토리지전극용 폴리실리콘 패턴(40)의 경계가 게이트전극용 폴리실리콘 패턴(36)위까지 들어가면 불량이 발생한다.
제8도는 비트라인용 폴리실리콘 패턴에서 금속 패턴까지를 설명하기 위하여 도시한 도면이다.
구체적으로, 웨이퍼(34)의 엣지에서부터 각 패턴들(42,44,46,48,50)의 끝까지의 거리를 제8도에 도시한 바와 같이 ghij의 순서로 형성하며, g, h, i, j의 크기가 바뀌지 않도록 충분히 차이를 둔다. 상기 각 패턴들(42,44,46,48,50)을 형성하는 식각공정시, 클램프는 각 단계별로 상기 정해진 크기보다 클 수 없다. 웨이퍼의 엣지에서, 비트라인용 폴리실리콘 패턴(42)은 콘택용 막질 패턴(44)으로 충분히 덮어주워서 비트라인용 폴리실리콘 패턴(42)이 떨어져 나가는 것을 방지한다. 제1금속층 패턴(46)과 비트라인용 폴리실리콘 패턴(42)의 경계선은 거의 같거나 제1금속층 패턴(46)이 웨이퍼의 엣지 방향으로 좀더 치우치게 하여 비트라인용 폴리실리콘 패턴(42)위에 인장응력이 큰 하부층이 있을 경우를 대비한다. 층간 절연막 패턴(48)은 제1금속층 패턴(46)을 덮어주고 제2금속층 패턴(50)은 층간 절연막 패턴(48)을 덮어주어 크렉을 방지한다.
본 발명에 의하면, 웨이퍼의 엣지에서 서로 다른 거리로 포토레지스트 패턴 또는 막질을 형성함으로써, 반도체 장치 제조의 계속되는 공정에서 각종 불량(에컨대, 패턴의 쪼개지고, 파티클이 발생하고, 기판에 크렉이 발생)의 발생을 억제할 수 있다.
또한, 웨이퍼의 엣지를 포함하여 전면에 칩용 패턴을 형성하므로 웨이퍼당 칩수(수율)의 증가를 이룰 수 있다.
이상, 본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (1)

  1. 기판에 반도체 장치를 제조하기 위하여 각 단계별로 계속하여 형성되는 막질들의 사진식각공정에 있어서, 각 단계별로 상기 막질들의 패턴은 웨이퍼의 끝으로부터 거리가 서로 다르게 형성하는 것을 특징으로 하는 웨이퍼 엣지 처리방법.
KR1019940035344A 1994-12-20 1994-12-20 웨이퍼의 엣지 처리방법 KR0141176B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100794586B1 (ko) * 2006-08-10 2008-01-17 세메스 주식회사 기판 처리 장치 및 이를 이용한 기판의 건조 방법

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* Cited by examiner, † Cited by third party
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