JPH1197346A - 半導体ウエハの製造 - Google Patents

半導体ウエハの製造

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JPH1197346A
JPH1197346A JP10195168A JP19516898A JPH1197346A JP H1197346 A JPH1197346 A JP H1197346A JP 10195168 A JP10195168 A JP 10195168A JP 19516898 A JP19516898 A JP 19516898A JP H1197346 A JPH1197346 A JP H1197346A
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wafer
dielectric layer
layer
edge
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JP10195168A
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Ramaa Harisu Chiesutaa
ラマー ハリス チェスター
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Abstract

(57)【要約】 【課題】 本発明は、ウエハのエッジに形成される導電
性の粒子の残骸に起因する欠陥の密度を減少するための
技法を提供することを目的とする。 【解決手段】 本発明は、該半導体ウエハをホトレジス
トでコーティングしてホトレジスト層を形成する段階
と、該ホトレジスト層が取り除かれる場所のウエハのエ
ッジにある周辺領域を含むホトリソグラフィック・パタ
ーンを該ホトレジスト層の中に形成する段階からなり、
ホトリソグラフィック・パターンを形成したホトレジス
ト層の周辺領域の大きさは、取り除かれるべきホトレジ
スト層の周辺領域の大きさよりも大きいことを特徴とす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、半導体ウエハの製造に関し、
特に粒子欠陥を減らすことによって半導体デバイスの歩
留まりを改善することに関する。
【０００２】
【発明の背景】代表的なウエハ製造プロセスにおいて、
デバイスの欠陥は金属層とレベル間誘電体層(interleve
l dielectric layer) のパターニング(patterning)の間
に発生する金属の粒子によって生じることが多い。粒子
は種々の発生源から作られるが、特に厄介な発生源は、
完成された金属層のエッジ（縁）がそれ以降の処理の間
に露光される可能性のあるウエハのエッジである。この
問題は、先行の金属レベルを露光し、そしてそれらの先
行金属レベルからのエッジの残骸が製造中にウエハ上に
堆積することを許す、従来のエッジ・ビーズ除去手順に
よって悪化させられている。この金属エッジの残骸は形
成されつつある集積回路において短絡を生じさせる。こ
れらの短絡はその集積回路の処理の後に検出され、これ
らの欠陥デバイスの処理費用が多く費やされる。
【０００３】
【発明の概要】この問題を認識しながら、発明者はプロ
セスの順序全体を通して金属レベルのエッジがカバーさ
れたままであることを確保する技法、即ち金属エッジの
残骸が形成されるのを防止する技法を開発した。この目
標はレベル間誘電体の中に金属エッジを埋め込むことに
よって達成される。この「埋め込みエッジ」プロセスは
新しいレベルが形成される際にその下にある各層を保護
し、ウィンドウ・エッチングの間であっても以前に形成
された金属エッジの露光を防止する。本発明によると、
この結果は、各金属レベルにおいてウエハのエッジに周
辺リングをエッチングし、そして各レベル間誘電体を、
その下にある金属層のエッジをカバーするように被着す
ることによって得られる。１つの好適な実施例において
は、各レベル間誘電体層の中のウエハのエッジにある周
辺リングも取り除かれるが、取り除かれるレベル間誘電
体材料のリングの幅は、取り除かれる金属のリングの幅
よりも小さく、各レベル間誘電体層が金属層よりもウエ
ハのエッジのより近くまで延びるようにすることによっ
て、各金属層のエッジが埋め込まれることを確保してい
る。この実施例の目的は、ウエハのハンドリング(handl
ing)およびクランピング(clamping)の間に堆積された物
質がチップから離れて残骸を形成することがないよう
に、層の強化(buildup) がまったくないウエハ周辺を残
すことである。この技法はウエハの製造において通常使
われるエッジ・ビーズ除去プロセスを本質的に置き換え
ることになる。
【０００４】各金属層の周辺リングを取り除く際、２つ
のオプションが説明される。好ましいオプションでは、
各金属層の中の周辺リングの大きさは本質的に同じであ
る。別のオプションに従うと、各順次金属層の中の周辺
のリングの大きさが減らされ、したがって、それ以降の
処理の間に各金属層のエッジの保護がさらに十分に確保
される。
【０００５】
【発明の詳細な記述】以下で説明されるプロセスにおい
て、処理されているウエハはシリコン・ウエハである。
しかし、 III−Ｖ族またはII−VI族の半導体のウエハな
どの他の半導体ウエハも同様な方法で処理することがで
き、本発明の原理はこれらの材料に対して等しく適用さ
れる。最も代表的な半導体プロセスであるシリコンのプ
ロセスにおいては、最初の層は成長された酸化物であ
る。それに続く層はゲート酸化物層、１つ以上のポリシ
リコン層および１つ以上の金属層、たとえばアルミニウ
ム層である。本発明を示すために説明されるプロセス順
序は１ポリ２金属(a single poly,two metal) の段階順
序である。明らかに、ここで説明される特徴はダブル・
ポリ、および／または１つ、２つ、または３つの金属レ
ベルがポリ・レベルの他に使われる他のプロセスにも適
用される。レベル間誘電体は、通常被着されるＳｉＯ2
であるが、Ｓｉ3 Ｎ4 および各種のガラス組成およびポ
リイミドなどのスピン・オン絶縁物などの他の絶縁材料
も本発明の利点を得るために使うことができる。
【０００６】よく知られているように、フィールド酸化
物層は通常ＬＯＣＯＳタイプのプロセスを使ってパター
ン化される。通常、ポリシリコンである第１の導体レベ
ルは、ＣＶＤまたは他の適切なプロセスによって被着さ
れ、そして標準のホトリソグラフィを使ってパターン化
される。ホトレジスト層がそのポリシリコン層の上に被
せられ、その結果、ウエハのエッジにエッジ・ビーズが
形成される。エッジ・ビーズの形成は表面の不連続性に
おける表面張力などの流体力学の結果であり、エッジ・
ビーズの形成はおおむね避けられない。エッジ・ビーズ
の結果はよく知られている。ホトレジストの露光、現像
および剥離の後、望ましくないホトレジストの残骸がウ
エハのエッジに残り、それによって小さいエッジ領域が
マスクされ、それは後で残骸を発生する。ホトレジスト
のエッジ・ビーズのいくつかの層からの残骸の累積によ
って、粒子欠陥が発生し、正常な処理を妨害する。
【０００７】ホトレジストのエッジ・ビーズは普通は回
避できないが、エッジ・ビーズ除去プロセスによって消
去することができる。エッジ・ビーズ除去プロセスはこ
の分野の技術において標準である。２つの方法が普通で
ある。ホトレジストの露光のためのマスクはエッジ・ビ
ーズの領域をマスクする（ポジ・レジストの場合）か、
あるいは露光する（ネガ・レジストの場合）ことがで
き、したがって、ウエハのエッジにおけるホトレジスト
は現像の間に取り除かれる。通常の現像では露光された
目的物(feature) のクリーニング時にエッジ・ビーズの
すべてを取り除くことはできず、後のホトレジスト剥離
によってエッジ・ビーズが完全に取り除かれるのが普通
である。代わりに、ホトレジストの露光および現像に先
立って、エッジ・ビーズを取り除くために化学エッチン
グが使われる。このプロセスでは、処理中のサイドであ
るウエハのトップ・サイド上のエッジ・ビーズがホトレ
ジスト剥離流体のジェットにさらされる。通常は、その
剥離流体のストリームの下でウエハが回転している間に
ウエハのエッジにはバッフルが配置されている。そのバ
ッフルおよび／またはジェットは、取り除かれるエッジ
・ビーズの必要な幅を得るために調整することができ
る。通常、ウエハのエッジにおいて数ｍｍのホトレジス
トが取り除かれる。
【０００８】次の説明から明らかになってくるように、
図１乃至図１８に関して、普通の方法でのエッジ・ビー
ズの除去の結果、すべての層のエッジの積み重ね(stack
ing)が発生し、そして以前に形成された層のエッジが露
光される。これらの露光される層が金属である時、後の
処理において金属層のエッジでの金属の残骸が形成され
る可能性、および完成されたデバイスにおいて導電性の
粒子欠陥が発生する可能性が大きい。この問題は普通の
処理から次のように発生する。
【０００９】図１は半導体の基板２１と、通常はＳｉＯ
2 層である処理層２２を示している。酸化物層２２はフ
ィールド酸化物であり、窒化シリコンの領域でマスクさ
れた面上でその層を成長させることによってパターン化
される。プロセスのこの部分はエッジから取り除かれる
ウエハの領域において進行し、それは図には示されてい
ない。代表的なプロセスにおいてはポリシリコン層であ
る第１の導体レベル２３がＣＶＤまたは他の適切な方法
によって被着され、図２に示されている構造を作り出
す。ポリシリコン層およびプロセスにおけるそれに続く
他の層は、標準のホトリソグラフィ技法を使ってパター
ン化される。いくつかのプロセスにおいては、ハード・
マスク、すなわち、酸化物マスクを使ってポリシリコン
層をパターン化することができるが、この代替案は簡明
であり、この分野においてよく知られている。図３を参
照すると、ホトレジスト層が２４に示され、そしてエッ
ジ・ビーズが２５に示されている。エッジ・ビーズの除
去操作の間にウエハのエッジから取り除かれるホトレジ
スト・ストリップの幅Ｓが図４の中に示されている。こ
の寸法Ｓはウエハのエッジ１２からホトレジスト層の２
４のエッジまでの長さであり、普通は１乃至１０ｍｍの
範囲にある。
【００１０】図５はエッチングで取り去られるパターン
化されたホトマスク２４によって露光されたポリシリコ
ン層の領域を示している。ホトレジストを剥離した後、
その構造は図６のようになり、幅Ｓの領域２６には導電
材料はなくなっている。
【００１１】プロセスのこの段階において、ソース・ド
レインのウィンドウが開けられ、そして次の段階はゲー
トの誘電体の形成に関する。これらの段階はこれらの図
の中で示されているウエハの部分には関係せず、したが
って、本発明にとって重要でないこれらのよく知られて
いる段階および他の段階についての説明は、簡単のため
に省略される。
【００１２】第１のレベル間誘電体層２７が図７に示さ
れており、パターン化されたポリシリコン層２３の上に
被着されている。レベル間誘電体層２７をパターニング
する際に、パターン化されたホトレジスト層２８は、そ
のホトレジスト層のエッジ・ビーズ部分が取り除かれた
後で、ウエハ１２のエッジからＳの距離だけ離れてい
る。レベル間誘電体２７のエッジ部分が図９の中で取り
除かれている状態が示されている。そのエッチングの方
法は通常はプラズマ・エッチングであり、これは標準で
あってよく知られている。ホトレジストを剥離した後の
第１の金属レベル２９が図１０に示されており、第１の
レベル間誘電体２７および露光されたフィールド酸化物
２２の上に被着されている。金属レベルはアルミニウム
または他の適切な導体であってよく、蒸着または他の技
法によって被着される。第１の金属レベルをパターン化
するために使われるホトレジスト層３１は、図１１に示
されているように、ウエハのエッジ１２から距離Ｓだけ
ここでも隔てられている。図１２の第１の金属レベル２
９のパターニングの後、層２３、２７および２９のエッ
ジがウエハのエッジからＳの距離の場所において本質的
に揃えられている状態が示されている。図１３におい
て、第２のレベル間誘電体層３２がウエハ上に覆うよう
に被着されている状態が示されており、次に図１４にお
いて、前のホトレジスト段階の中と同じＳのエッジ部分
が取り除かれているホトレジスト層３３が示されてい
る。第２のレベル間誘電体層３３の露光された部分のエ
ッチングの後、その構造は図１５のようになる。最後
に、第２レベルの金属層３４が図１６の中で被着されて
おり、図１７においては、ウエハのエッジからの距離Ｓ
だけ離れているパターン化されたホトマスク３５が示さ
れている。第２の金属レベル３４の露光された部分をエ
ッチングした後の構造は図１８のようになる。各金属層
２３、２９および３４のエッジ４１、４２および４３が
それぞれ露光されており、導電性の粒子の残骸の形成の
可能性を示していることは明らかである。また、この段
階に到達するまでの処理の間に、これらの金属層のエッ
ジが露光されたことも明らかである。処理中の金属レベ
ルのエッジの露光はウエハのエッジから同じ距離（ここ
では「Ｓ」）においてすべての層が終端するエッジ・ビ
ーズ除去操作の結果である。
【００１３】本発明による改善されたプロセスが、図１
９〜図３４を参照しながら以下に説明される。図１９は
チップ・サイト５６を伴う代表的なウエハ５５の平面図
を示している。寸法Ｓ1およびＳ2は次の説明の中で使わ
れるウエハ・エッジからの間隔である。
【００１４】図２０を参照すると、基板５１がフィール
ド酸化物５２およびポリシリコン層５３と共に示されて
いる。シリコン層５３のパターニングのためのマスクが
５４に示されており、ウエハのエッジ１２から距離Ｓ1
だけ離れている。ポリシリコン・レベルのエッチングお
よびホトマスク５４の除去の後のウエハが図２１に示さ
れている。第１のレベル間誘電体層が図２２の中で５５
において示されており、パターン化されたポリシリコン
層５３の上に被着されている。
【００１５】第１のレベル間誘電体層は図２３の中に示
されているホトマスク５６によってパターン化され、ホ
トマスクのエッジはウエハのエッジ１２から距離Ｓ2 に
置かれており、ここでは、Ｓ2 ＜Ｓ1 である。通常、Ｓ
1 は１乃至５ｍｍの程度であり、そしてＳ2 は本発明に
よると実質的にそれより小さい、たとえば、＞７５％Ｓ
1 である必要がある。
【００１６】第１のレベル間誘電体層５５のパターニン
グの後の構造は図２４のようになり、ポリシリコン５３
のエッジは誘電体層５２と５５との間に安全に埋め込ま
れている。
【００１７】第１のレベルの金属層５７が図２５に示さ
れており、第１のレベル間誘電体層５５の上に被さって
被着されている。図２６において、第１の金属レベル５
７がホトマスク５８を使ってパターン化され、そのホト
マスクのエッジはウエハのエッジ１２から距離Ｓ1 の場
所にある。すべての導体層のエッチングのために使われ
る距離Ｓ1 は、各場合においてほぼ同じである。第１の
金属レベルをエッチングしてそのホトレジストを剥離し
た後、その構造は図２７のようになる。
【００１８】第２のレベル間誘電体層５９が図２８の中
でパターン化された第１の金属レベル５７の上に被さっ
て被着されているように示されている。第２のレベル間
誘電体は図２９に示されているホトマスク６１によって
パターン化され、ウエハのエッジ１２からＳ2 の距離に
ある。その間隔Ｓ2 は各レベル間誘電体層に対してほぼ
同じである。レベル間誘電体層５９をエッチングして、
そのホトレジスト６１を剥離した後、その構造は図３０
のようになる。３つの金属層のエッチングがすべて図に
示されているように誘電体層によって埋め込まれてい
る。今説明された段階の順序から、各導体層のエッジ
は、それが次の誘電体層によって覆われる時に埋め込ま
れ、それに続く処理の間には露光されないことは明らか
である。これはウエハのエッジから各金属層のエッジま
での間隔（Ｓ1 ）が誘電体層に対する間隔（Ｓ2 ）より
大きいためである。処理の意味においては、この結果は
金属層のパターニングのために使われたマスク層の中の
ホトレジストの周辺領域が、誘電体層をパターン化する
ために使われる層の中で取り除かれるホトレジストの周
辺領域より大きいことから分かる。
【００１９】また、この実施例において、導体レベルの
エッジは、図１８の構造において見られるように垂直方
向に整列されているが、そのエッジは図１８の構造とは
対照的に、埋め込こまれていることが明らかである。
【００２０】第２のレベルの金属層６２は、図３１にお
いて第２のレベル間誘電体層５９の上に被さって被着さ
れている状態が示されている。第２レベルの金属層はウ
エハのエッジ１２から距離Ｓ1 だけ隔てられているホト
マスク６３を使って、図３２に示されているようにパタ
ーン化される。第２の金属間レベルをエッチングし、そ
のホトレジストを剥離した後、その構造は図３３のよう
になる。最終の誘電体層６４が図３４に示されているよ
うに第２の金属レベルの上に被さって被着される。今説
明された段階の順序から、そして図３４から、導体レベ
ル５３、５７および６２のそれぞれのエッジはウエハの
処理の間に、誘電体層５２、５５、５９、および６４に
よって埋め込こまれたままになっており、したがって、
処理の間に導体層のエッジにおいて導体の粒子の残骸が
形成される可能性が取り除かれる。
【００２１】今説明された実施例において、各レベル間
誘電体層はウエハのエッジから距離Ｓ2 だけ離れてお
り、Ｓ2 は有限であると仮定されている。また、Ｓ2 が
０に等しい場合でも、本発明の目的、すなわち、導体レ
ベルのエッジを埋め込こまれた状態に保つことが可能で
ある。
【００２２】間隔Ｓ1 およびＳ2 を実現する好ましい技
法は、ホトリソグラフィックなパターニングによって行
われる。しかし、上記のように、ホトレジストはウエハ
のエッジに向けられた溶剤のジェットを使って、露光に
先立って溶剤で分解することによって取り除くことがで
きる。このために使われる装置は取り除かれるホトレジ
ストの広がりに対して異なった寸法を得るように調整す
ることができ、そして本発明の原理に従って上記のよう
に寸法Ｓ1 とＳ2 とが異なる結果になるようにすること
ができる。
【００２３】図３４において、金属層５３、５７、およ
び６２のエッジの配列によって、ウエハの地形において
大きな段階が生じる。その段階は図３５乃至図４０の中
で示されている実施例を使って減らすことができる。図
３４の中の大きな段階は導体層のパターニングにおいて
使われたウエハのエッジからホトレジストまでの共通の
間隔Ｓ1 のためである。その間隔をスタガーする(stugg
ering)ことによって、その段階の大きさを減らすことが
でき、各導体層のエッジはそれ以降の前記のエッチング
の間に横方向の平面の中でさらに保護することができ
る。
【００２４】図３５を参照すると、フィールド酸化物５
２の上のポリシリコン層５３がホトレジスト５４によっ
てパターン化されている。ホトレジスト層５４から取り
除かれる周辺領域はＳa によって定義され、ここでＳa
は、例えば、３ｍｍである。層５３をエッチングして、
ホトレジスト層５４を剥離し、第１のレベル間誘電体層
５５を被着し、そしてホトマスク５６によって第１のレ
ベル間誘電体層をマスクした後、誘電体層５５をパター
ン化するためのホトマスク５６のエッジは図３６に示さ
れているようにウエハのエッジ１２からＳ2 の距離にあ
る。
【００２５】図３７において、第２レベルの金属層５７
がレベル間誘電体層５５の上に被さっているように示さ
れている。第２レベルの金属層５７のパターニングのた
めに使われるホトレジスト層が図３７の５８で示されて
いる。このホトレジスト層のエッジはウエハのエッジ１
２からＳb の距離にあり、ここでＳb ＜Ｓa である。例
えば、前に提案されたようにＳa が３ｍｍであった場
合、Ｓb はほぼ２．５ｍｍとすることができる。図３７
では第１レベルの金属層５７がパターン化され、第２の
レベル間誘電体層５９が第１の金属レベルの上にかぶさ
って被着される。第２のレベル間誘電体層はホトレジス
ト層６１を使ってパターン化され、そのエッジはウエハ
のエッジ１２からＳ2 の距離だけ隔てられている。図３
９を参照すると、最後の金属層６２、第２レベルの金属
が誘電体層５９の上に被さって被着されていて、金属層
６２をパターニングするために使われるホトレジスト層
が６３に示されている。このホトレジスト層のエッジは
ウエハのエッジから距離Ｓcだけ隔てられ、Ｓc ＜Ｓb
である。前にＳa およびＳb に対して与えられた数値に
対応するＳc に対する適切な寸法は２．０ｍｍである。
Ｓ2 に対する適切な寸法は１．５ｍｍである。この実施
例における寸法Ｓa 、Ｓb 、Ｓc およびＳ2 は、Ｓa ＞
Ｓb ＞Ｓc ＞Ｓ2 という関係にある。その最終の構造が
図４０に示されている。それは図３４と対照的に、金属
層５３、５７および６４のエッジがウエハの表面に沿っ
てスタガーされており、したがって、この点においてト
ポロジーが徐々に段階的に変化しており、そして横方向
において導体レベルのエッジをさらに埋め込こんでい
る。
【００２６】前記の説明の中でポリシリコン層は金属層
として示されている。というのは、それが導電性であ
り、そのエッジにおける残骸が導電性の粒子欠陥を発生
する可能性があるからである。しかし、以前に示された
ように、各種の金属皮膜材料(metallization material)
を使うことができる。シリコンのプロセスにおいては金
属レベルは代表的にはアルミニウムである。しかし、II
−Ｖ族およびII−Ｖ族の処理においては、ＴｉＰｔＡｕ
などの他の金属および金属合金が使われる。最終のデバ
イスにおいて欠陥を発生する可能のあるこれらの材料の
共通の性質はそれらが導電性であるということである。
【００２７】誘電体層は代表的には酸化物であるが、前
に示唆したように他の材料であってもよい。これらの層
の厚さは従来と同じである。実際、ここで説明されてい
るプロセス全体が、ホトリソグラフィのマスクのエッジ
の特徴における小さな調整を除いて、確立されているウ
エハ製造プロセスに従うことが意図されている。したが
って、リソグラフィーまたはエッチングの段階は追加さ
れておらず、結果として本質的にコストは追加されな
い。
【００２８】前の説明から明らかなように、本発明の重
要な側面は、処理の間に取り除かれるホトレジスト層の
エッジ部分の相対的な大きさである。臨界的な寸法の定
義は図面を参照することによって明確に理解される。こ
の寸法に対する明確な定義を提供するために、プロセス
の中で取り除かれるホトレジスト層の周辺領域の大きさ
は、ウエハの直径に沿ってウエハのエッジからホトマス
クのエッジまでの寸法である。
【００２９】この分野の当業者であれば、本発明の各種
の追加の変更が可能であることは理解される。技術が進
歩したことによってこの明細書の特定の内容から外れる
が本発明の原理およびそれと等価なものに基本的に頼っ
ている変更は、本発明の技術および特許請求の範囲内に
あるとみなされる。
【図面の簡単な説明】
【図１】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図２】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図３】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図４】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図５】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図６】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図７】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図８】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図９】ポリシリコンおよび２レベルの金属が使われて
いる代表的な半導体ウエハ製造プロセスを示し、処理順
序の間の金属エッジの露光を示し、そして、エッジの残
骸が形成される可能性が示されている図である。
【図１０】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１１】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１２】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１３】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１４】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１５】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１６】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１７】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１８】ポリシリコンおよび２レベルの金属が使われ
ている代表的な半導体ウエハ製造プロセスを示し、処理
順序の間の金属エッジの露光を示し、そして、エッジの
残骸が形成される可能性が示されている図である。
【図１９】処理中の半導体ウエハの概略図であり、次の
プロセスの説明の中で使われるエッジの寸法を示す図で
ある。
【図２０】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２１】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２２】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２３】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２４】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２５】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２６】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２７】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２８】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図２９】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３０】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３１】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３２】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３３】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３４】本発明の１つの実施例に従って金属エッジが
埋め込まれるウエハ製造プロセスにおける段階のを示す
図である。
【図３５】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【図３６】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【図３７】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【図３８】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【図３９】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【図４０】図２０〜図３４と同様本発明のプロセスの代
替実施例を示す図である。
【符号の説明】 ２１ 基板 ２２ 処理層（酸化物層） ２３ 導体レベル ２４ ホトレジスト層 ２５ エッジ・ビーズ ２６ 領域 ２７ レベル間誘電体 ２８ ホトレジスト層 ２９ 第１の金属レベル ３１ ホトレジスト層 ３２ 第２のレベル間誘電体層 ３３ 第２のレベル間誘電体層 ３４ 第２レベルの金属層 ３５ ホトマスク ４１ エッジ ４２ エッジ ４３ エッジ ５１ 基板 ５２ フィールド酸化物 ５３ シリコン層 ５４ マスク ５５ 第１のレベル間誘電体層 ５６ チップサイト ５７ 第１のレベルの金属層 ５８ ホトマスク ５９ 第２のレベル間誘電体層 ６１ ホトレジスト ６２ 第２のレベルの金属層 ６３ ホトマスク ６４ 最終の誘電体層

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のホトリソグラフィック操作からな
    る、半導体ウエハ上に半導体集積回路を製造するプロセ
    スであって、該ホトリソグラフィック操作は、 （ａ） 該半導体ウエハをホトレジストでコーティング
    してホトレジスト層を形成する段階と、 （ｂ） 該ホトレジスト層の中にホトリソグラフィック
    ・パターンを形成する段階からなり、該ホトリソグラフ
    ィック・パターンは該ホトレジスト層が取り除かれる場
    所のウエハのエッジにある周辺領域を含んでおり、そし
    て、 段階（ａ）および（ｂ）を繰り返す段階からなり、該方
    法は、第１の段階（ｂ）で形成されたホトレジスト層の
    周辺領域は、ウエハのエッジからウエハの中心に向かっ
    て計測される寸法距離Ｓ1 を有しており、少なくとも１
    回繰り返された段階（ｂ）において取り除かれたホトレ
    ジスト層の周辺領域の寸法は、ウエハのエッジからウエ
    ハの中心に向かって計測される寸法距離Ｓ2 を有してお
    り、Ｓ2＜Ｓ1 であることを特徴とするプロセス。
  2. 【請求項２】 請求項１に記載のプロセスにおいて、Ｓ
    2 はＳ1 の７５％より小さいことを特徴とするプロセ
    ス。
  3. 【請求項３】 半導体集積回路ウエハを製造するプロセ
    スであって、該プロセスは、 ａ．半導体基板上に第１の誘電体層を形成する段階と、 ｂ．該誘電体層の上に第１の導電層を被着する段階と、 ｃ．ホトマスクを用いて該第１の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｄ．該ホトマスクによって露光された該第１の導電層の
    部分をエッチングして取り去り、該第１の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の該第１の導電層の周辺領域を含み、これにより、該ウ
    エハのエッジから隔離された該第１の導電層の周辺エッ
    ジを形成し、該周辺領域は、ウエハのエッジからウエハ
    の直径に沿って該第１の導電層の周辺領域エッジまでの
    大きさＳ1を有しており、該プロセスは更に、 ｅ．パターン化された第１の導電層の上に第２の誘電体
    層を被着する段階と、 ｆ．ホトマスクを用いて該第２の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｇ．該ホトマスクによって露光された該第２の誘電体層
    の部分をエッチングして取り去り、該第２の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第２の誘電体層の周辺領域を含み、該周辺領域
    は、ウエハのエッジからウエハの直径に沿って測定され
    る寸法Ｓ2を有し、該寸法Ｓ2はＳ1より小さく、該エッ
    チング段階の後に残っている該第２の誘電体層の部分
    は、該第１の導電層の周辺エッジをカバーすることを特
    徴とするプロセス。
  4. 【請求項４】 請求項３に記載のプロセスにおいて、該
    第１の導電層の該周辺領域および該第２の誘電体層の該
    周辺領域がウエハの周辺全体の回りに延びていることを
    特徴とするプロセス。
  5. 【請求項５】 請求項４に記載のプロセスにおいて、寸
    法Ｓ1 およびＳ2 が１乃至１０ｍｍの範囲内にあること
    を特徴とするプロセス。
  6. 【請求項６】 請求項５に記載のプロセスにおいて、Ｓ
    2がＳ1の７５％より小さいことを特徴とするプロセス。
  7. 【請求項７】 請求項３に記載のプロセスにおいて、該
    半導体ウエハはシリコンであり、該第１および第２の誘
    電体層はＳｉＯ2 からなることを特徴とするプロセス。
  8. 【請求項８】 請求項７に記載のプロセスにおいて、該
    第１の導電層がポリシリコンであることを特徴とするプ
    ロセス。
  9. 【請求項９】 請求項３に記載のプロセスにおいて、該
    プロセスは更に、 ｈ．該パターン化された第２の誘電体層の上に第２の導
    電層を被着する段階と、 ｉ．ホトマスクを用いて該第２の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｊ．該ホトマスクによって露光された該第２の導電層の
    部分をエッチングして取り去り、該第２の導電層をパタ
    ーン化する段階を含み、該部分はウエハの周辺の回りの
    該第２の導電層の周辺領域を含み、これにより、該ウエ
    ハのエッジから隔離された、Ｓ1 の寸法を有する該第１
    の導電層の周辺エッジを形成し、更に、 ｋ．パターン化された第２の導電層の上に第３の誘電体
    層を被着する段階と、 ｌ．ホトマスクを使って該第３の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｍ．該ホトマスクによって露光された該第３の誘電体層
    の部分をエッチングして取り去り、該第３の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第３の誘電体層の周辺領域を含み、該周辺領域
    は、該大きさＳ2 を有しており、該エッチングの段階の
    後に残っている該第３の誘電体層の部分は、該第２の導
    体層の周辺エッジをカバーすることを特徴とするプロセ
    ス。
  10. 【請求項１０】 半導体集積回路ウエハを製造するプロ
    セスであって、該プロセスは、 ａ．半導体の基板上に第１の誘電体層を形成する段階
    と、 ｂ．該第１の誘電体層の上に第１の導電層を被着する段
    階と、 ｃ．ホトマスクを用いて該第１の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｄ．該ホトマスクによって露光された該第１の導電層の
    部分をエッチングして取り去り、該第１の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の導電層の周辺領域を含み、これにより、該ウエハのエ
    ッジから隔離された該第１の導電層の周辺エッジを形成
    し、該周辺領域は、ウエハのエッジからウエハの直径に
    沿って該第１の導電層の周辺領域エッジまでの大きさＳ
    1 を有しており、更に、 ｅ．パターン化された第１の導電層の上に第２の誘電体
    層を被着する段階と、 ｆ．ホトマスクを用いて該第２の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｇ．該ホトマスクによって露光された該第２の誘電体層
    の部分をエッチングして取り去り、該第２の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第２の誘電体層の周辺領域を含み、該周辺領域
    は、ウエハのエッジからウエハの直径に沿って測定され
    る寸法Ｓ2 を有し、該寸法Ｓ2 はＳ1 より小さく、エッ
    チング段階の後に残っている該第２の誘電体層の部分が
    該第１の導電層の周辺エッジをカバーしており、更に、 ｈ．該パターン化された第２の誘電体層の上に第２の導
    電層を被着する段階と、 ｉ．ホトマスクを用いて該第２の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｊ．該ホトマスクによって露光された該第２の導電層の
    部分をエッチングして取り去り、該第２の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の該第２の導電層の周辺領域を含み、これにより、該ウ
    エハのエッジから隔離された該Ｓ1 の寸法を有する該第
    １の導電層の周辺エッジを形成しており、更に、 ｋ．パターン化された第２の導電層の上に第３の誘電体
    層を被着する段階と、 ｌ．ホトマスクを用いて該第３の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｍ．該ホトマスクによって露光された該第３の誘電体層
    の部分をエッチングして取り去り、該第３の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第３の誘電体層の周辺領域を含み、該周辺領域
    の寸法は該Ｓ2であり、エッチング段階の後に残ってい
    る該第３の誘電体層の部分は該第２の導体層の周辺エッ
    チングをカバーしており、更に、 ｎ．該パターン化された第３の誘電体層の上に第３の導
    電層を被着する段階と、 ｏ．ホトマスクを使って該第３の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｐ．該ホトマスクによって露光された該第３の導電層の
    部分をエッチングして取り去り、該第３の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の該第３の導電層の周辺領域を含み、これにより、該ウ
    エハのエッジから隔離された該Ｓ1 の寸法を有する該第
    １の導電層の周辺エッジを形成し、更に、 ｑ．パターン化された第２の導体層の上に第４の誘電体
    層を被着する段階からなり、該第４の誘電体層が該第３
    の導電層の該周辺エッジの上に延びていることことを特
    徴とするプロセス。
  11. 【請求項１１】 半導体集積回路ウエハを製造するプロ
    セスであって、該プロセスは、 ａ．半導体の基板上に第１の誘電体層を形成する段階
    と、 ｂ．該第１の誘電体層の上に第１の導電層を被着する段
    階と、 ｃ．ホトマスクを用いて該第１の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｄ．該ホトマスクによって露光された該第１の導電層の
    部分をエッチングして取り去り、該第１の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の導電層の周辺領域を含み、これにより、該ウエハのエ
    ッジから隔離された該第１の導電層の周辺エッジを形成
    し、該周辺領域は、ウエハのエッジからウエハの直径に
    沿って該第１の導電層の周辺領域エッジまで計測される
    寸法距離Ｓ4を有しており、更に、 ｅ．パターン化された第１の導電層の上に第２の誘電体
    層を被着する段階と、 ｆ．ホトマスクを用いて該第２の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｇ．該ホトマスクによって露光された該第２の誘電体層
    の部分をエッチングして取り去り、該第２の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第２の誘電体層の周辺領域を含み、該周辺領域
    は、ウエハのエッジからウエハの直径に沿って測定され
    る寸法距離Ｓ2 を有しており、更に、 ｈ．該パターン化された第２の誘電体層の上に第２の導
    電層を被着する段階と、 ｉ．ホトマスクを用いて該第２の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｊ．該ホトマスクによって露光された該第２の導電層の
    部分をエッチングして取り去り、該第２の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の該第２の導電層の周辺領域を含み、これにより、該ウ
    エハのエッジから隔離された該第１の導電層の周辺エッ
    ジを形成し、該周辺領域は、ウエハのエッジからウエハ
    の直径に沿って第２の導電層の周辺エッジまでの寸法距
    離Ｓbを有し、更に、 ｋ．パターン化された第２の導電層の上に第３の誘電体
    層を被着する段階と、 ｌ．ホトマスクを用いて該第３の誘電体層をホトリソグ
    ラフィ的にマスクする段階と、 ｍ．該ホトマスクによって露光された該第３の誘電体層
    の部分をエッチングして取り去り、該第３の誘電体層を
    パターン化する段階からなり、該部分はウエハの周辺の
    回りの該第３の誘電体層の周辺領域を含み、該周辺領域
    の寸法は該Ｓ2であり、エッチング段階の後に残ってい
    る該第３の誘電体層の部分は該第２の導体層の周辺エッ
    ジをカバーしており、更に ｎ．該パターン化された第３の誘電体層の上に第３の導
    電層を被着する段階と、 ｏ．ホトマスクを使って該第３の導電層をホトリソグラ
    フィ的にマスクする段階と、 ｐ．該ホトマスクによって露光された該第３の導電層の
    部分をエッチングして取り去り、該第３の導電層をパタ
    ーン化する段階からなり、該部分はウエハの周辺の回り
    の該第３の導電層の周辺領域を含み、これにより、該ウ
    エハのエッジから隔離された該第１の導電層の周辺エッ
    ジを形成し、該周辺領域の寸法は該寸法Ｓ1 であり、更
    に、 ｑ．パターン化された第２の導体層の上に第４の誘電体
    層を被着し、該第４の誘電体層が該第３の導電層の該周
    辺エッジの上に延びていて、該寸法Ｓa 、Ｓb、Ｓc 、
    およびＳ2 は Ｓa ＞Ｓb ＞Ｓc ＞Ｓ2 の関係にあり、
    該第３の導電層および該第４の誘電体層が該第２の導電
    層の周辺エッジをカバーし、そして該第２の導電層およ
    び該第３の誘電体層が該第１の導電層の周辺エッジをカ
    バーすることを特徴とするプロセス。
  12. 【請求項１２】 請求項１０に記載のプロセスにおい
    て、寸法Ｓ2 が０であることを特徴とするプロセス。
  13. 【請求項１３】 請求項１１に記載のプロセスにおい
    て、寸法Ｓ2 が０であることを特徴とするプロセス。
  14. 【請求項１４】 請求項３に記載のプロセスにおいて、
    該周辺領域は、マスクの露光に先立って、ホトリソグラ
    フィック・マスクの部分を取り除くことによって形成さ
    れることを特徴とするプロセス。
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