KR100604775B1 - 반도체 웨이퍼의 모서리 처리 방법 - Google Patents
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Abstract
반도체 웨이퍼의 모서리 처리 방법을 개시한다. 본 방법은, 복수의 금속 배선막 및 상기 복수의 금속 배선막 사이에 개재된 복수의 층간 절연막이 형성된 반도체 웨이퍼의 모서리를 처리함에 있어서, 상기 층간 절연막을 형성한 후 및 후속하는 열처리 공정을 진행하기 전에 상기 층간 절연막이 형성된 반도체 웨이퍼 위에 감광막을 도포하는 단계, 상기 감광막이 도포된 상기 반도체 웨이퍼의 모서리 영역에 형성된 에지 비드(Edge Bead)를 제거하는 단계, 및 상기 에지 비드(Edge Bead)가 제거된 상기 감광막을 마스크로 하여 상기 반도체 웨이퍼의 모서리 영역을 에칭하는 단계를 포함한다. 그리하여, 다층구조의 반도체 집적회로를 제작함에 있어서 웨이퍼의 모서리 영역에 불필요한 잔막들이 적층됨으로 인하여 발생하는 막들림 현상 또는 박리 현상을 방지할 수 있다.
Description
도 1은 종래의 4층 구조의 집적 회로를 도시한 도면이다.
도 2는 본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법을 실시하기 위하여 층간 절연막 위에 감광제를 도포한 상태의 반도체 웨이퍼의 단면을 도시한 도면이다.
도 3은 EBR(Edge Bead Removal) 처리를 행하여 반도체 웨이퍼의 모서리 영역에 형성된 에지 비드(edge bead)를 제거한 상태의 반도체 웨이퍼의 단면을 도시한 도면이다.
도 4는 EBR 처리된 반도체 웨이퍼의 모서리 영역에 에칭 공정을 수행하여 불필요하게 적층된 막들을 제거한 상태의 반도체 웨이퍼의 단면을 도시한 도면이다.
본 발명은 반도체 웨이퍼의 모서리 처리 방법에 관한 것으로서, 보다 자세하게는, 다층구조의 반도체 집적회로를 제작함에 있어서 웨이퍼의 모서리 영역에 불필요한 잔막들이 적층됨으로 인하여 발생하는 막들림 현상 또는 박리 현상을 방지할 수 있는 반도체 웨이퍼의 모서리 처리 방법에 관한 것이다.
반도체 소자의 제조에 있어서, 집적 회로를 구성하기 위해서는 각각의 소자들을 상호 접속하여야 하고 또한 궁극적으로는 실리콘 칩 밖으로 연결하여야 한다. 따라서 각각의 소자들간의 상호 접속을 위한 복수의 금속 배선막 및 이들을 전기적으로 절연시키기 위한 복수의 층간 절연막을 반도체 웨이퍼 상에 형성한다.
도 1에는 4층 구조로 된 다층 집적 회로의 단면도를 나타내었다. 여기서, 도면 부호 10은 반도체 기판, M1 내지 M4는 각층의 금속 배선, 사선으로 표시한 영역 H1 내지 H4는 층 사이를 연결하는 비아 홀, D1 내지 D4는 금속 배선 사이의 전기적 절연을 위하여 형성된 층간 절연막, 도면 부호 31 내지 33은 산화물층, 질화물층 및 폴리이미드를 나타낸다. 이와 같은 반도체 소자의 집적회로를 제조하기 위해서는 여러가지 필름의 증착 공정, 포토 마스크 공정, 식각 공정 등의 순으로 해당하는 필름(layer)을 적층하게 된다.
한편, 디바이스의 종류에 따라 증착 공정, 마스킹 공정 및 식각 공정 등을 여러번 반복하여 행하게 되는데, 이러한 반복 과정에서 반도체 웨이퍼의 모서리 부분에는 CMP 공정 및 비아 홀 형성 공정에 의해 제거되지 않은 불필요한 잔막이 적층된다. 이렇게 웨이퍼의 모서리에 적층된 잔막들은 후속하는 열처리 공정에서 하부막과 상부막 사이의 텐션(tension) 차이에 기인하여 막들림 현상, 또는 플레이크 형태로 분리되는 박리 현상이 발생하게 된다. 그리하여 웨이퍼의 수율에 영향을 미치는 결함으로 발전하게 된다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, 다층구조의 반도체 집적회로를 제작함에 있어서 웨이퍼의 모서리 영역에 불필요한 잔막들이 적층됨으로 인하여 발생하는 막들림 현상 또는 박리 현상을 방지할 수 있는 반도체 웨이퍼의 모서리 처리 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법은, 복수의 금속 배선막 및 상기 복수의 금속 배선막 사이에 개재된 복수의 층간 절연막이 형성된 반도체 웨이퍼의 모서리를 처리함에 있어서, 상기 층간 절연막을 형성한 후 및 후속하는 열처리 공정을 진행하기 전에 상기 층간 절연막이 형성된 반도체 웨이퍼 위에 감광막을 도포하는 단계; 상기 감광막이 도포된 상기 반도체 웨이퍼의 모서리 영역에 형성된 에지 비드(Edge Bead)를 제거하는 단계; 및 상기 에지 비드(Edge Bead)가 제거된 상기 감광막을 마스크로 하여 상기 반도체 웨이퍼의 모서리 영역을 에칭하는 단계;를 포함하여 상술한 목적을 달성할 수 있다.
또한, 본 발명의 반도체 웨이퍼 모서리 처리 방법은, 최상의 층간 절연막을 형성한 후 및 최상의 금속 배선막을 형성하기 전에 수행함으로써 후속하는 금속 배선막을 형성하기 위한 사진 공정에서 공정의 안정성을 확보할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법의 바람직한 실시예를 설명하기로 한다.
도 2 내지 도 4에는 소정의 반도체 소자가 형성된 기판(10) 상에 각 소자들 의 상호 접속을 위한 금속 배선막(M1 내지 M2)이 형성되고, 각각의 반도체 소자 및 상기 금속 배선막(M1 내지 M2)의 절연을 위한 층간 절연막(D1 내지 D3)이 형성된 반도체 웨이퍼를 예를 들어 도시하였다. 여기서는 3층 구조의 집적 회로를 예로 설명할 것이나, 보다 많은 층수의 다층 집적 회로를 구성하는 경우에도 본 발명을 적용할 수 있다.
먼저, 도 2에 보듯이, 기판(10) 상에 층간 절연막 D1 내지 D3, 금속 배선막 M1 및 M2가 교대로 형성된 반도체 웨이퍼에 감광막(20)을 도포한다. 즉, 감광막(20)은 맨 위에 형성된 층간 절연막(D3)위에 도포된다. 감광막의 도포는 원심력을 이용하여 이루어지는데, 웨이퍼를 척(chuck)에 고정한 후 소정의 속도로 회전시키면서 감광제를 웨이퍼 상에 분사하는 방식으로 행해진다. 따라서, 웨이퍼의 모서리 영역에는 감광막의 뭉침 현상이 발생하여 이른바 에지 비드(Edge Bead; 20a)가 형성된다.
다음으로, 웨이퍼의 모서리에 형성된 에지 비드(20a)를 제거하기 위하여 EBR(Edge Bead Removal) 공정을 실시한다. EBR 공정은 노즐을 통해 감광제 제거용 화학 처리제를 웨이퍼의 모서리 영역에 분사하여 에지 비드를 제거함으로써 이루어진다. 이와 같이 에지 비드(20a)가 제거된 웨이퍼의 단면을 도 3에 도시하였다.
마지막으로, 에지 비드(20a)가 제거된 반도체 웨이퍼의 모서리 영역에 에칭 공정을 실시한다. 그리하여, 도 4에 도시한 바와 같이, 웨이퍼의 모서리 영역에 형성된 불필요한 금속 배선층, 층간 절연막 등의 누적층을 모두 제거한다.
상술한 웨이퍼 모서리 처리 방법은 최종 금속 배선막을 형성하기 바로 전 단계의 층간 절연막을 형성한 후에 실시하는 것이 보다 바람직하다. 예컨대, 본 실시예에서와 같이 3층 구조의 집적 회로의 경우에는 최상층에 위치한 층간 절연막(D3)의 형성 후에 실시한다. 기판 상에 금속 배선막을 계속하여 형성하는 과정에서 많은 층들이 쌓여감에 따라 집적 회로가 형성되는 영역과 웨이퍼의 모서리 영역 사이에 단차가 많이 발생하게 된다. 따라서 매 공정마다 실시하게 되면 집적 회로가 형성되는 영역과 웨이퍼의 모서리 영역 사이의 단차가 더욱 커져서 후속하는 사진 공정에서 공정 불량을 야기할 수 있다.
또한, 본 발명에 따른 웨이퍼 모서리 처리 방법은 웨이퍼의 열처리 공정을 행하기 전에 수행되어야 한다. 이는 웨이퍼의 모서리 영역에 적층된 불필요한 누적층들이 열처리 공정 중에 각 층들간의 텐션 차이로 인하여 박리되기 때문이다. 또한, 본 발명에 따른 웨이퍼 모서리 처리 방법은 층간 절연막을 형성한 후 및 상기 층간 절연막 상에 금속 배선막을 형성하기 전에 수행되는 것이 바람직하고, 상기 층간 절연막을 CMP 공정을 통해 평탄화한 다음에 수행하는 것이 더욱 바람직하다.
본 발명의 반도체 웨이퍼의 모서리 처리 방법에 따르면, 다층구조의 반도체 집적회로를 제작함에 있어서 웨이퍼의 모서리 영역에 불필요한 잔막들이 적층됨으로 인하여 발생하는 막들림 현상 또는 박리 현상을 방지할 수 있다. 그리하여, 반도체 소자의 제조 공정 중에 발생할 수 있는 결함을 제거하여 웨이퍼의 수율 향상 및 소자의 안정성을 도모할 수 있다.
지금까지 본 발명에 따른 반도체 웨이퍼의 모서리 처리 방법에 대하여 바람직한 실시예를 기초로 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위내에서 변형된 형태로 구현할수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (2)
- 복수의 금속 배선막 및 상기 복수의 금속 배선막 사이에 개재된 복수의 층간 절연막이 형성된 반도체 웨이퍼의 모서리 처리 방법에 있어서,상기 복수의 층간 절연막 중에서 최상의 층간 절연막을 형성한 후 후속하는 열처리 공정을 진행하기 전 및 최상의 금속 배선막을 형성하기 전에 상기 최상의 층간 절연막이 형성된 반도체 웨이퍼 위에 감광막을 도포하는 단계;상기 감광막이 도포된 상기 반도체 웨이퍼의 모서리 영역에 형성된 에지 비드(Edge Bead)를 제거하는 단계; 및상기 에지 비드(Edge Bead)가 제거된 상기 감광막을 마스크로 하여 상기 반도체 웨이퍼의 모서리 영역에 형성된 상기 복수의 금속 배선막의 일부 및 상기 복수의 층간 절연막의 일부를 에칭하여 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 웨이퍼의 모서리 처리 방법.
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