JPH1126575A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1126575A JPH1126575A JP17490297A JP17490297A JPH1126575A JP H1126575 A JPH1126575 A JP H1126575A JP 17490297 A JP17490297 A JP 17490297A JP 17490297 A JP17490297 A JP 17490297A JP H1126575 A JPH1126575 A JP H1126575A
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- hole
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Abstract
(57)【要約】
【課題】多層配線構造の半導体装置において、スルーホ
ール内の導電性材料による上下の配線層の接続が確実に
なされているもの、およびその製造方法であって製造工
程が従来より簡単な方法を提供する。 【解決手段】配線層３，１０間の絶縁膜を、ＣＶＤによ
るシリコン酸化膜４、スピンオン法による有機系絶縁膜
５、ＣＶＤによるシリコン酸化膜６からなる積層絶縁膜
とする。この積層絶縁膜に対して同一幅のスルーホール
８を形成した後、有機系絶縁膜５のスルーホール側壁に
凹部８１を形成する。この凹部８１の形成は、酸素プラ
ズマ雰囲気でのレジストパターンの除去と同時に行われ
る。凹部８１を含むスルーホール８全体にタングステン
が埋めてある。
ール内の導電性材料による上下の配線層の接続が確実に
なされているもの、およびその製造方法であって製造工
程が従来より簡単な方法を提供する。 【解決手段】配線層３，１０間の絶縁膜を、ＣＶＤによ
るシリコン酸化膜４、スピンオン法による有機系絶縁膜
５、ＣＶＤによるシリコン酸化膜６からなる積層絶縁膜
とする。この積層絶縁膜に対して同一幅のスルーホール
８を形成した後、有機系絶縁膜５のスルーホール側壁に
凹部８１を形成する。この凹部８１の形成は、酸素プラ
ズマ雰囲気でのレジストパターンの除去と同時に行われ
る。凹部８１を含むスルーホール８全体にタングステン
が埋めてある。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造の半
導体装置およびその製造方法に関する。
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年における半導体集積回路の高密度化
に伴い、配線についても微細化および多層化が進んでい
る。従来より、多層配線構造の半導体装置の製造方法で
は、下部配線層の上に１層の絶縁膜を形成し、この絶縁
膜にフォトリソグラフィー工程およびドライエッチング
工程によってスルーホールを形成した後、上部配線層を
なすアルミニウム（Ａｌ）等の導電性材料からなる膜を
スパッタリング法により堆積することで、絶縁膜上への
薄膜形成と同時にスルーホール内にも導電性材料を埋め
ることが行われる。
に伴い、配線についても微細化および多層化が進んでい
る。従来より、多層配線構造の半導体装置の製造方法で
は、下部配線層の上に１層の絶縁膜を形成し、この絶縁
膜にフォトリソグラフィー工程およびドライエッチング
工程によってスルーホールを形成した後、上部配線層を
なすアルミニウム（Ａｌ）等の導電性材料からなる膜を
スパッタリング法により堆積することで、絶縁膜上への
薄膜形成と同時にスルーホール内にも導電性材料を埋め
ることが行われる。
【０００３】しかしながら、微細化が進んでスルーホー
ルの寸法が著しく小さくなると、通常のスパッタリング
法によって絶縁膜上への薄膜形成と同時にスルーホール
内に導電性材料を埋めることが難しくなる。そのため、
近年では、従来のスパッタリング法によるアルミニウム
の堆積に代えて、ＣＶＤ法によりタングステン（Ｗ）を
堆積することが行われている。
ルの寸法が著しく小さくなると、通常のスパッタリング
法によって絶縁膜上への薄膜形成と同時にスルーホール
内に導電性材料を埋めることが難しくなる。そのため、
近年では、従来のスパッタリング法によるアルミニウム
の堆積に代えて、ＣＶＤ法によりタングステン（Ｗ）を
堆積することが行われている。
【０００４】また、配線層間に介装される絶縁膜（層間
絶縁膜）の形成方法としては、配線により生じる段差を
平坦化するためにスピンオン法が採用されつつある。ス
ピンオン法とは、絶縁性材料を含む液状物をスピンコー
ト法により所定厚さで塗布し、膜状に塗布された液状物
を熱処理して硬化させる方法である。このようなスピン
オン法では、微細化が進むにつれて、無機系よりも有機
系の絶縁性材料を含む液状物が使用されるようになって
いる。
絶縁膜）の形成方法としては、配線により生じる段差を
平坦化するためにスピンオン法が採用されつつある。ス
ピンオン法とは、絶縁性材料を含む液状物をスピンコー
ト法により所定厚さで塗布し、膜状に塗布された液状物
を熱処理して硬化させる方法である。このようなスピン
オン法では、微細化が進むにつれて、無機系よりも有機
系の絶縁性材料を含む液状物が使用されるようになって
いる。
【０００５】そして、有機系絶縁膜を層間絶縁膜とする
場合には、スルーホール内の導電性材料による上下の配
線層の接続を確実に行うために、従来は有機系絶縁膜の
上下にプラズマＣＶＤによるシリコン酸化膜を設け、ス
ルーホールの形成は以下の手順で行っている。
場合には、スルーホール内の導電性材料による上下の配
線層の接続を確実に行うために、従来は有機系絶縁膜の
上下にプラズマＣＶＤによるシリコン酸化膜を設け、ス
ルーホールの形成は以下の手順で行っている。
【０００６】先ず、プラズマＣＶＤによるシリコン酸化
膜からなる下側絶縁膜４の上にスピンオン法により有機
系絶縁膜５を形成する（図７）。次に、下部配線層３の
上側に堆積された下側絶縁膜４の表面が露出するまで、
ドライエッチング法により有機系絶縁膜５を除去するエ
ッチバック工程を行う（図８）。次に、この上にプラズ
マＣＶＤによるシリコン酸化膜からなる上側絶縁膜６を
形成した後、この上側絶縁膜６の上にレジストパターン
７を形成し、これをマスクとしてドライエッチングによ
りスルーホール８を形成する（図９）。
膜からなる下側絶縁膜４の上にスピンオン法により有機
系絶縁膜５を形成する（図７）。次に、下部配線層３の
上側に堆積された下側絶縁膜４の表面が露出するまで、
ドライエッチング法により有機系絶縁膜５を除去するエ
ッチバック工程を行う（図８）。次に、この上にプラズ
マＣＶＤによるシリコン酸化膜からなる上側絶縁膜６を
形成した後、この上側絶縁膜６の上にレジストパターン
７を形成し、これをマスクとしてドライエッチングによ
りスルーホール８を形成する（図９）。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
の方法のうち、ＣＶＤ法によるタングステンの堆積を行
う方法では、タングステンと絶縁膜との密着性があまり
良くないため、上下の配線層の接続が不十分となる恐れ
がある。したがって、密着性を上げるために、絶縁膜上
に窒化チタン（ＴｉＮ）膜を堆積してからＣＶＤ法によ
るタングステンの堆積を行う必要がある。
の方法のうち、ＣＶＤ法によるタングステンの堆積を行
う方法では、タングステンと絶縁膜との密着性があまり
良くないため、上下の配線層の接続が不十分となる恐れ
がある。したがって、密着性を上げるために、絶縁膜上
に窒化チタン（ＴｉＮ）膜を堆積してからＣＶＤ法によ
るタングステンの堆積を行う必要がある。
【０００８】また、有機系絶縁膜を層間絶縁膜とする方
法では、有機系絶縁膜を除去するエッチバック工程が必
要であるため、製造工程が複雑となる。本発明は、この
ような従来技術の問題点に着目してなされたものであ
り、多層配線構造の半導体装置において、スルーホール
内の導電性材料による上下の配線層の接続が確実になさ
れているもの、およびその製造方法であって製造工程が
従来より簡単な方法を提供する。
法では、有機系絶縁膜を除去するエッチバック工程が必
要であるため、製造工程が複雑となる。本発明は、この
ような従来技術の問題点に着目してなされたものであ
り、多層配線構造の半導体装置において、スルーホール
内の導電性材料による上下の配線層の接続が確実になさ
れているもの、およびその製造方法であって製造工程が
従来より簡単な方法を提供する。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、多層配線の上下の配線間
が、配線層間の絶縁膜に形成されたスルーホール内の導
電性材料で接続されている半導体装置において、スルー
ホールの側壁に、スルーホールの幅を上部配線層側より
下部配線層側を大きくする凹部が形成され、この凹部内
にも導電性材料が埋めてあることを特徴とする半導体装
置を提供する。
に、請求項１に係る発明は、多層配線の上下の配線間
が、配線層間の絶縁膜に形成されたスルーホール内の導
電性材料で接続されている半導体装置において、スルー
ホールの側壁に、スルーホールの幅を上部配線層側より
下部配線層側を大きくする凹部が形成され、この凹部内
にも導電性材料が埋めてあることを特徴とする半導体装
置を提供する。
【００１０】この半導体装置によれば、凹部内の導電性
材料が抜け止めとなって、スルーホール内の導電性材料
による上下の配線層の接続が確実になされる。請求項２
に係る発明は、多層配線の下部配線層の上に、スルーホ
ールが連通する２層以上の積層絶縁膜を形成し、スルー
ホールの形成は、隣り合う２層のうち下側絶縁層のスル
ーホール幅が上側絶縁層より大きくなるように行い、ス
ルーホール内全体に導電性材料が埋まるように前記積層
絶縁膜に対する導電性材料の堆積を行った後、導電性材
料がスルーホール内に埋まっている積層絶縁膜の最上層
面を露出させて、この露出面上に上部配線層を形成する
ことを特徴とする半導体装置の製造方法を提供する。
材料が抜け止めとなって、スルーホール内の導電性材料
による上下の配線層の接続が確実になされる。請求項２
に係る発明は、多層配線の下部配線層の上に、スルーホ
ールが連通する２層以上の積層絶縁膜を形成し、スルー
ホールの形成は、隣り合う２層のうち下側絶縁層のスル
ーホール幅が上側絶縁層より大きくなるように行い、ス
ルーホール内全体に導電性材料が埋まるように前記積層
絶縁膜に対する導電性材料の堆積を行った後、導電性材
料がスルーホール内に埋まっている積層絶縁膜の最上層
面を露出させて、この露出面上に上部配線層を形成する
ことを特徴とする半導体装置の製造方法を提供する。
【００１１】請求項３に係る発明は、請求項２記載の半
導体装置の製造方法において、積層絶縁膜のうち最上層
以外に形成される少なくとも１層の絶縁膜は有機系絶縁
膜とし、スルーホールの形成は、この積層絶縁膜の上に
フォトリソグラフィーによりレジストパターンを形成
し、このレジストパターンをマスクとしたドライエッチ
ングにより積層絶縁膜に対して同一幅のスルーホールを
形成した後、酸素プラズマ雰囲気でレジストパターンを
除去すると同時に有機系絶縁膜のスルーホール側壁に凹
部を形成することにより行い、積層絶縁膜に対する導電
性材料の堆積は、前記凹部内にも導電性材料が埋まるよ
うに行うことを特徴とする。
導体装置の製造方法において、積層絶縁膜のうち最上層
以外に形成される少なくとも１層の絶縁膜は有機系絶縁
膜とし、スルーホールの形成は、この積層絶縁膜の上に
フォトリソグラフィーによりレジストパターンを形成
し、このレジストパターンをマスクとしたドライエッチ
ングにより積層絶縁膜に対して同一幅のスルーホールを
形成した後、酸素プラズマ雰囲気でレジストパターンを
除去すると同時に有機系絶縁膜のスルーホール側壁に凹
部を形成することにより行い、積層絶縁膜に対する導電
性材料の堆積は、前記凹部内にも導電性材料が埋まるよ
うに行うことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１〜６は、本発明の一実施形態の方法を工
程順に示す、基板の概略縦断面図である。
説明する。図１〜６は、本発明の一実施形態の方法を工
程順に示す、基板の概略縦断面図である。
【００１３】先ず、図１に示すように、シリコン基板１
の上にシリコン酸化膜２を６００ｎｍ堆積し、その上
に、アルミニウムを主成分とする合金からなる膜厚８０
０ｎｍの下部配線層３を形成した。その上に、プラズマ
ＣＶＤによりシリコン酸化膜４を２００ｎｍ堆積し、こ
のシリコン酸化膜４の上にスピンオン法により有機系絶
縁膜５を形成した。
の上にシリコン酸化膜２を６００ｎｍ堆積し、その上
に、アルミニウムを主成分とする合金からなる膜厚８０
０ｎｍの下部配線層３を形成した。その上に、プラズマ
ＣＶＤによりシリコン酸化膜４を２００ｎｍ堆積し、こ
のシリコン酸化膜４の上にスピンオン法により有機系絶
縁膜５を形成した。
【００１４】ここで、絶縁性材料を含む液状物として
は、東京応化工業（株）製のＯＣＤ Type-７を用い、下
部配線層３の上部での厚さが２００ｎｍとなるようにス
ピンコート法により塗布した後、４００℃で３０分間加
熱して硬化させることにより、アルキル基がシリコン
（Ｓｉ）と結合した状態で存在するシリコン酸化膜を、
有機系絶縁膜５として形成した。
は、東京応化工業（株）製のＯＣＤ Type-７を用い、下
部配線層３の上部での厚さが２００ｎｍとなるようにス
ピンコート法により塗布した後、４００℃で３０分間加
熱して硬化させることにより、アルキル基がシリコン
（Ｓｉ）と結合した状態で存在するシリコン酸化膜を、
有機系絶縁膜５として形成した。
【００１５】次に、この有機系絶縁膜５の上に、プラズ
マＣＶＤによりシリコン酸化膜６を１．４μｍ形成した
後、シリカ微粒子を含むアルカリ性懸濁液を用いた化学
的機械的研磨により表面を平坦化して、下部配線層３の
上部でのシリコン酸化膜４と有機系絶縁膜５とシリコン
酸化膜６の合計厚さを６００ｎｍとした。
マＣＶＤによりシリコン酸化膜６を１．４μｍ形成した
後、シリカ微粒子を含むアルカリ性懸濁液を用いた化学
的機械的研磨により表面を平坦化して、下部配線層３の
上部でのシリコン酸化膜４と有機系絶縁膜５とシリコン
酸化膜６の合計厚さを６００ｎｍとした。
【００１６】次に、図２に示すように、シリコン酸化膜
６の上に、フォトリソグラフィーにより厚さ１．５μｍ
のレジストパターン７を形成し、このレジストパターン
７をマスクとしたドライエッチングにより、シリコン酸
化膜４と有機系絶縁膜５とシリコン酸化膜６からなる積
層絶縁膜に対して、同一幅のスルーホール８を形成し
た。
６の上に、フォトリソグラフィーにより厚さ１．５μｍ
のレジストパターン７を形成し、このレジストパターン
７をマスクとしたドライエッチングにより、シリコン酸
化膜４と有機系絶縁膜５とシリコン酸化膜６からなる積
層絶縁膜に対して、同一幅のスルーホール８を形成し
た。
【００１７】次に、この状態のシリコン基板１を灰化装
置に入れ、酸素プラズマ雰囲気で酸素プラズマ中の酸素
ラジカルによってレジストパターン７を酸化することに
より除去するが、このとき、スルーホール８の壁面に露
出する有機絶縁膜５も酸化されて、図３に示すように、
有機系絶縁膜５のスルーホール側壁に凹部８１が形成さ
れる。ここでは、圧力：０．９Ｔｏｒｒ、ＲＦパワー：
９００Ｗ、温度：７０℃、処理時間：６０分の条件で、
厚さ１．５μｍのレジストパターン７が除去されるとと
もに、０．１μｍの凹部８１が形成された。
置に入れ、酸素プラズマ雰囲気で酸素プラズマ中の酸素
ラジカルによってレジストパターン７を酸化することに
より除去するが、このとき、スルーホール８の壁面に露
出する有機絶縁膜５も酸化されて、図３に示すように、
有機系絶縁膜５のスルーホール側壁に凹部８１が形成さ
れる。ここでは、圧力：０．９Ｔｏｒｒ、ＲＦパワー：
９００Ｗ、温度：７０℃、処理時間：６０分の条件で、
厚さ１．５μｍのレジストパターン７が除去されるとと
もに、０．１μｍの凹部８１が形成された。
【００１８】次に、この状態でＣＶＤによるタングステ
ンの堆積を行うことにより、図４に示すように、シリコ
ン酸化膜６の上に５００ｎｍのタングステン膜９を形成
するとともに、凹部８１を含むスルーホール８全体をタ
ングステン９１で埋めた。
ンの堆積を行うことにより、図４に示すように、シリコ
ン酸化膜６の上に５００ｎｍのタングステン膜９を形成
するとともに、凹部８１を含むスルーホール８全体をタ
ングステン９１で埋めた。
【００１９】次に、ドライエッチングで、有機系絶縁膜
５の上部にあるタングステン膜９を除去することによ
り、図５に示すように、タングステン９１がスルーホー
ル８内に埋まっているシリコン酸化膜６の面（積層絶縁
膜の最上層面）６１を露出させた。
５の上部にあるタングステン膜９を除去することによ
り、図５に示すように、タングステン９１がスルーホー
ル８内に埋まっているシリコン酸化膜６の面（積層絶縁
膜の最上層面）６１を露出させた。
【００２０】次に、図６に示すように、この露出面６１
上に、アルミニウムを主成分とする合金からなる上部配
線層１０を形成した。このようにして得られた多層配線
構造の半導体装置は、スルーホール８の凹部８１内のタ
ングステン９１が抜け止めとなって、下部配線層３と上
部配線層１０の接続が確実になされるため、断線等のト
ラブルが生じにくくなる。また、この方法は、前述の従
来法のようにエッチバック工程や密着層形成工程を行う
必要がないため、製造工程が簡略化される。
上に、アルミニウムを主成分とする合金からなる上部配
線層１０を形成した。このようにして得られた多層配線
構造の半導体装置は、スルーホール８の凹部８１内のタ
ングステン９１が抜け止めとなって、下部配線層３と上
部配線層１０の接続が確実になされるため、断線等のト
ラブルが生じにくくなる。また、この方法は、前述の従
来法のようにエッチバック工程や密着層形成工程を行う
必要がないため、製造工程が簡略化される。
【００２１】なお、前記実施形態では、シリコン酸化膜
６の上およびスルーホール８内へのタングステンの堆積
をＣＶＤにより行ったが、これに代えて、導電性材料と
してアルミニウムまたは銅を主成分とする合金を用い、
通常のスパッタリングより高い温度（例えば４５０℃）
でスパッタリングを行う高温スパッタリング法、スパッ
タリングの後に熱処理を施すリフロー法、高圧で熱処理
してスルーホール内に導電性材料をより埋め込み易くす
る高圧リフロー法、メッキ法等を採用してもよい。
６の上およびスルーホール８内へのタングステンの堆積
をＣＶＤにより行ったが、これに代えて、導電性材料と
してアルミニウムまたは銅を主成分とする合金を用い、
通常のスパッタリングより高い温度（例えば４５０℃）
でスパッタリングを行う高温スパッタリング法、スパッ
タリングの後に熱処理を施すリフロー法、高圧で熱処理
してスルーホール内に導電性材料をより埋め込み易くす
る高圧リフロー法、メッキ法等を採用してもよい。
【００２２】
【発明の効果】以上説明したように、請求項１の半導体
装置によれば、スルーホールの凹部内に埋まっている導
電性材料が抜け止めとなって、下部配線層と上部配線層
の接続が確実になされるため、断線等のトラブルが生じ
にくくなる。
装置によれば、スルーホールの凹部内に埋まっている導
電性材料が抜け止めとなって、下部配線層と上部配線層
の接続が確実になされるため、断線等のトラブルが生じ
にくくなる。
【００２３】請求項２および３の方法によれば、請求項
１の半導体装置を容易に製造することができる。
１の半導体装置を容易に製造することができる。
【図１】実施形態の方法を工程順に示す基板の縦断面図
であって、有機系絶縁膜を含む積層絶縁膜の形成後の状
態を示す。
であって、有機系絶縁膜を含む積層絶縁膜の形成後の状
態を示す。
【図２】実施形態の方法を工程順に示す基板の縦断面図
であって、スルーホール形成工程を示す。
であって、スルーホール形成工程を示す。
【図３】実施形態の方法を工程順に示す基板の縦断面図
であって、有機系絶縁膜のスルーホール側壁に凹部が形
成された状態を示す。
であって、有機系絶縁膜のスルーホール側壁に凹部が形
成された状態を示す。
【図４】実施形態の方法を工程順に示す基板の縦断面図
であって、シリコン酸化膜の上と凹部を含むスルーホー
ル全体にタングステンを堆積した状態を示す。
であって、シリコン酸化膜の上と凹部を含むスルーホー
ル全体にタングステンを堆積した状態を示す。
【図５】実施形態の方法を工程順に示す基板の縦断面図
であって、シリコン酸化膜上のタングステンを除去した
状態を示す。
であって、シリコン酸化膜上のタングステンを除去した
状態を示す。
【図６】実施形態の方法を工程順に示す基板の縦断面図
であって、上部配線層の形成工程を示す。
であって、上部配線層の形成工程を示す。
【図７】有機系絶縁膜を含む層間絶縁膜にスルーホール
を形成する従来の方法の手順を示す基板の縦断面図であ
って、有機系絶縁膜の形成後の状態を示す。
を形成する従来の方法の手順を示す基板の縦断面図であ
って、有機系絶縁膜の形成後の状態を示す。
【図８】有機系絶縁膜を含む層間絶縁膜にスルーホール
を形成する従来の方法の手順を示す基板の縦断面図であ
って、有機系絶縁膜のエッチバック工程の後の状態を示
す。
を形成する従来の方法の手順を示す基板の縦断面図であ
って、有機系絶縁膜のエッチバック工程の後の状態を示
す。
【図９】有機系絶縁膜を含む層間絶縁膜にスルーホール
を形成する従来の方法の手順を示す基板の縦断面図であ
って、スルーホール形成工程を示す。
を形成する従来の方法の手順を示す基板の縦断面図であ
って、スルーホール形成工程を示す。
１ シリコン基板 ２ シリコン酸化膜 ３ 下部配線層 ４ シリコン酸化膜 ５ 有機系絶縁膜 ６ シリコン酸化膜 ６１ 積層絶縁膜の最上層の露出面 ７ レジストパターン ８ スルーホール ８１ 凹部 ９ タングステン膜（導電性材料） ９１ スルーホール内に埋められたタングステン（導電
性材料） １０ 上部配線層
性材料） １０ 上部配線層
Claims (3)
- 【請求項１】 多層配線の上下の配線間が、配線層間の
絶縁膜に形成されたスルーホール内の導電性材料で接続
されている半導体装置において、 スルーホールの側壁に、スルーホールの幅を上部配線層
側より下部配線層側を大きくする凹部が形成され、この
凹部内にも導電性材料が埋めてあることを特徴とする半
導体装置。 - 【請求項２】 多層配線の下部配線層の上に、スルーホ
ールが連通する２層以上の積層絶縁膜を形成し、スルー
ホールの形成は、隣り合う２層のうち下側絶縁層のスル
ーホール幅が上側絶縁層より大きくなるように行い、ス
ルーホール内全体に導電性材料が埋まるように前記積層
絶縁膜に対する導電性材料の堆積を行った後、導電性材
料がスルーホール内に埋まっている積層絶縁膜の最上層
面を露出させて、この露出面上に上部配線層を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 積層絶縁膜のうち最上層以外に形成され
る少なくとも１層の絶縁膜は有機系絶縁膜とし、スルー
ホールの形成は、この積層絶縁膜の上にフォトリソグラ
フィーによりレジストパターンを形成し、このレジスト
パターンをマスクとしたドライエッチングにより積層絶
縁膜に対して同一幅のスルーホールを形成した後、酸素
プラズマ雰囲気でレジストパターンを除去すると同時に
有機系絶縁膜のスルーホール側壁に凹部を形成すること
により行い、積層絶縁膜に対する導電性材料の堆積は、
前記凹部内にも導電性材料が埋まるように行うことを特
徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17490297A JPH1126575A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17490297A JPH1126575A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126575A true JPH1126575A (ja) | 1999-01-29 |
Family
ID=15986699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17490297A Withdrawn JPH1126575A (ja) | 1997-06-30 | 1997-06-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126575A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016006857A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに電子機器 |
| CN109119401A (zh) * | 2018-08-28 | 2019-01-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| WO2019138924A1 (ja) * | 2018-01-11 | 2019-07-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
-
1997
- 1997-06-30 JP JP17490297A patent/JPH1126575A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016006857A (ja) * | 2014-05-30 | 2016-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法、並びに電子機器 |
| US10229906B2 (en) | 2014-05-30 | 2019-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including insulating film having opening portion and conductive film in the opening portion |
| WO2019138924A1 (ja) * | 2018-01-11 | 2019-07-18 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
| CN111602236A (zh) * | 2018-01-11 | 2020-08-28 | 索尼半导体解决方案公司 | 半导体装置、其制造方法和电子设备 |
| JPWO2019138924A1 (ja) * | 2018-01-11 | 2021-01-07 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置およびその製造方法、並びに電子機器 |
| US11264272B2 (en) | 2018-01-11 | 2022-03-01 | Sony Semiconductor Solutions Corporation | Semiconductor device and method for manufacturing the same, and electronic apparatus |
| CN109119401A (zh) * | 2018-08-28 | 2019-01-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
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