KR19990082907A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

층간 절연막으로서 SiOF 막을 사용하는 다층 배선 구조를 갖고 있는 반도체 장치에 있어서, 층간 절연막의 경우에는 동일 층 배선의 배선 갭부에서의 SiOF 막(11, 16)의 불소 농도는 상층 및 하층 배선(8, 15; 15, 20) 사이의 SiOF 막(12, 17)의 불소 농도보다 높게 설정된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 복수의 배선이 서로 병렬로 배치되어 있으며 절연막으로서 SiOF를 사용하는 반도체 장치, 층간 절연막으로서 다층 배선(mutilayer metallization)이 설치된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도 향상 및 미세화 구조 설계에 따라, 배선 피치가 감소되고 배선에 따른 기생 용량("배선용량"이라 칭함)이 증가되는 경향이 있었다. 배선 용량을 감소시키기 위해서는, 층간 절연막으로서 비유전율(specific dielectric constant)이 낮은 재료가 사용된다. 이들 재료중에서, SiOF는 이제까지 사용되었던 플라즈마 CVD법으로 형성가능한 무기성(inorganic) 재료에서 비유전율이 가장 낮은 절연 재료이다.
도 1 및 도 2 내지 도 4를 참조하여, 층간 절연막으로서 SiOF를 사용하는 반도체 장치를 설명하기로 한다.
도 1은 종래의 반도체 장치를 도시한 횡단면도이고, 도 2 내지 4는 도 1에서 도시된 반도체 장치를 제조하는 방법을 도시한 횡단면도이다. 이 경우에는, 3층 배선 구조가 도시되어 있다. 도 1에 도시된 바와 같이, 제1층 배선(8)의 갭부와 제1층 배선(8)의 상부면에는 SiOF로 형성된 층간 절연막(12)이 설치되어 있고, 제2층 배선(15)의 갭부와 제2층 배선(15)의 상부면에는 SiOF로 형성된 층간 절연막(17)이 설치되어 있다. 층간 절연막(17)의 두께는 제2층 배선(15)의 상부면에서 0.6 ㎛ 내지 1.0 ㎛로 설정된다.
이제, 도 2 내지 도4를 참조하여 종래의 반도체 장치의 제조 방법을 설명하기로 한다.
먼저, 도 2에 도시된 바와 같이, 반도체 기판(3)상에 확산층(1) 및 소자 분리 영역(2)이 형성되며, 확산층(1) 및 소자 분리 영역(2) 상에 제1 층간 절연막(4)이 성장된다. 그 후, 장벽 금속층(barrier metal layer;5A), 알루미늄 층(6A) 및 티타늄 질화물층(7A)이 순차적으로 형성된다. 그 후, 제1층 배선(8)을 형성하도록 소망의 패턴이 남겨지며, SiOF 막(11)이 그 상부에 형성된다.
그 후, 도 3에 도시된 바와 같이, SiOF 막(9)이 평탄화되어 평탄화된 SiOF 막(9)을 형성한다. 그 후, 도 4에 도시된 바와 같이, 제1층 배선(8) 상의 SiOF(9)내에 비아홀(viahole;13)이 선택적으로 형성되어 제2 층간 절연막(12)이 형성되고. 텅스텐 플러그(14)가 비아홀(13) 내에 형성되며, 장벽 금속층(5B), 알루미늄 층(6B) 및 티타늄 질화물 층(7B)이 순차적으로 형성된다. 그 후, 제2층 배선(15)을 형성하도록 소망의 패턴이 남겨진다.
그 후, 도 1에 도시된 바와 같이, 비아홀(18)을 갖는 제3 층간 절연막(17)이 형성되고, 비아홀(18)내에 텅스텐 플러그(14)가 형성되며, 장벽 금속층(5C), 알루미늄 층(6C) 및 티타늄 질화물 층(7C)이 순차적으로 형성된다. 그 후, 제3층 배선(20)을 형성하도록 소망의 패턴이 남겨진다. 그 후, 커버막(21)이 형성되어, 도 1에 도시된 최종 구조가 완료된다.
이렇게 구성된 반도체 장치에 있어서, 층간 절연막을 구성하는 SiOF에서의 불소(fluorine) 농도가 5 atom % 미만으로 설정되면, 유전율을 감소시키는 효과를 얻을 수 없다. 그러므로, 배선 용량이 증가되어, 회로 동작 속도가 감소되며 전력 소비가 증가한다. 반면에, 층간 절연막을 구성하는 SiOF에서의 불소 농도가 5 atom % 이상으로 설정되면, 층간 절연막 또는 배선이 박리되기 쉽고 수율이 저하된다. 즉, 종래의 반도체 장치의 경우에는, 최적의 불소 농도를 설정하기가 어려웠다.
<발명의 요약>
본 발명은 종래의 반도체 장치의 상기 문제점을 고려하여 구현되었으며, 본 발명의 제1 특징에 따르면, 복수의 배선이 서로 병렬로 배치되어 있으며 절연막으로서 SiOF를 사용하는 반도체 장치는, 절연막의 경우 배선 갭부내의 SiOF 절연막의 불소 농도가 배선 상의 SiOF 절연막의 불소 농도보다 높게 설정되어 있다는 특징이 있다.
또한, 본 발명의 제2 특징에 따르면, 다층 배선 구조, 즉 복수의 배선이 설치되어 있으며 SiOF 층간 절연막을 사용하는 반도체 장치는, 층간 절연막의 경우 배선 갭부내의 SiOF 층간 절연막의 불소 농도가 배선 상의 SiOF 층간 절연막의 불소 농도보다 높게 설정되어 있다는 특징이 있다.
본 발명의 제3 특징에 따르면, 반도체 장치 제조 방법은, 동일면 상에 복수의 배선을 형성하는 단계, 복수의 배선이 형성되어 있는 평면 상에 제1 SiOF 절연막을 형성하고 복수의 배선의 상부면 상의 제1 절연막을 제거하는 단계, 적어도 제1 절연층으로 불소를 도입시키는 단계 및 그 상부에 SiOF의 제2 절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제4 특징에 따르면, 반도체 장치의 제조 방법은 동일면 상에 복수의 배선을 형성하는 단계, 그 상부에 복수의 배선이 설치되어 있는 면 상에 제1 SiOF 절연막을 형성하고 적어도 제1 절연막으로 불소를 도입시키는 단계 및 그 상부에 SiOF의 제2 절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 배선 용량이 감소될 수 있고 층간 절연막 및 배선의 박리가 방지될 수 있다.
도 1은 종래의 반도체 장치를 도시한 횡단면도.
도 2는 종래의 반도체 장치의 제조 공정을 도시한 횡단면도.
도 3은 종래의 반도체 장치의 제조 공정을 도시한 횡단면도.
도 4는 종래의 반도체 장치의 제조 공정을 도시한 횡단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장차를 도시한 횡단면도.
도 6은 본 발명에 따른 제1 실시예의 제조 공정을 도시한 횡단면도.
도 7은 본 발명에 따른 제1 실시예의 제조 공정을 도시한 횡단면도.
도 8은 본 발명에 따른 제1 실시예의 제조 공정을 도시한 횡단면도.
도 9는 본 발명에 따른 제1 실시예의 제조 공정을 도시한 횡단면도.
도 10은 본 발명의 제1 실시예의 효과를 나타내는 실험 결과를 도시한 횡단면도.
도 11은 본 발명에 따른 제2 실시예의 제조 공정을 도시한 횡단면도.
도 12는 본 발명에 따른 제2 실시예의 제조 공정을 도시한 횡단면도.
도 13은 본 발명에 따른 제2 실시예의 제조 공정을 도시한 횡단면도.
도 14는 본 발명에 따른 제2 실시예의 제조 공정을 도시한 횡단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 확산층 영역
2 : 소자 분리 영역
3 : 반도체 기판
4 : 제1 층간 절연막
8 : 제1층 배선
13 : 비아홀
15 : 제2층 배선
19 : 텅스텐 플러그
20 : 제3층 배선
21 : 커버막
이하, 첨부된 도면을 참조하여, 본 발명에 따른 양호한 실시예를 설명하기로 한다.
(제1 실시예)
이제, 도 5를 참조하여, 본 발명에 따른 제1 실시예를 설명하기로 한다. 도 5는 본 발명의 제1 실시예에 따른 반도체 장치를 도시한 횡단면도이다.
도 5에서, 확산층 영역(1) 및 소자 분리 영역(2)을 갖는 반도체 기판(3) 상에, 약 0.8 ㎛ 두께를 갖는 BPSG 등으로 형성되는 제1 층간 절연막(4)이 배치되어 있으며, 제1층 배선(8)은 제1 층간 절연막(4) 상에 배치되어 있다. 제1 층간 절연막(4)에는, 확산층 영역(1) 및 제1층 배선(8)이 서로 접속되어 있는 접촉 개구부가 형성되어 있으나, 도 1에서는 생략되어 있다. 제1층 배선(8)의 배선 갭부에는, 고 불소 농도(high fluorine concentration)를 갖는 SiOF 막(11)이 설치되어 있으며, SiOF 막(11) 및 제1층 배선(8)의 상부면 상에는 저 불소 농도를 갖는 SiOF의 층간 절연막(12)이 설치되어 있다. 층간 절연막(12)의 두께는 제1층 배선(8)의 상부에서 0.6 ㎛ 내지 1.0 ㎛로 설정된다. 저 불소 농도를 갖는 SiOF막(12)내에는 제1 비아홀(13)이 선택적으로 형성되며, 제2층 배선(15)은 제1 비아홀(13)을 포함하는 영역내에 존재한다.
제2층 배선(15)의 배선 갭부에는 고 불소 농도를 갖는 SiOF 막(16)이 설치되어 있으며, SiOF 막(16) 및 제2층 배선(15)의 상부면 상에는 저 불소 농도를 갖는 SiOF의 층간 절연막(17)이 설치되어 있다. 층간 절연막(17)의 두께는 제2층 배선(15)의 상부면에서 0.6 ㎛ 내지 1.0 ㎛로 설정된다. 저 불소 농도를 갖는 SiOF 층간 절연막(17)내에는 제2 비아홀(18)이 선택적으로 형성되며, 제3층 배선(20)은 제2 비아홀(18)을 포함하는 영역내에 존재한다. 또한, 제3층 배선(20) 상에는, 0.3 ㎛ 두께를 갖는 SiON 등으로 형성된 커버막이 전표면을 커버하도록 형성된다.
제1층 배선(8), 제2층 배선(15) 및 제3층 배선(20) 각각은, 아래측으로부터 순서대로 약 30 ㎚ 두께의 티타늄 막 및 약 100 ㎚ 두께의 티타늄 질화막으로 형성된 장벽 금속층(5A, 5B, 5C), 약 0.5 ㎛ 두께의 알루미늄 층(6A, 6B, 6C) 및 약 30 ㎚ 두께의 티타늄 질화막(7A, 7B, 7C)을 포함한다. 저 불소 농도를 갖는 SiOF 층간 절연막(12, 17)의 불소 농도는 5 atom % 미만으로 설정되며, SiOF 막(11, 16)의 불소 농도는 5 atom % 이상으로 설정된다. 저 불소 농도의 SiOF 막(12)과 SiOF 막(12)에 대해 상층 배선으로서 기능하는 제2층 배선(15) 사이와, 저 불소 농도의 SiOF 막(17)과 SiOF 막(17)에 대해 상층 배선으로서 기능하는 제3층 배선(20) 사이에는, 플라즈마 산화막이 0.1 ㎛ 내지 0.3 ㎛ 두께로 형성되어, 배선과 불소간의 직접 접촉으로 인한 배선의 부식을 방지하지만, 플라즈마 산화막은 도 5에는 생략되어 있다.
이 실시예에서는, SiOF 막(11, 16) 및 SiOF 막(12, 17)은 각각 본 발명의 층간 절연막의 제1 및 제2 SiOF 막이다.
이 실시예에서는, 3층 배선 구조가 도시되었지만, 단층 배선 구조, 2층 배선 구조 또는 4층 이상의 배선 구조가 적용될 수도 있다.
이하, 도 6 내지 도 9를 참조하여, 본 발명에 따른 반도체 장치의 제조 방법에 대해 설명하기로 한다. 도 6 내지 도 9는 제조 공정을 도시한 횡단면도이다.
먼저, 도 6에 도시된 바와 같이, 확산층 영역(1) 및 소자 분리 영역(2)이 반도체 기판(3) 상에 형성되며, BPSG 등으로 형성되고 두께가 약 1.2 ㎛인 제1 층간 절연막(4)이 그 상부에 성장된다. 이렇게 형성된 제1 층간 절연막(4)은 화학적 기졔적 연마 처리(CMP)를 거쳐 평탄화되어, 확산층 상의 제1 층간 절연막(4)의 두께가 최종적으로 0.8 ㎛가 된다. 그 후, 접촉 개구(도시되지 않음)가 선택적으로 형성되고, 장벽 금속층(5A), 약 0.5 ㎛ 두께의 알루미늄 층(6A) 및 약 30 ㎚ 두께의 티타늄 질화물 층(7A)이 스퍼터링법에 의해 순차적으로 형성된다. 그 후, 포토리소그래피 공정 및 반응성 이온 에칭 처리에 의해 소망의 패턴이 남겨져 제1층 배선(8)을 형성하며, 비교적 폭이 넓은 제1층 배선(8) 상에 약 0.6 ㎛ 두께가 되도록 SiOF 막(9)이 예를 들어 바이어스 ECR법(bias ECR method)에 의해 형성된다. 이 때, 제1층 배선(8)의 갭부는 SiOF 막(9)으로 완전히 채워지며, SiOF 막(9)은 비교적 폭이 얇은 제1층 배선(8) 상에 삼각형으로 형성된다.
그 후, 도 7에 도시된 바와 같이, SiOF 막(9)은 반응성 이온 에칭을 거쳐, 제1층 배선(8)의 상부면 상의 SiOF 막을 제거한다. 이 때, 제1층 배선의 갭부에는 중앙에 제1층 배선(8)의 두께의 약 1/2의 SiOF 막(11)이 남겨진다. 이러한 상태에서, 다음의 조건들, 가속 에너지가 10 keV 내지 100 keV이며 도우즈량이 5×1014cm-2내지 3×1015cm-2에서, 불소가 이온 주입된다. 제1층 배선(8)의 갭부내의 SiOF는 에칭에 의해 제거되므로, 제1층 배선의 갭부에서 중앙의 SiOF 막(11)의 두께는 제1층 배선(8)의 두께의 약 절반이 된다. 배선 용량을 고려하면, 배선 갭부의 중앙의 SiOF 막(11)의 두께는 배선(8) 두께의 1/3 내지 1/1배 범위내로 설정되는 것이 바람직하며, 배선 갭부는 두꺼운 막(11)으로 채워지거나 SiOF 막(11)으로 완전히 채워지는 것이 더욱 바람직하다.
그 후, 도 8에 도시된 바와 같이, 바이어스 ECR 플라즈마 CVD법 등에 의해 저 불소 농도를 갖는 SiOF 막(12)이 형성되며, 그 표면은 화학적 기계적 연마 처리에 의해 평탄화된다. SiOF 막(12)의 두께는 제1층 배선(8) 상에서 약 0.8 ㎛로 설정된다. SiOF 막(12)의 불소 농도는 이온 주입전의 SiOF 막(11)의 불소 농도와 동일하거나 그 미만으로 설정되는 것이 바람직하다.
그 후, 도 9에 도시된 바와 같이, 제1층 배선(8) 상의 저 불소 농도의 SiOF 막(12)에 비아홀(13)이 선택적으로 형성되고, 하부면으로부터 순서대로, 예를 들어 약 30 ㎚ 두께의 티타늄 및 약 0.1 ㎛ 두께의 티타늄 질화물이 증착되어 있는 장벽 금속층(5B)이, 스퍼터링법 등에 의해 형성된다. 그 후, CVD법에 의해 전 표면 상에 텅스텐 막이 형성된 후, 비아홀(13)에만 텅스텐 플러그(14)가 남도록 에칭백(etch-back) 처리가 행해진다. 그 후, 스퍼터링법 등에 의해 약 0.5 ㎛ 두께의 알루미늄 층(6B) 및 약 50 ㎚ 두께의 티타늄 질화물(7B)이 순차적으로 형성되고, 포토리소그래피 공정 및 이온성 반응 에칭 공정에 의해 소망의 패턴이 형성되어, 제2층 배선(15)을 형성한다.
그 후,도 6 내지 도 9의 단계가 반복되어 제3층 배선(20)을 형성하고, SiON 등의 커버 막(21)이 형성되어, 도 5에 도시된 최종 구조가 완료된다.
상술된 바와 같은 제조 방법이 3층 배선 구조에 적용되었지만, 층간 절연막을 형성하는 단계에서부터 상층 배선을 형성하는 단계까지의 단계를 반복하는 횟수를 증가시킴으로써 보다 다층의 배선 구조에 적용될 수도 있다.
제1 실시예에서는, 동일층 배선에서 인접 배선들 사이의 SiOF 막에 있어서의 불소 농도가 상부 배선과 하부 배선 사이의 SiOF 막의 불소 농도보다 높기 때문에, 인접 배선들간의 용량이 감소될 수 있다. 또한, 상층 배선 및 하층 배선 사이의 SiOF 막에 있어서의 불소 농도가 낮으므로, 후속 공정이 수행되는 동안 상층 배선과 층간 절연막이 박리되는 것이 방지될 수 있다.
도 10은 제1 실시예의 효과를 도시한다. 특히, 도 10에서는, 제1 실시예에서의 배선 용량과 층간 절연막의 박리 발생도(층간 절연막의 박리가 발생된 부분의 갯수)가 층간 절연막에서 불소 농도가 균일한 종래 경우와 비교된다. 종래의 경우보다 불소 농도가 높은 경우와 비교하면, 본 실시예에서의 배선 용량의 증가는 약 2%로 제한되지만, 박리 발생도는 0으로 감소된다. 또한, 종래의 경우보다 불소 농도가 낮은 경우와 비교하면, 박리 발생도는 여전히 0이며(즉, 변화가 없음), 배선 용량은 본 실시예의 경우의 약 7%로 감소될 수 있다. 이것은, 동일층 배선중에서 인접 배선들간의 SiOF 막의 불소 농도가 높으므로 배선의 상부측 및 하부측에서의 SiOF 막의 불소 농도가 낮을 때에도 배선 용량이 감소될 수 있기 때문이다. 또한, 층간 절연막의 박리에 관해서는, 배선의 상부 및 하부측에서의 SiOF 막의 불소 농도가 낮으므로, SiOF 막의 수분 흡수가 적고 SiOF 막과 상부 배선의 최하층의 티타늄계 고용융점 금속과의 사이의 접착성이 유지되어, 박리 발생도가 작아진다.
(제2 실시예)
이하, 도 11 내지 도 14를 참조하여, 본 발명의 제2 실시예의 반도체 장치 제조 방법을 설명하기로 한다. 도 11 내지 도 14는 제조 공정을 도시한 횡단면도이다.
먼저, 도 11에 도시된 바와 같이, 반도체 기판(3) 상에 확산층 영역(1) 및 소자 분리 영역(2)이 형성되며, 약 1.2 ㎛ 두께의 BPSG 등으로 형성되는 제1 층간 절연막(4)이 확산층 영역(1)과 소자 분리 영역(2) 상에 성장되며, 화학적 기계적 연마 처리(CMP)에 의해 확산층 영역(1) 상의 제1 층간 절연막(4)의 두께가 최종적으로 약 0.8 ㎛가 되도록 평탄화된다. 그 후, 접촉 개구부(도시되지 않음)가 선택적으로 형성되고, 장벽 금속층(5A), 약 0.5 ㎛ 두께의 알루미늄 층(6A) 및 약 30 ㎚ 두께의 티타늄 질화물 층(7A)이 스퍼터링법에 의해 순차적으로 형성되고, 포토리소그래피 공정 및 반응성 이온 에칭 처리에 의해 소망의 패턴이 남겨져 제1층 배선(8)을 형성한 후, 비교적 폭이 넓은 배선 상에 약 0.6 ㎛ 두께가 되도록 SiOF 막(9)이 예를 들어 바이어스 ECR법에 의해 형성된다. 이 때, 제1층 배선(8)의 갭부는 SiOF 막(9)으로 완전히 채워지며, 비교적 폭이 얇은 제1층 배선(8) 상의 SiOF 막(9)은 삼각형으로 형성된다.
그 후, 도 12에 도시된 바와 같이, 다음의 조건들, 즉 가속 에너지가 10 keV 내지 100 keV이며 도우즈량이 5×1014cm-2내지 3×1015cm-2에서, 불소 이온(10)이 주입되어, SiOF 막(9)의 불소 농도가 증가된다.
그 후, 반응성 이온 에칭 처리에 의해 이방성 에칭이 수행되어 제1층 배선(8)의 상부면 상의 SiOF가 제거된다. 이 때, 고 불소 농도 SiOF 막(11)은 제1층 배선의 갭부에서 중앙의 SiOF 막(11)의 두께의 약 절반이 되도록 형성된다.
그 후, 도 14에 도시된 바와 같이, 바이어스 ECR 플라즈마 CVD법 등에 의해 저 불소 농도를 갖는 SiOF 막(12)이 형성되며, 화학적 기계적 연마 처리에 의해 평탄화된다. SiOF 막(12)의 불소 농도는 이온 주입전의 SiOF 막(11)의 불소 농도와 동일하거나 그 미만으로 설정되는 것이 바람직하다.
제1층 배선(8) 상의 저 불소 농도의 SiOF 막(12)의 두께는 약 0.8 ㎛로 설정되고, 제1층 배선(8) 상의 저 불소 농도의 SiOF 막(12)에 비아홀(13)이 선택적으로 형성되고, 하부면으로부터 순서대로, 예를 들어 약 30 ㎚ 두께의 티타늄 및 약 0.1 ㎛ 두께의 티타늄 질화물이 증착되어 있는 장벽 금속층(5B)이, 스퍼터링법 등에 의해 형성되고, CVD법에 의해 전 표면 상에 텅스텐 막이 형성된 후, 비아홀(13)에만 텅스텐 플러그(14)가 남도록 에칭백 처리가 행해진다. 그 후, 스퍼터링법 등에 의해 약 0.5 ㎛ 두께의 알루미늄 층(6B) 및 약 50 ㎚ 두께의 티타늄 질화물 층(7B)이 순차적으로 형성되고, 포토리소그래피 공정 및 이온성 반응 에칭 공정에 의해 소망의 패턴이 형성되어, 제2층 배선(15)을 형성한다.
그 후, 도 11 내지 도 14의 단계가 반복되어 제3층 배선(20)을 형성하고, SiON 등의 커버 막(21)이 형성되어, 도 5에 도시된 최종 구조가 완료된다.
상술된 바와 같은 제조 방법이 3층 배선 구조에 적용되었지만, 층간 절연막을 형성하는 단계에서부터 상층 배선을 형성하는 단계까지의 단계를 반복하는 횟수를 증가시킴으로써 보다 다층의 배선 구조에도 적용될 수도 있다.
상술된 제조 방법에서는, 제1 실시예에서와 같이 SiOF 막(9)이 형성된 후 및 에칭 처리 이전에 불소 이온이 주입되어, 배선이 불소 이온에 직접 노출되지 않므로, 배선이 부식되는 것이 방지될 수 있다.
상술된 제1 및 제2 실시예에서는, 본 발명은 다층 배선 구조를 갖는 반도체 장치에 적용되었으나, 단층 배선 구조를 갖는 반도체 장치에도 적용될 수 있음은 물론이다.

Claims (14)

  1. 복수의 배선이 서로 병렬로 배치되어 있으며 SiOF 절연막이 배선에 접촉되어 있는 반도체 장치에 있어서, 배선 갭부(wiring gap portion)에서의 상기 SiOF 절연막의 불소 농도가 상기 배선 상의 상기 SiOF 절연막의 불소 농도보다 높게 설정되어 있는 반도체 장치.
  2. 제1항에 있어서, 상기 배선 갭부에서의 상기 SiOF 절연막은 제1 SiOF 막 및 상기 제1 SiOF 막 상에 형성되어 있는 제2 SiOF 막을 포함하며, 상기 배선 상의 상기 SiOF 절연막은 제2 SiOF 막을 포함하며, 상기 제1 SiOF 막의 불소 농도는 상기 제2 SiOF 막의 불소 농도보다 높게 설정되어 있는 반도체 장치.
  3. 제2항에 있어서, 상기 배선 갭부의 중앙에서의 상기 제1 SiOF 막의 두께는 상기 배선의 두께의 1/3 내지 1/1배의 범위 내로 설정되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 SiOF 막의 불소 농도는 5 atom % 이상으로 설정되고, 상기 제2 SiOF 막의 불소 농도는 5 atom % 미만으로 설정되어 있는 반도체 장치.
  5. 복수의 배선이 서로 병렬로 각각 배치되어 있는 복수의 배선층 및 SiOF 층간 절연막을 갖는 반도체 장치에 있어서, 배선 갭부에서의 상기 SiOF 층간 절연막의 불소 농도는 상기 배선 상의 상기 SiOF 층간 절연막의 불소 농도보다 높게 설정되어 있는 반도체 장치.
  6. 제5항에 있어서, 상기 배선 갭부에서의 상기 SiOF 층간 절연막은 제1 SiOF 막 및 상기 제1 SiOF 막 상에 형성되어 있는 제2 SiOF 막을 포함하며, 상기 배선 상의 상기 SiOF 층간 절연막은 제2 SiOF 막을 포함하며, 상기 제1 SiOF 막의 불소 농도는 상기 제2 SiOF 막의 불소 농도보다 높게 설정되어 있는 반도체 장치.
  7. 제6항에 있어서, 상기 배선 갭부의 중앙에서의 상기 제1 SiOF 막의 두께는 상기 배선의 두께의 1/3 내지 1/1배의 범위 내로 설정되어 있는 반도체 장치.
  8. 제6항에 있어서, 상기 제1 SiOF 막의 불소 농도는 5 atom % 이상으로 설정되고, 상기 제2 SiOF 막의 불소 농도는 5 atom % 미만으로 설정되어 있는 반도체 장치.
  9. 반도체 장치를 제조하는 방법에 있어서,
    동일면 상에 복수의 배선을 형성하는 단계;
    상기 배선들이 형성되어 있는 면 상에 제1 SiOF 절연막을 형성하고, 상기 배선의 상부면 상의 제1 절연막을 제거하는 단계;
    배선 갭부에 남은 제1 절연막으로 불소를 도입시키는 단계; 및
    제2 SiOF 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 제2 SiOF 절연막의 불소 농도는 불소 도입전의 상기 제1 SiOF 절연막의 불소 농도와 동일하거나 그 미만으로 설정되어 있는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 가속 에너지가 10 keV 내지 100 keV이며 도우즈량이 5×1014cm-2내지 3×1015cm-2인 조건에서 이온 주입에 의해 불소가 도입되는 반도체 장치의 제조 방법.
  12. 반도체 장치를 제조하는 방법에 있어서,
    동일면 상에 복수의 배선을 형성하는 단계;
    상기 배선들이 형성되어 있는 면 상에 제1 SiOF 절연막을 형성하고 상기 제1 절연막으로 불소를 도입시키는 단계;
    상기 배선의 상부면 상의 상기 제1 절연막을 제거하는 단계; 및
    제2 SiOF 절연막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 제2 SiOF 절연막의 불소 농도는 불소 도입전의 상기 제1 SiOF 절연막의 불소 농도와 동일하거나 그 미만으로 설정되어 있는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 가속 에너지가 10 keV 내지 100 keV이며 도우즈량이 5×1014cm-2내지 3×1015cm-2인 조건에서 이온 주입에 의해 불소가 도입되는 반도체 장치의 제조 방법.
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