JPH09139428A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09139428A JPH09139428A JP29834495A JP29834495A JPH09139428A JP H09139428 A JPH09139428 A JP H09139428A JP 29834495 A JP29834495 A JP 29834495A JP 29834495 A JP29834495 A JP 29834495A JP H09139428 A JPH09139428 A JP H09139428A
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- insulating film
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Abstract
(57)【要約】
【課題】 層間絶縁膜に低誘電率膜であるフッ素を含む
絶縁膜を用いると、膜の形成時や吸湿により生成したフ
ッ素イオンが配線層と反応して信頼性が低下する。 【解決手段】 層間絶縁膜を、配線層９の上部のみに形
成したフッ素を含まないＰ−ＳｉＯ膜５と、Ｐ−ＳｉＯ
膜５の上部全面に形成したフッ素を含むプラズマ酸化膜
１０とで構成している。 【効果】 Ｐ−ＳｉＯ膜５が配線層９とプラズマ酸化膜
１０との反応を防止する。またＰ−ＳｉＯ膜５を配線層
９の上部のみに形成したので配線層間の容量の増加を招
くことがない。
絶縁膜を用いると、膜の形成時や吸湿により生成したフ
ッ素イオンが配線層と反応して信頼性が低下する。 【解決手段】 層間絶縁膜を、配線層９の上部のみに形
成したフッ素を含まないＰ−ＳｉＯ膜５と、Ｐ−ＳｉＯ
膜５の上部全面に形成したフッ素を含むプラズマ酸化膜
１０とで構成している。 【効果】 Ｐ−ＳｉＯ膜５が配線層９とプラズマ酸化膜
１０との反応を防止する。またＰ−ＳｉＯ膜５を配線層
９の上部のみに形成したので配線層間の容量の増加を招
くことがない。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に多層配線構造における層間絶縁膜
の構造及びその形成方法に関する。
製造方法に関し、特に多層配線構造における層間絶縁膜
の構造及びその形成方法に関する。
【０００２】
【従来の技術】近年、素子の微細化に伴い配線層間の間
隔が狭くなり、配線層間の容量が増加して信号伝達が遅
延してしまう。この信号伝達の遅延は、半導体装置の高
速動作を妨げ半導体装置の性能向上を妨げる要因の一つ
になる。このため、配線層間に介在する絶縁膜の誘電率
をできるだけ低下させることが必要であった。
隔が狭くなり、配線層間の容量が増加して信号伝達が遅
延してしまう。この信号伝達の遅延は、半導体装置の高
速動作を妨げ半導体装置の性能向上を妨げる要因の一つ
になる。このため、配線層間に介在する絶縁膜の誘電率
をできるだけ低下させることが必要であった。
【０００３】従来の半導体装置を図３に示す。図におい
て１は半導体基板、２はゲート絶縁膜、３はアルミニウ
ムと銅との合金膜（以下、ＡｌＣｕ膜と記す）、４は反
射防止膜であるチタン窒化膜（以下、ＴｉＮ膜と記
す）、９はＡｌＣｕ膜３とＴｉＮ膜４とで形成される下
部配線層である配線層、１０はフッ素を含む第２の絶縁
膜であるプラズマ酸化膜、１１は平坦化のための塗布型
の絶縁膜（以下、ＳＯＧ膜と記す）、１４は上部配線
層、１７はフッ素を含む絶縁膜である。多層構造の配線
層９，１４間に形成される層間絶縁膜はプラズマ酸化膜
１０とＳＯＧ膜１１とフッ素を含む絶縁膜１７とで形成
されている。なおプラズマ酸化膜１０は低誘電率膜であ
り、層間絶縁膜の誘電率を低下させ、また上層のＳＯＧ
膜１１との反応を防止するための表面処理がなされてい
る。
て１は半導体基板、２はゲート絶縁膜、３はアルミニウ
ムと銅との合金膜（以下、ＡｌＣｕ膜と記す）、４は反
射防止膜であるチタン窒化膜（以下、ＴｉＮ膜と記
す）、９はＡｌＣｕ膜３とＴｉＮ膜４とで形成される下
部配線層である配線層、１０はフッ素を含む第２の絶縁
膜であるプラズマ酸化膜、１１は平坦化のための塗布型
の絶縁膜（以下、ＳＯＧ膜と記す）、１４は上部配線
層、１７はフッ素を含む絶縁膜である。多層構造の配線
層９，１４間に形成される層間絶縁膜はプラズマ酸化膜
１０とＳＯＧ膜１１とフッ素を含む絶縁膜１７とで形成
されている。なおプラズマ酸化膜１０は低誘電率膜であ
り、層間絶縁膜の誘電率を低下させ、また上層のＳＯＧ
膜１１との反応を防止するための表面処理がなされてい
る。
【０００４】また、従来の半導体装置の製造方法は、半
導体基板１の上部全面にＡｌＣｕ膜３とＴｉＮ膜４とを
形成した後、上部に形成したレジストパターンをマスク
としてドライエッチングを行い配線層９を形成する。次
に、配線層９の上部にプラズマ気相成長法（以下、プラ
ズマＣＶＤ法と記す）によりプラズマ酸化膜１０とＳＯ
Ｇ膜１１と絶縁膜１７とを形成して層間絶縁膜を形成す
る。次に、所定の位置にスルーホール１３を開口した後
上部配線層１４を形成する。
導体基板１の上部全面にＡｌＣｕ膜３とＴｉＮ膜４とを
形成した後、上部に形成したレジストパターンをマスク
としてドライエッチングを行い配線層９を形成する。次
に、配線層９の上部にプラズマ気相成長法（以下、プラ
ズマＣＶＤ法と記す）によりプラズマ酸化膜１０とＳＯ
Ｇ膜１１と絶縁膜１７とを形成して層間絶縁膜を形成す
る。次に、所定の位置にスルーホール１３を開口した後
上部配線層１４を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、配線層
９の上部へのプラズマＣＶＤ法によるプラズマ酸化膜１
０の成膜時に、原料ガスであるフッ化炭素ガス（以下、
Ｃ2Ｆ6ガスと記す）と配線層９の表面とが反応する。こ
のため配線層９の分解や再付着物１５の生成が起こり、
プラズマ酸化膜１０の形状の劣化や配線層９，１４間に
ボイド１６が発生し、配線層９，１４間の接続不良や絶
縁不良を起す。またフッ素を含んだプラズマ酸化膜１０
は吸湿性が高く、吸湿によりプラズマ酸化膜１０中にフ
ッ化水素（以下、ＨＦと記す）が生成して配線層９と反
応する。その結果半導体装置の信頼性を低下させるとい
う問題があった。
９の上部へのプラズマＣＶＤ法によるプラズマ酸化膜１
０の成膜時に、原料ガスであるフッ化炭素ガス（以下、
Ｃ2Ｆ6ガスと記す）と配線層９の表面とが反応する。こ
のため配線層９の分解や再付着物１５の生成が起こり、
プラズマ酸化膜１０の形状の劣化や配線層９，１４間に
ボイド１６が発生し、配線層９，１４間の接続不良や絶
縁不良を起す。またフッ素を含んだプラズマ酸化膜１０
は吸湿性が高く、吸湿によりプラズマ酸化膜１０中にフ
ッ化水素（以下、ＨＦと記す）が生成して配線層９と反
応する。その結果半導体装置の信頼性を低下させるとい
う問題があった。
【０００６】この発明は、上記のような問題点を解決す
るためになされたもので、配線層間の容量の増加を招く
ことなく、プラズマ酸化膜１０の成膜時におけるＣ2Ｆ6
ガスや、吸湿によりプラズマ酸化膜１０中に生成するＨ
Ｆと配線層９との反応を防止する半導体装置の構造及び
その製造方法を提供する事を目的とする。
るためになされたもので、配線層間の容量の増加を招く
ことなく、プラズマ酸化膜１０の成膜時におけるＣ2Ｆ6
ガスや、吸湿によりプラズマ酸化膜１０中に生成するＨ
Ｆと配線層９との反応を防止する半導体装置の構造及び
その製造方法を提供する事を目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置は、上部配線層と下部配線層とを電気的
に隔離する層間絶縁膜を有する半導体装置であって、層
間絶縁膜が前記下部配線層の上部のみに形成されたフッ
素を含まない第１の絶縁膜と、前記第１の絶縁膜の上部
に形成されたフッ素を含む第２の絶縁膜とで構成されて
いる。
わる半導体装置は、上部配線層と下部配線層とを電気的
に隔離する層間絶縁膜を有する半導体装置であって、層
間絶縁膜が前記下部配線層の上部のみに形成されたフッ
素を含まない第１の絶縁膜と、前記第１の絶縁膜の上部
に形成されたフッ素を含む第２の絶縁膜とで構成されて
いる。
【０００８】この発明の請求項２に係わる半導体装置の
製造方法は、上部配線層と下部配線層とを電気的に隔離
する層間絶縁膜を有する半導体装置の製造方法であっ
て、半導体基板の上部に導体膜を形成する工程と、前記
導体膜の上部にフッ素を含まない第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の上部に形成したレジスト
パターンをマスクとして前記第１の絶縁膜と前記導体膜
とのエッチングを行い、前記下部配線層を形成すると共
に前記第１の絶縁膜を前記下部配線層の上部のみに残存
させる工程と、前記レジストパターンを除去する工程
と、前記第１の絶縁膜と前記下部配線層との表面を含む
全面にフッ素を含む第２の絶縁膜を形成し前記第１の絶
縁膜とで前記層間絶縁膜を形成する工程とを含む。
製造方法は、上部配線層と下部配線層とを電気的に隔離
する層間絶縁膜を有する半導体装置の製造方法であっ
て、半導体基板の上部に導体膜を形成する工程と、前記
導体膜の上部にフッ素を含まない第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の上部に形成したレジスト
パターンをマスクとして前記第１の絶縁膜と前記導体膜
とのエッチングを行い、前記下部配線層を形成すると共
に前記第１の絶縁膜を前記下部配線層の上部のみに残存
させる工程と、前記レジストパターンを除去する工程
と、前記第１の絶縁膜と前記下部配線層との表面を含む
全面にフッ素を含む第２の絶縁膜を形成し前記第１の絶
縁膜とで前記層間絶縁膜を形成する工程とを含む。
【０００９】
実施の形態１．以下、本発明の実施の形態１について、
図面を参照して説明する。図１は、実施の形態１に係わ
る半導体装置の断面図である。図において、従来例と同
一符号は同一部分を示し、５はフッ素を含まない第１の
絶縁膜であるプラズマシリコン酸化膜（以下、Ｐ−Ｓｉ
Ｏ膜と記す）を、１２はフッ素を含まない絶縁膜を示
す。また、Ｐ−ＳｉＯ膜５は、プラズマシリコン窒化膜
（Ｐ−ＳｉＮ膜）やプラズマシリコン酸窒化膜（Ｐ−Ｓ
ｉＯＮ膜）やポリイミドなどの有機樹脂等であってもよ
く、プラズマ酸化膜１０はフッ素原子を含むガスを用い
て形成する絶縁膜であれば何を用いてもよい。
図面を参照して説明する。図１は、実施の形態１に係わ
る半導体装置の断面図である。図において、従来例と同
一符号は同一部分を示し、５はフッ素を含まない第１の
絶縁膜であるプラズマシリコン酸化膜（以下、Ｐ−Ｓｉ
Ｏ膜と記す）を、１２はフッ素を含まない絶縁膜を示
す。また、Ｐ−ＳｉＯ膜５は、プラズマシリコン窒化膜
（Ｐ−ＳｉＮ膜）やプラズマシリコン酸窒化膜（Ｐ−Ｓ
ｉＯＮ膜）やポリイミドなどの有機樹脂等であってもよ
く、プラズマ酸化膜１０はフッ素原子を含むガスを用い
て形成する絶縁膜であれば何を用いてもよい。
【００１０】以上のように、Ｐ−ＳｉＯ膜５を形成した
ので配線層９とＣ2Ｆ6ガスとの反応を防止でき（ＴｉＮ
膜４の膜厚は上部の表面面積と比較して微小であ
る。）、配線層９の分解や再付着物１５の生成が起こら
ない。従ってプラズマ酸化膜１０の形状の劣化や配線層
９，１４間のボイド１６の発生を防止でき、配線層９，
１４間の接続不良や絶縁不良が生じない。また吸湿によ
りプラズマ酸化膜１０中に生成するＨＦと配線層９との
反応を防止し、半導体装置の信頼性の低下を防ぐ。また
Ｐ−ＳｉＯ膜５を配線層９の上部のみに形成しているの
で、誘電率が高いＰ−ＳｉＯ膜５（ε＝４．５，フッ素
を含んだプラズマ酸化膜１０はε＝３．７）の増加を少
なくできる。従って配線層間の容量の増加を招くことな
く信頼性の低下を防止できる。
ので配線層９とＣ2Ｆ6ガスとの反応を防止でき（ＴｉＮ
膜４の膜厚は上部の表面面積と比較して微小であ
る。）、配線層９の分解や再付着物１５の生成が起こら
ない。従ってプラズマ酸化膜１０の形状の劣化や配線層
９，１４間のボイド１６の発生を防止でき、配線層９，
１４間の接続不良や絶縁不良が生じない。また吸湿によ
りプラズマ酸化膜１０中に生成するＨＦと配線層９との
反応を防止し、半導体装置の信頼性の低下を防ぐ。また
Ｐ−ＳｉＯ膜５を配線層９の上部のみに形成しているの
で、誘電率が高いＰ−ＳｉＯ膜５（ε＝４．５，フッ素
を含んだプラズマ酸化膜１０はε＝３．７）の増加を少
なくできる。従って配線層間の容量の増加を招くことな
く信頼性の低下を防止できる。
【００１１】図２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）およ
び図１は、実施の形態１に係わる半導体装置の製造方法
を工程を追って順次示した半導体装置の断面図である。
び図１は、実施の形態１に係わる半導体装置の製造方法
を工程を追って順次示した半導体装置の断面図である。
【００１２】図２（ａ）に示すように、ゲート絶縁膜２
が形成された半導体基板１上に、ＡｌＣｕ膜３（膜厚６
００ｎｍ）とＴｉＮ膜４（膜厚３０ｎｍ）とを順次形成
して導体膜６を形成する。次に、導体膜６の上部にプラ
ズマＣＶＤ法によりＰ−ＳｉＯ膜５（膜厚５０ｎｍ）と
レジスト膜７とを形成する。プラズマＣＶＤ法における
Ｐ−ＳｉＯ膜５の形成条件は、温度４００℃、圧力５．
０Ｔｏｒｒ、テトラエトキシシラン（ＴＥＯＳ）流量９
００ＳＣＣＭ、酸素（Ｏ2）流量９００ＳＣＣＭ、高周
波側の周波数１３．５６ＭＨｚ、出力０．７６Ｗ／ｃｍ
2、低周波側の周波数４２０ｋＨｚ、出力０．７６Ｗ／
ｃｍ2である。
が形成された半導体基板１上に、ＡｌＣｕ膜３（膜厚６
００ｎｍ）とＴｉＮ膜４（膜厚３０ｎｍ）とを順次形成
して導体膜６を形成する。次に、導体膜６の上部にプラ
ズマＣＶＤ法によりＰ−ＳｉＯ膜５（膜厚５０ｎｍ）と
レジスト膜７とを形成する。プラズマＣＶＤ法における
Ｐ−ＳｉＯ膜５の形成条件は、温度４００℃、圧力５．
０Ｔｏｒｒ、テトラエトキシシラン（ＴＥＯＳ）流量９
００ＳＣＣＭ、酸素（Ｏ2）流量９００ＳＣＣＭ、高周
波側の周波数１３．５６ＭＨｚ、出力０．７６Ｗ／ｃｍ
2、低周波側の周波数４２０ｋＨｚ、出力０．７６Ｗ／
ｃｍ2である。
【００１３】なお、ＴｉＮ膜４とＰ−ＳｉＯ膜５とは後
工程の写真製版処理工程における反射防止膜となり、か
つＰ−ＳｉＯ膜５はＴｉＮ膜４とレジスト膜７との密着
性を向上させる。
工程の写真製版処理工程における反射防止膜となり、か
つＰ−ＳｉＯ膜５はＴｉＮ膜４とレジスト膜７との密着
性を向上させる。
【００１４】次に図２（ｂ）に示すように、レジスト膜
７に写真製版処理（露光→現像）を行いレジストパター
ン８を形成する。
７に写真製版処理（露光→現像）を行いレジストパター
ン８を形成する。
【００１５】次に図２（ｃ）に示すように、レジストパ
ターン８をマスクとして導体膜６とＰ−ＳｉＯ膜５との
ドライエッチングを行う。このエッチングによりＡｌＣ
ｕ膜３とＴｉＮ膜４とからなる配線層９が形成されると
同時にＰ−ＳｉＯ膜５が配線層９の上部のみに残存す
る。次に、レジストパターン８を除去する。
ターン８をマスクとして導体膜６とＰ−ＳｉＯ膜５との
ドライエッチングを行う。このエッチングによりＡｌＣ
ｕ膜３とＴｉＮ膜４とからなる配線層９が形成されると
同時にＰ−ＳｉＯ膜５が配線層９の上部のみに残存す
る。次に、レジストパターン８を除去する。
【００１６】次に図２（ｄ）に示すように、プラズマＣ
ＶＤ法によりフッ素を含む第２の絶縁膜であるプラズマ
酸化膜１０（膜厚３００ｎｍ）を全面に形成した後、上
層のＳＯＧ膜１１との反応を防止するための表面処理を
行う。なお、プラズマＣＶＤ法におけるプラズマ酸化膜
１０の形成条件は、Ｐ−ＳｉＯ膜５と同様の形成条件
で、さらにフッ素を含む原料ガスであるＣ2Ｆ6ガス（流
量４００ＳＣＣＭ）を加える。
ＶＤ法によりフッ素を含む第２の絶縁膜であるプラズマ
酸化膜１０（膜厚３００ｎｍ）を全面に形成した後、上
層のＳＯＧ膜１１との反応を防止するための表面処理を
行う。なお、プラズマＣＶＤ法におけるプラズマ酸化膜
１０の形成条件は、Ｐ−ＳｉＯ膜５と同様の形成条件
で、さらにフッ素を含む原料ガスであるＣ2Ｆ6ガス（流
量４００ＳＣＣＭ）を加える。
【００１７】次に図２（ｅ）に示すように、スピンコー
ト法によりＳＯＧ膜１１（膜厚１５０ｎｍ）を塗布した
後、窒素（Ｎ2）雰囲気中で熱処理（４００℃、３０
分）を行い平坦化する。
ト法によりＳＯＧ膜１１（膜厚１５０ｎｍ）を塗布した
後、窒素（Ｎ2）雰囲気中で熱処理（４００℃、３０
分）を行い平坦化する。
【００１８】次に図１に示すように、上記と同様の形成
条件でプラズマＣＶＤ法により全面にフッ素を含まない
絶縁膜１２とフッ素を含む絶縁膜１７とフッ素を含まな
い絶縁膜１２とを順次形成し層間絶縁膜を形成する。次
に、公知の方法により層間絶縁膜にスルーホール１３を
開口した後、上部配線層１４を形成する。なお、フッ素
を含まない絶縁膜１２は、フッ素を含む絶縁膜１７が下
層のＳＯＧ膜１１や上層の上部配線層１４と反応するの
を防止する。
条件でプラズマＣＶＤ法により全面にフッ素を含まない
絶縁膜１２とフッ素を含む絶縁膜１７とフッ素を含まな
い絶縁膜１２とを順次形成し層間絶縁膜を形成する。次
に、公知の方法により層間絶縁膜にスルーホール１３を
開口した後、上部配線層１４を形成する。なお、フッ素
を含まない絶縁膜１２は、フッ素を含む絶縁膜１７が下
層のＳＯＧ膜１１や上層の上部配線層１４と反応するの
を防止する。
【００１９】また前記実施の形態１においては、荷電粒
子によるゲート破壊を防止するため、出力を小さくした
異なる周波数の複数の高周波（２周波）を用いて膜を形
成しているが、１周波で形成してもよい。（形成条件：
温度４４０℃、圧力４．２Ｔｏｒｒ、テトラエトキシシ
ラン（ＴＥＯＳ）流量７６０ＳＣＣＭ、酸素（Ｏ2）流
量７３０ＳＣＣＭ、周波数１３．５６ＭＨｚ、出力１．
２７Ｗ／ｃｍ2、Ｃ2Ｆ6ガス流量３００ＳＣＣＭ）。
子によるゲート破壊を防止するため、出力を小さくした
異なる周波数の複数の高周波（２周波）を用いて膜を形
成しているが、１周波で形成してもよい。（形成条件：
温度４４０℃、圧力４．２Ｔｏｒｒ、テトラエトキシシ
ラン（ＴＥＯＳ）流量７６０ＳＣＣＭ、酸素（Ｏ2）流
量７３０ＳＣＣＭ、周波数１３．５６ＭＨｚ、出力１．
２７Ｗ／ｃｍ2、Ｃ2Ｆ6ガス流量３００ＳＣＣＭ）。
【００２０】
【発明の効果】この発明の請求項１に係わる半導体装置
においては、下部配線層の上部にフッ素を含まない第１
の絶縁膜を形成しているので、下部配線層とＣ2Ｆ6ガス
やＨＦとの反応を防止でき半導体装置の信頼性の低下を
防ぐ。また第１の絶縁膜を下部配線層の上部のみに形成
しているので、誘電率が高い第１の絶縁膜の増加を少な
くでき、配線層間の容量の増加を招くことなく信頼性の
低下を防止できる。
においては、下部配線層の上部にフッ素を含まない第１
の絶縁膜を形成しているので、下部配線層とＣ2Ｆ6ガス
やＨＦとの反応を防止でき半導体装置の信頼性の低下を
防ぐ。また第１の絶縁膜を下部配線層の上部のみに形成
しているので、誘電率が高い第１の絶縁膜の増加を少な
くでき、配線層間の容量の増加を招くことなく信頼性の
低下を防止できる。
【００２１】この発明の請求項２に係わる半導体装置の
製造方法においては、配線層間の容量の増加を招くこと
なく信頼性の低下を防止できると共に、導体膜の上部に
第１の絶縁膜を形成した後、導体膜のパターニングを行
っているので、第１の絶縁膜が写真製版処理工程におけ
る反射防止膜となりかつ導体膜とレジスト膜との密着性
を向上させる。
製造方法においては、配線層間の容量の増加を招くこと
なく信頼性の低下を防止できると共に、導体膜の上部に
第１の絶縁膜を形成した後、導体膜のパターニングを行
っているので、第１の絶縁膜が写真製版処理工程におけ
る反射防止膜となりかつ導体膜とレジスト膜との密着性
を向上させる。
【図１】 この発明の実施の形態１に係わる半導体装置
を説明するための断面図である。
を説明するための断面図である。
【図２】 この発明の実施の形態１に係わる半導体装置
の製造方法を説明するための工程図である。
の製造方法を説明するための工程図である。
【図３】 従来例に係わる半導体装置を説明するための
断面図である。
断面図である。
【符号の説明】 １ 半導体基板、５ Ｐ−ＳｉＯ膜、６ 導体膜、９
配線層、８ レジストパターン、１０ フッ素を含むプ
ラズマ酸化膜、１４ 上部配線層。
配線層、８ レジストパターン、１０ フッ素を含むプ
ラズマ酸化膜、１４ 上部配線層。
Claims (2)
- 【請求項１】 上部配線層と下部配線層とを電気的に隔
離する層間絶縁膜を有する半導体装置において、前記層
間絶縁膜が前記下部配線層の上部のみに形成されたフッ
素を含まない第１の絶縁膜と、前記第１の絶縁膜の上部
に形成されたフッ素を含む第２の絶縁膜とで構成されて
いることを特徴とする半導体装置。 - 【請求項２】 上部配線層と下部配線層とを電気的に隔
離する層間絶縁膜を有する半導体装置の製造方法におい
て、半導体基板の上部に導体膜を形成する工程と、前記
導体膜の上部にフッ素を含まない第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の上部に形成したレジスト
パターンをマスクとして前記第１の絶縁膜と前記導体膜
とのエッチングを行い、前記下部配線層を形成すると共
に前記第１の絶縁膜を前記下部配線層の上部のみに残存
させる工程と、前記レジストパターンを除去する工程
と、前記第１の絶縁膜と前記下部配線層との表面を含む
全面にフッ素を含む第２の絶縁膜を形成し前記第１の絶
縁膜とで前記層間絶縁膜を形成する工程とを含むこと特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29834495A JPH09139428A (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29834495A JPH09139428A (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139428A true JPH09139428A (ja) | 1997-05-27 |
Family
ID=17858464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29834495A Pending JPH09139428A (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139428A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130154A (en) * | 1997-03-31 | 2000-10-10 | Nec Corporation | Semiconductor device and fabrication process thereof |
| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US7955994B2 (en) | 2007-10-18 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor device, and electronic appliance |
-
1995
- 1995-11-16 JP JP29834495A patent/JPH09139428A/ja active Pending
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