JPH1056009A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH1056009A JPH1056009A JP9145338A JP14533897A JPH1056009A JP H1056009 A JPH1056009 A JP H1056009A JP 9145338 A JP9145338 A JP 9145338A JP 14533897 A JP14533897 A JP 14533897A JP H1056009 A JPH1056009 A JP H1056009A
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Abstract
(57)【要約】
【課題】 多層配線構造において高集積化の際の層間膜
容量増加防止とビアホール抵抗の増加防止 【解決手段】 本発明の半導体装置及び半導体装置の製
造方法は第１の金属配線１０１が形成された半導体基板
表面に第１の高フッ素濃度のフッ素含有プラズマ酸化膜
１０２を形成する工程と、続いて第２の低フッ素濃度の
耐湿性のないフッ素含有プラズマ酸化膜１０３を形成す
る工程と、化学的機械研磨を第２のフッ素含有プラズマ
酸化膜のみに施す工程と、その開孔部に金属１０４を形
成する工程と、第２の金属配線１０５を形成する工程を
含みこれを１回または繰り返すことを特徴とすることに
より、高集積化でも層間膜容量が増加防止およびビアホ
ール抵抗の増加防止ができる。
容量増加防止とビアホール抵抗の増加防止 【解決手段】 本発明の半導体装置及び半導体装置の製
造方法は第１の金属配線１０１が形成された半導体基板
表面に第１の高フッ素濃度のフッ素含有プラズマ酸化膜
１０２を形成する工程と、続いて第２の低フッ素濃度の
耐湿性のないフッ素含有プラズマ酸化膜１０３を形成す
る工程と、化学的機械研磨を第２のフッ素含有プラズマ
酸化膜のみに施す工程と、その開孔部に金属１０４を形
成する工程と、第２の金属配線１０５を形成する工程を
含みこれを１回または繰り返すことを特徴とすることに
より、高集積化でも層間膜容量が増加防止およびビアホ
ール抵抗の増加防止ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、さらに詳しくは絶縁膜や層
間絶縁膜を有する半導体装置及びその製造方法に関す
る。
導体装置の製造方法に関し、さらに詳しくは絶縁膜や層
間絶縁膜を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体集積回路は、その微細化が
進んでおり、特に論理回路においての多層配線では、そ
の傾向が顕著に見受けられる。多層配線のメタル間隔が
微細になってくると、その隣接する配線間容量が大きく
なってしまい電気信号のスピードの低下を招いたりクロ
ストーク（他の信号がノイズとして影響を与える現象）
が発生する。
進んでおり、特に論理回路においての多層配線では、そ
の傾向が顕著に見受けられる。多層配線のメタル間隔が
微細になってくると、その隣接する配線間容量が大きく
なってしまい電気信号のスピードの低下を招いたりクロ
ストーク（他の信号がノイズとして影響を与える現象）
が発生する。
【０００３】それを防止する対策の１つとしてメタル層
間絶縁膜の低比誘電率化する方法があり、最近では、従
来使用していたプラズマＣＶＤ法によるシリコン酸化膜
（比誘電率約４．３）（以下、ｐ−ＳｉＯ2 膜という）
からフッ素含有プラズマシリコン酸化膜（比誘電率２．
８〜４．３）（以下ｐ−ＳｉＯＦ膜という）への転換が
注目されている。
間絶縁膜の低比誘電率化する方法があり、最近では、従
来使用していたプラズマＣＶＤ法によるシリコン酸化膜
（比誘電率約４．３）（以下、ｐ−ＳｉＯ2 膜という）
からフッ素含有プラズマシリコン酸化膜（比誘電率２．
８〜４．３）（以下ｐ−ＳｉＯＦ膜という）への転換が
注目されている。
【０００４】ｐ−ＳｉＯＦ膜はフッ素濃度を高くしてい
くと低い比誘電率化することができるが、あまりフッ素
濃度を高くすると耐湿性が劣化してしまうという欠点が
ある。そのため耐湿性が劣化しないレベルのフッ素濃度
では、比誘電率をそれほど低下させられない（比誘電率
３．３程度）。
くと低い比誘電率化することができるが、あまりフッ素
濃度を高くすると耐湿性が劣化してしまうという欠点が
ある。そのため耐湿性が劣化しないレベルのフッ素濃度
では、比誘電率をそれほど低下させられない（比誘電率
３．３程度）。
【０００５】その欠点を解決するためのプラズマ自身を
高密度にするという方法があり、たとえば ’９５ Ｓ
ＳＤＭ ｐ１５７に提案されている。
高密度にするという方法があり、たとえば ’９５ Ｓ
ＳＤＭ ｐ１５７に提案されている。
【０００６】しかし、この方法ではフッ素濃度をいまま
での方法より高濃度にすることができるが、あるフッ素
濃度以上になると膜が劣化してしまうため比誘電率が大
幅には低下できなかった。
での方法より高濃度にすることができるが、あるフッ素
濃度以上になると膜が劣化してしまうため比誘電率が大
幅には低下できなかった。
【０００７】またデバイスとしてこのｐ−ＳｉＯＦ膜を
使用する場合、その膜の平坦化は必須であり、そのｐ−
ＳｉＯＦ膜を平坦化する方法として化学的機械研磨法
（以下ＣＭＰと呼ぶ）を用いると前記耐湿性の問題が難
点であり、その結果ＣＭＰを使用する場合は、さらに誘
電率を上げざるを得なかった。
使用する場合、その膜の平坦化は必須であり、そのｐ−
ＳｉＯＦ膜を平坦化する方法として化学的機械研磨法
（以下ＣＭＰと呼ぶ）を用いると前記耐湿性の問題が難
点であり、その結果ＣＭＰを使用する場合は、さらに誘
電率を上げざるを得なかった。
【０００８】以上説明したとおり、現在までＣＭＰをｐ
−ＳｉＯＦプロセスで使用することは実際には困難な状
態にある。
−ＳｉＯＦプロセスで使用することは実際には困難な状
態にある。
【０００９】しかし、取りあえず公知例より推測し、Ｃ
ＭＰを使用した実験例を２つ説明する。
ＭＰを使用した実験例を２つ説明する。
【００１０】従来例は図３に示すようにメタル上に直接
ｐ−ＳｉＯＦ膜を形成する例である。たとえば特開平６
−３３３９１９に記載されているように第１のメタル３
０１形成後ＥＣＲ−ＣＶＤ法で、ＳｉＦ4 ，Ｏ2 ，Ａｒ
の３つのガスを使用し、比誘電率３．０のフッ素濃度７
×１０21ａｔｏｍｓ／ｃｃをウェハー面内にもつｐ−Ｓ
ｉＯＦ膜３０２を形成する。この膜を平坦化のためにＣ
ＭＰを行うと膜が水を吸湿してしまい誘電率が高くなっ
てしまう。
ｐ−ＳｉＯＦ膜を形成する例である。たとえば特開平６
−３３３９１９に記載されているように第１のメタル３
０１形成後ＥＣＲ−ＣＶＤ法で、ＳｉＦ4 ，Ｏ2 ，Ａｒ
の３つのガスを使用し、比誘電率３．０のフッ素濃度７
×１０21ａｔｏｍｓ／ｃｃをウェハー面内にもつｐ−Ｓ
ｉＯＦ膜３０２を形成する。この膜を平坦化のためにＣ
ＭＰを行うと膜が水を吸湿してしまい誘電率が高くなっ
てしまう。
【００１１】さらに悪い場合であると多量に入ったフッ
素はその結合が弱いため、ＦとＨ2Ｏが反応してＨＦが
発生し、メタルのコロージョンが発生したり、メタルが
溶けてしまう現象が起こる。ここでは、フッ素濃度を
１．０×１０21ａｔｏｍｓ／ｃｃ程度まで下げた場合に
ついて説明する。
素はその結合が弱いため、ＦとＨ2Ｏが反応してＨＦが
発生し、メタルのコロージョンが発生したり、メタルが
溶けてしまう現象が起こる。ここでは、フッ素濃度を
１．０×１０21ａｔｏｍｓ／ｃｃ程度まで下げた場合に
ついて説明する。
【００１２】ＣＭＰでの処理の後には膜は図３−（ｂ）
のようになる。そして、膜にフォトレジストを塗布し、
目合わせ露光により、フォトレジストをパターニング
し、エッチング技術によりＣ4 Ｆ8 、ＣＯ、Ａｒガスを
使用したマグネトロンＲＩＥエッチングにより開孔を行
う。
のようになる。そして、膜にフォトレジストを塗布し、
目合わせ露光により、フォトレジストをパターニング
し、エッチング技術によりＣ4 Ｆ8 、ＣＯ、Ａｒガスを
使用したマグネトロンＲＩＥエッチングにより開孔を行
う。
【００１３】さらに、ＴｉＮ形成後ブランケットＷＣＶ
Ｄを行いエッチバックというフローでビアメタル３０３
の形成を行う。その後第２のメタル３０４たとえばＡｌ
Ｃｕ−ＴｉＮの連続スパッタを行い、それをフォトレジ
ストにより、パターニングを行う。この操作を１回また
は複数回繰り返すことにより図３−（ｃ）のように多層
配線を形成する。
Ｄを行いエッチバックというフローでビアメタル３０３
の形成を行う。その後第２のメタル３０４たとえばＡｌ
Ｃｕ−ＴｉＮの連続スパッタを行い、それをフォトレジ
ストにより、パターニングを行う。この操作を１回また
は複数回繰り返すことにより図３−（ｃ）のように多層
配線を形成する。
【００１４】ここで問題なのは、ｐ−ＳｉＯＦ膜のフッ
素濃度が高い場合は、膜のＣＭＰ処理で膜が吸湿してし
まい、また膜のフッ素濃度が低いと誘電率が高くなって
しまうことである。
素濃度が高い場合は、膜のＣＭＰ処理で膜が吸湿してし
まい、また膜のフッ素濃度が低いと誘電率が高くなって
しまうことである。
【００１５】また次の例はｐ−ＳｉＯＦ膜の上下にＳｉ
Ｏ2 膜を挟むことにより、ｐ−ＳｉＯＦ膜の吸湿性を抑
え込む例である。特公平７−９３７２ではＴＥＯＳ系
（テトラエトキシオルソシリケート：以下同様）で製造
したＳｉＯＦ膜が記載してあるのでそれを使用して説明
を行う。図４にそのフロー図を示す。
Ｏ2 膜を挟むことにより、ｐ−ＳｉＯＦ膜の吸湿性を抑
え込む例である。特公平７−９３７２ではＴＥＯＳ系
（テトラエトキシオルソシリケート：以下同様）で製造
したＳｉＯＦ膜が記載してあるのでそれを使用して説明
を行う。図４にそのフロー図を示す。
【００１６】第１のメタル４０１形成後、第１のｐ−Ｓ
ｉＯ2 膜４０２を形成し、その後フッ素系ガスを混合し
たＴＥＯＳ系の原料を用いてフッ素含有のＳｉＯ2 膜
（ｐ−ＳｉＯＦ膜４０３）を形成し、その後また第２の
ｐ−ＳｉＯ2 膜４０４を形成する方法が提案されてい
る。
ｉＯ2 膜４０２を形成し、その後フッ素系ガスを混合し
たＴＥＯＳ系の原料を用いてフッ素含有のＳｉＯ2 膜
（ｐ−ＳｉＯＦ膜４０３）を形成し、その後また第２の
ｐ−ＳｉＯ2 膜４０４を形成する方法が提案されてい
る。
【００１７】ここでは、プラズマＳｉＯＦ膜は、耐湿性
に有利な、高密度プラズマＣＶＤ法でかつ、プラズマＳ
ｉＯ2 膜高密度プラズマＣＶＤ法とした。
に有利な、高密度プラズマＣＶＤ法でかつ、プラズマＳ
ｉＯ2 膜高密度プラズマＣＶＤ法とした。
【００１８】この方法を、従来例では平行平板型プラズ
マＣＶＤを用いていたが、ここでは積層膜を高密度プラ
ズマＣＶＤ法で行ったことを想定してみる。
マＣＶＤを用いていたが、ここでは積層膜を高密度プラ
ズマＣＶＤ法で行ったことを想定してみる。
【００１９】ここではＳｉＯＦ膜のフッ素濃度を７×１
０21ａｔｏｍｓ／ｃｃである。第１のメタル４０１形成
後、高密度プラズマＣＶＤ法で、ＳｉＯ2 ／ＳｉＯＦ／
ＳｉＯ2 の連続成長を行うと、図４（ａ）または
（ａ）’に示すような形状となる。ここで図４−（ａ）
に示すように中間層のｐ−ＳｉＯＦ膜４０３が厚い場合
はＣＭＰ法処理を行った後は図４−（ｂ）のようにｐ−
ＳｉＯＦ膜４０３がむき出しになってしまう。その結
果、元々ｐ−ＳｉＯＦ膜の吸湿を防止するためにｐ−Ｓ
ｉＯＦ膜をｐ−ＳｉＯ2 膜でサンドイッチ構造としたの
に、ｐ−ＳｉＯＦ膜４０３がむき出しになるのでＣＭＰ
処理で膜が水を吸い込んでしまう。その結果膜の誘電率
を上げてしまう。
０21ａｔｏｍｓ／ｃｃである。第１のメタル４０１形成
後、高密度プラズマＣＶＤ法で、ＳｉＯ2 ／ＳｉＯＦ／
ＳｉＯ2 の連続成長を行うと、図４（ａ）または
（ａ）’に示すような形状となる。ここで図４−（ａ）
に示すように中間層のｐ−ＳｉＯＦ膜４０３が厚い場合
はＣＭＰ法処理を行った後は図４−（ｂ）のようにｐ−
ＳｉＯＦ膜４０３がむき出しになってしまう。その結
果、元々ｐ−ＳｉＯＦ膜の吸湿を防止するためにｐ−Ｓ
ｉＯＦ膜をｐ−ＳｉＯ2 膜でサンドイッチ構造としたの
に、ｐ−ＳｉＯＦ膜４０３がむき出しになるのでＣＭＰ
処理で膜が水を吸い込んでしまう。その結果膜の誘電率
を上げてしまう。
【００２０】また、上記のようにならないために図４−
（ａ）’のようにｐ−ＳｉＯＦ膜４０３を薄くして、第
２のＳｉＯ2 膜４０４を厚くした場合は、ＣＭＰ処理
後、図４−（ｂ）’のようにｐ−ＳｉＯＦ膜４０３はむ
き出しにはならない。しかしこれでは、隣接するメタル
層間にもｐ−ＳｉＯ2 膜が入り込んできてしまい誘電率
が上がってしまうという不具合が発生する。
（ａ）’のようにｐ−ＳｉＯＦ膜４０３を薄くして、第
２のＳｉＯ2 膜４０４を厚くした場合は、ＣＭＰ処理
後、図４−（ｂ）’のようにｐ−ＳｉＯＦ膜４０３はむ
き出しにはならない。しかしこれでは、隣接するメタル
層間にもｐ−ＳｉＯ2 膜が入り込んできてしまい誘電率
が上がってしまうという不具合が発生する。
【００２１】その後は上記の実験例１と同様ビアホール
形成→ビアメタル形成→第２メタル形成と続き、形状は
それぞれ図４（ｃ）や（ｃ）’のように多層配線が形成
される。
形成→ビアメタル形成→第２メタル形成と続き、形状は
それぞれ図４（ｃ）や（ｃ）’のように多層配線が形成
される。
【００２２】図５には高密度プラズマＣＶＤを用いた場
合のフッ素を含むシリコン酸化膜中のフッ素含有量と比
誘電率との関係を、また図６には高密度プラズマＣＶＤ
を用いた場合のフッ素を含むシリコン酸化膜中のフッ素
含有量と吸湿性との関係を示す。（１９９５年半導体集
積回路シンポジウム予稿集第４５頁）これらの図はシリ
コン酸化膜のフッ素含有量と誘電率、吸湿性との傾向の
一例を示すものであり、フッ素含有率とこれらの性質は
装置により若干数値が異なることがあり同じ割合を示す
ものとは限らないがシリコン酸化膜のフッ素含有量が誘
電率、吸湿性に影響する傾向を示したものである。
合のフッ素を含むシリコン酸化膜中のフッ素含有量と比
誘電率との関係を、また図６には高密度プラズマＣＶＤ
を用いた場合のフッ素を含むシリコン酸化膜中のフッ素
含有量と吸湿性との関係を示す。（１９９５年半導体集
積回路シンポジウム予稿集第４５頁）これらの図はシリ
コン酸化膜のフッ素含有量と誘電率、吸湿性との傾向の
一例を示すものであり、フッ素含有率とこれらの性質は
装置により若干数値が異なることがあり同じ割合を示す
ものとは限らないがシリコン酸化膜のフッ素含有量が誘
電率、吸湿性に影響する傾向を示したものである。
【００２３】第１の問題点は、実験例１，２とも低比誘
電率のｐ−ＳｉＯＦ膜がＣＭＰ処理されると、誘電率が
高くなり、またはビアホール異常になる。さらに金属腐
食が発生する。その理由は、低比誘電率のｐ−ＳｉＯＦ
は、水にさらされると吸湿してしまい誘電率が上がり、
ビアホール抵抗異常となる。また吸湿した水とフッ素が
反応し金属の腐食が発生する。
電率のｐ−ＳｉＯＦ膜がＣＭＰ処理されると、誘電率が
高くなり、またはビアホール異常になる。さらに金属腐
食が発生する。その理由は、低比誘電率のｐ−ＳｉＯＦ
は、水にさらされると吸湿してしまい誘電率が上がり、
ビアホール抵抗異常となる。また吸湿した水とフッ素が
反応し金属の腐食が発生する。
【００２４】第２の問題点は、実験例２で第１の問題点
が発生しないように、ＳｉＯ2 ／ＳｉＯＦ／ＳｉＯ2 構
造の中間のｐ−ＳｉＯＦ層を薄くするとメタル層間の誘
電率が上がってしまう。その理由は、メタル層間に占め
るｐ−ＳｉＯ2 の割合が多くなるからである。
が発生しないように、ＳｉＯ2 ／ＳｉＯＦ／ＳｉＯ2 構
造の中間のｐ−ＳｉＯＦ層を薄くするとメタル層間の誘
電率が上がってしまう。その理由は、メタル層間に占め
るｐ−ＳｉＯ2 の割合が多くなるからである。
【００２５】
【発明の解決すべき課題】本発明の目的は、半導体集積
回路の特に多層配線構造において高集積化の際の層間膜
容量の増加防止（低誘電率化の実現）と、ビアホール抵
抗の増加防止等の信頼性向上を目的としている。
回路の特に多層配線構造において高集積化の際の層間膜
容量の増加防止（低誘電率化の実現）と、ビアホール抵
抗の増加防止等の信頼性向上を目的としている。
【００２６】
【課題を解決する手段】上記目的を達成するために本願
発明者は鋭意検討を行い本発明に到達した。即ち、本発
明は以下の実施態様を包含する。
発明者は鋭意検討を行い本発明に到達した。即ち、本発
明は以下の実施態様を包含する。
【００２７】（１） 半導体基板上に形成された複数の
配線と、前記複数の配線の間を埋める第１のフッ素を含
むシリコン酸化膜と前記第１のフッ素を含むシリコン酸
化膜上に形成され表面が平坦化された、第２の吸湿性の
ないフッ素を含むシリコン酸化膜を有することを特徴と
する半導体装置を提供することである。
配線と、前記複数の配線の間を埋める第１のフッ素を含
むシリコン酸化膜と前記第１のフッ素を含むシリコン酸
化膜上に形成され表面が平坦化された、第２の吸湿性の
ないフッ素を含むシリコン酸化膜を有することを特徴と
する半導体装置を提供することである。
【００２８】（２） 半導体基板上に形成された複数の
配線と、前記配線上に形成された第１のシリコン酸化膜
と前記第１のシリコン酸化膜上に形成された第１のフッ
素を含むシリコン酸化膜と前記第１のフッ素を含むシリ
コン酸化膜上に形成され表面が平坦化された、第２の吸
湿性のないフッ素を含むシリコン酸化膜と前記第２のフ
ッ素を含むシリコン酸化膜上に形成された第２のシリコ
ン酸化膜とを有することを特徴とする半導体装置。
配線と、前記配線上に形成された第１のシリコン酸化膜
と前記第１のシリコン酸化膜上に形成された第１のフッ
素を含むシリコン酸化膜と前記第１のフッ素を含むシリ
コン酸化膜上に形成され表面が平坦化された、第２の吸
湿性のないフッ素を含むシリコン酸化膜と前記第２のフ
ッ素を含むシリコン酸化膜上に形成された第２のシリコ
ン酸化膜とを有することを特徴とする半導体装置。
【００２９】（３） 前記第１のフッ素を含むシリコン
酸化膜の比誘電率が３．３以下であることを特徴とする
（１）または（２）のおのおの記載の半導体装置。
酸化膜の比誘電率が３．３以下であることを特徴とする
（１）または（２）のおのおの記載の半導体装置。
【００３０】（４） 前記第２のフッ素を含むシリコン
酸化膜の比誘電率が３．３を超えることを特徴とする
（１）または（２）のおのおの記載の半導体装置。
酸化膜の比誘電率が３．３を超えることを特徴とする
（１）または（２）のおのおの記載の半導体装置。
【００３１】（５） 前記第１のフッ素を含むシリコン
酸化膜のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ以上
であることを特徴とする（１）または（２）のおのおの
記載の半導体装置。
酸化膜のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ以上
であることを特徴とする（１）または（２）のおのおの
記載の半導体装置。
【００３２】（６） 前記第２のフッ素を含むシリコン
酸化膜のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ未満
であることを特徴とする（１）または（２）のおのおの
記載の半導体装置。
酸化膜のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ未満
であることを特徴とする（１）または（２）のおのおの
記載の半導体装置。
【００３３】（７） 半導体基板上に配線を形成する工
程と、第１のフッ素を含むシリコン酸化膜を形成する工
程と、第２の吸湿性のないフッ素を含むシリコン酸化膜
を形成する工程と、前記第２のフッ素を含むシリコン酸
化膜の表面のみに化学的機械研磨を行って平坦化する工
程を含むことを特徴とする半導体装置の製造方法。
程と、第１のフッ素を含むシリコン酸化膜を形成する工
程と、第２の吸湿性のないフッ素を含むシリコン酸化膜
を形成する工程と、前記第２のフッ素を含むシリコン酸
化膜の表面のみに化学的機械研磨を行って平坦化する工
程を含むことを特徴とする半導体装置の製造方法。
【００３４】（８） 半導体基板上に配線を形成する工
程と、第１のシリコン酸化膜を形成する工程と、第１の
フッ素を含むシリコン酸化膜を形成する工程、第２の吸
湿性のないフッ素を含むシリコン酸化膜を形成する工
程、前記第２のフッ素を含むシリコン酸化膜の表面のみ
に化学的機械研磨を行って平坦化する工程と第２のシリ
コン酸化膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
程と、第１のシリコン酸化膜を形成する工程と、第１の
フッ素を含むシリコン酸化膜を形成する工程、第２の吸
湿性のないフッ素を含むシリコン酸化膜を形成する工
程、前記第２のフッ素を含むシリコン酸化膜の表面のみ
に化学的機械研磨を行って平坦化する工程と第２のシリ
コン酸化膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
【００３５】（９） 前記第１のシリコン酸化膜及び、
第２のシリコン酸化膜がプラズマシリコン酸化膜である
ことを特徴とする（７）または（８）のおのおの記載の
半導体装置の製造方法。
第２のシリコン酸化膜がプラズマシリコン酸化膜である
ことを特徴とする（７）または（８）のおのおの記載の
半導体装置の製造方法。
【００３６】（１０） 前記第１のフッ素を含むシリコ
ン酸化膜及び第２のフッ素を含むシリコン酸化膜が高密
度プラズマシリコン酸化膜であることを特徴とする
（７）または（８）のおのおの記載の半導体装置の製造
方法。
ン酸化膜及び第２のフッ素を含むシリコン酸化膜が高密
度プラズマシリコン酸化膜であることを特徴とする
（７）または（８）のおのおの記載の半導体装置の製造
方法。
【００３７】（１１） 前記第１のフッ素を含むシリコ
ン酸化膜と第２のフッ素を含むシリコン酸化膜が連続的
に形成された高密度プラズマシリコン酸化膜であること
を特徴とする（７）または（８）のおのおの記載の半導
体装置の製造方法。
ン酸化膜と第２のフッ素を含むシリコン酸化膜が連続的
に形成された高密度プラズマシリコン酸化膜であること
を特徴とする（７）または（８）のおのおの記載の半導
体装置の製造方法。
【００３８】
【発明の実施の形態】本発明の半導体装置および半導体
装置の製造方法は、第１の金属配線が形成された半導体
基板表面に第１の高フッ素濃度のフッ素含有プラズマシ
リコン酸化膜を形成し、続いて第２の低フッ素濃度のフ
ッ素含有プラズマシリコン酸化膜を形成する工程と、化
学的機械研磨を第２のフッ素含有プラズマシリコン酸化
膜のみに施す工程と、所望の位置に開孔を行う工程と、
の開孔部に金属を形成する工程と、第２の金属配線を形
成する工程とを含み、それを１回または複数回繰り返す
ことを特徴とする（図１）。 また、メタル種によって
は、またプラズマＳｉＯＦ膜の種類によっては、界面で
の密着性が悪いとか、反応が起こってしまうことが予想
される。
装置の製造方法は、第１の金属配線が形成された半導体
基板表面に第１の高フッ素濃度のフッ素含有プラズマシ
リコン酸化膜を形成し、続いて第２の低フッ素濃度のフ
ッ素含有プラズマシリコン酸化膜を形成する工程と、化
学的機械研磨を第２のフッ素含有プラズマシリコン酸化
膜のみに施す工程と、所望の位置に開孔を行う工程と、
の開孔部に金属を形成する工程と、第２の金属配線を形
成する工程とを含み、それを１回または複数回繰り返す
ことを特徴とする（図１）。 また、メタル種によって
は、またプラズマＳｉＯＦ膜の種類によっては、界面で
の密着性が悪いとか、反応が起こってしまうことが予想
される。
【００３９】その場合は、第１のメタル配線形成後第１
のプラズマシリコン酸化膜を形成し、前記第１のｐ−Ｓ
ｉＯＦ膜を形成し、第２のｐ−ＳｉＯＦを形成し、その
後ＣＭＰ処理を第２のｐ−ＳｉＯＦ膜のみに施す工程
と、さらにその上より第２のｐ−ＳｉＯ2を形成する工
程と、所望の位置に開孔を行う工程とその開孔部に金属
を形成する工程と第２の金属配線を形成する工程を含
み、それを１回または複数回繰り返すことを特徴とする
（図２）。
のプラズマシリコン酸化膜を形成し、前記第１のｐ−Ｓ
ｉＯＦ膜を形成し、第２のｐ−ＳｉＯＦを形成し、その
後ＣＭＰ処理を第２のｐ−ＳｉＯＦ膜のみに施す工程
と、さらにその上より第２のｐ−ＳｉＯ2を形成する工
程と、所望の位置に開孔を行う工程とその開孔部に金属
を形成する工程と第２の金属配線を形成する工程を含
み、それを１回または複数回繰り返すことを特徴とする
（図２）。
【００４０】本発明は、配線間容量を減らすため、少な
くとも配線間には比誘電率がシリコン酸化膜より少なく
とも小さいフッ素含有シリコン酸化膜で埋め込み、さら
に、上面に吸湿性はないが比誘電率の高いフッ素含有シ
リコン酸化膜が形成されているので、ＣＭＰを用いて平
坦化しても吸湿による比誘電率の増大も起こらない。ま
た後工程のビアホール工程を作成する時にも上層のフッ
素含有シリコン酸化膜での吸湿がほとんどないビアホー
ル抵抗増大不良が発生しない。
くとも配線間には比誘電率がシリコン酸化膜より少なく
とも小さいフッ素含有シリコン酸化膜で埋め込み、さら
に、上面に吸湿性はないが比誘電率の高いフッ素含有シ
リコン酸化膜が形成されているので、ＣＭＰを用いて平
坦化しても吸湿による比誘電率の増大も起こらない。ま
た後工程のビアホール工程を作成する時にも上層のフッ
素含有シリコン酸化膜での吸湿がほとんどないビアホー
ル抵抗増大不良が発生しない。
【００４１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００４２】図１を参照して本発明の第１の実施例を説
明する。図１−（ａ）のように第１のメタル１０１上に
バイアスＥＣＲ−ＣＶＤ法にて厚さ５０００オングスト
ロームの第１のｐ−ＳｉＯＦ膜１０２を形成し、さらに
厚さ１００００オングストロームの第２のｐ−ＳｉＯＦ
膜１０３を形成した。ここで第２のｐ−ＳｉＯＦ膜１０
３は４．０×１０21ａｔｏｍｓ／ｃｃ未満のフッ素濃度
であり、その下層の第１のｐ−ＳｉＯＦ膜１０２は、第
１のｐ−ＳｉＯＦ膜よりも高い４．０×０21ａｔｏｍｓ
／ｃｃフッ素濃度をウェハー面内に持っていた。このプ
ラズマＳｉＯＦ／ＳｉＯ2 積層構造は、連続で成長した
方が埋設性がよいが、高密度プラズマＣＶＤ法が稼働率
上の問題があるとこなどがある場合は、別々に成長して
もよい。その後ＣＭＰ処理を、第２のｐ−ＳｉＯＦ膜の
みを図１−（ｂ）のように約４０００オングストローム
研磨する。この第２のプラズマＳｉＯＦのフッ素濃度で
は吸湿しない膜であることは我々の実験により確認され
ている。その後、この膜にフォトレジストを塗布し、目
合わせ、露光を行い、フォトレジストをパターニング
し、エッチング技術によりＣ4 Ｆ8 ，ＣＯ，Ａｒガスを
使用したマグネトロンＲＩＥエッチングによりｐ−Ｓｉ
ＯＦの２層膜の開孔を行なった。
明する。図１−（ａ）のように第１のメタル１０１上に
バイアスＥＣＲ−ＣＶＤ法にて厚さ５０００オングスト
ロームの第１のｐ−ＳｉＯＦ膜１０２を形成し、さらに
厚さ１００００オングストロームの第２のｐ−ＳｉＯＦ
膜１０３を形成した。ここで第２のｐ−ＳｉＯＦ膜１０
３は４．０×１０21ａｔｏｍｓ／ｃｃ未満のフッ素濃度
であり、その下層の第１のｐ−ＳｉＯＦ膜１０２は、第
１のｐ−ＳｉＯＦ膜よりも高い４．０×０21ａｔｏｍｓ
／ｃｃフッ素濃度をウェハー面内に持っていた。このプ
ラズマＳｉＯＦ／ＳｉＯ2 積層構造は、連続で成長した
方が埋設性がよいが、高密度プラズマＣＶＤ法が稼働率
上の問題があるとこなどがある場合は、別々に成長して
もよい。その後ＣＭＰ処理を、第２のｐ−ＳｉＯＦ膜の
みを図１−（ｂ）のように約４０００オングストローム
研磨する。この第２のプラズマＳｉＯＦのフッ素濃度で
は吸湿しない膜であることは我々の実験により確認され
ている。その後、この膜にフォトレジストを塗布し、目
合わせ、露光を行い、フォトレジストをパターニング
し、エッチング技術によりＣ4 Ｆ8 ，ＣＯ，Ａｒガスを
使用したマグネトロンＲＩＥエッチングによりｐ−Ｓｉ
ＯＦの２層膜の開孔を行なった。
【００４３】さらにバリア層としてＴｉＮ形成後ブラン
ケットＷＣＶＤ法により、タングステンを形成し、エッ
チバックを行い、ビアメタル１０４の形成を行なった。
ケットＷＣＶＤ法により、タングステンを形成し、エッ
チバックを行い、ビアメタル１０４の形成を行なった。
【００４４】その後、第２のメタル１０５、たとえばＡ
ｌＣｕ−ＴｉＮの連続スパッタを行い、それをフォトレ
ジストによりパターニングを行なった。これを１回また
は複数回繰り返すことにより多層の配線を図１−（ｃ）
のように形成した。
ｌＣｕ−ＴｉＮの連続スパッタを行い、それをフォトレ
ジストによりパターニングを行なった。これを１回また
は複数回繰り返すことにより多層の配線を図１−（ｃ）
のように形成した。
【００４５】以上のプロセスフローで、メタル層間容量
を小さくでき、かつ膜の平坦化でき多層配線が可能とな
った。なお本実施例での第１のフッ素を含むシリコン酸
化膜の比誘電率は３．０、第２のフッ素を含むシリコン
酸化膜の比誘電率は３．５であった。
を小さくでき、かつ膜の平坦化でき多層配線が可能とな
った。なお本実施例での第１のフッ素を含むシリコン酸
化膜の比誘電率は３．０、第２のフッ素を含むシリコン
酸化膜の比誘電率は３．５であった。
【００４６】さらに第２の実施例について図面２を参照
して詳細に説明する。第１の実施例でメタル上に直接ｐ
−ＳｉＯＦ膜を形成したが、メタルの種類やｐ−ＳｉＯ
Ｆ膜の種類によりメタルとｐ−ＳｉＯＦ膜との密着性が
悪い場合や、メタルとｐ−ＳｉＯＦの反応が起こってし
まうなどのときは次に示す第２の実施例を使用するとよ
い。
して詳細に説明する。第１の実施例でメタル上に直接ｐ
−ＳｉＯＦ膜を形成したが、メタルの種類やｐ−ＳｉＯ
Ｆ膜の種類によりメタルとｐ−ＳｉＯＦ膜との密着性が
悪い場合や、メタルとｐ−ＳｉＯＦの反応が起こってし
まうなどのときは次に示す第２の実施例を使用するとよ
い。
【００４７】図２−（ａ）に示すように、第１のメタル
２０１上にバイアスＥＣＲ−ＣＶＤ法にて、第１のｐ−
ＳｉＯ2 膜２０２、第１のｐ−ＳｉＯＦ膜２０３、第２
のｐ−ＳｉＯＦ膜２０４をそれぞれたとえば厚さ１００
０オングストローム、４０００オングストローム、１０
０００オングストローム成長を行なった。
２０１上にバイアスＥＣＲ−ＣＶＤ法にて、第１のｐ−
ＳｉＯ2 膜２０２、第１のｐ−ＳｉＯＦ膜２０３、第２
のｐ−ＳｉＯＦ膜２０４をそれぞれたとえば厚さ１００
０オングストローム、４０００オングストローム、１０
０００オングストローム成長を行なった。
【００４８】第２のｐ−ＳｉＯＦ膜２０４のフッ素濃度
は４．０×１０21ａｔｏｍｓ／ｃｃ未満の範囲であり、
その下層の第１のｐ−ＳｉＯＦ膜２０３のフッ素濃度は
４．０×１０21ａｔｏｍｓ／ｃｃ以上の部分をウェハー
面内の１部または全部に持った。
は４．０×１０21ａｔｏｍｓ／ｃｃ未満の範囲であり、
その下層の第１のｐ−ＳｉＯＦ膜２０３のフッ素濃度は
４．０×１０21ａｔｏｍｓ／ｃｃ以上の部分をウェハー
面内の１部または全部に持った。
【００４９】その後ＣＭＰ処理を第２のプラズマＳｉＯ
Ｆ膜２０４のみを厚さ約４０００オングストローム研磨
を行なった。この第２のプラズマＳｉＯＦ膜のフッ素濃
度では吸湿しない膜であることは我々の実験により確認
されている。
Ｆ膜２０４のみを厚さ約４０００オングストローム研磨
を行なった。この第２のプラズマＳｉＯＦ膜のフッ素濃
度では吸湿しない膜であることは我々の実験により確認
されている。
【００５０】その上に第２のｐ−ＳｉＯ2 膜２０５を厚
さ約２０００オングストローム成長させた（図２−
（ｂ））。
さ約２０００オングストローム成長させた（図２−
（ｂ））。
【００５１】その後、フォトレジストを塗布し、目合わ
せ露光によりＣ4 Ｆ8 ，ＣＯ，Ａｒガスを使用したマグ
ネトロンＲＩＥエッチングにより、ＳｉＯ2 ／ＳｉＯＦ
２層／ＳｉＯ2 の積層膜の開孔を行う。さらに第１の実
施例同様、ＴｉＮ形成後ブランケトＷ−ＣＶＤを形成
し、エッチバックを行い、ビアメタル２０６を形成し
た。
せ露光によりＣ4 Ｆ8 ，ＣＯ，Ａｒガスを使用したマグ
ネトロンＲＩＥエッチングにより、ＳｉＯ2 ／ＳｉＯＦ
２層／ＳｉＯ2 の積層膜の開孔を行う。さらに第１の実
施例同様、ＴｉＮ形成後ブランケトＷ−ＣＶＤを形成
し、エッチバックを行い、ビアメタル２０６を形成し
た。
【００５２】その後、第２のメタル２０７、たとえばＡ
ｌＣｕ−ＴｉＮの連続スパッタを行いそれをフォトレジ
ストによりパターニングを行なった。これを１回または
複数回繰り返すことにより多層配線を図２−（ｃ）のよ
うに形成した。
ｌＣｕ−ＴｉＮの連続スパッタを行いそれをフォトレジ
ストによりパターニングを行なった。これを１回または
複数回繰り返すことにより多層配線を図２−（ｃ）のよ
うに形成した。
【００５３】以上が第２実施例であるが、第１、第２実
施例を通し、第１のメタル、第２のメタルは、ＡｌＣｕ
−ＴｉＮの連続スパッタを使用しているが、Ａｌへの添
加物としては、Ｃｕのほか、Ｓｉ，Ｐｄ，Ｔｉでもよ
い。またＡｌでなくとも、Ｃｕ，Ａｇでもよい。さらに
反射防止用にＴｉＮを使用しているが、Ｔｉ，ＴｉＷ，
Ｃｒ，Ｓｉでもよい。またビアメタルとして、Ｗ−ＣＶ
Ｄ／ＴｉＮを使用しているが、ビアのＷの代わりにＡ
ｇ，Ｃｕ，Ａｌでもよい。また、バリアメタルとして
は、Ｔｉ，ＴｉＷ，Ｓｉ，Ｃｒの単層またはその２種類
以上の組み合わせでもよい。さらにｐ−ＳｉＯＦ膜を製
造するガス種は、ＳｉＨ4 ＋Ｏ2 ＋Ａｒ＋ＣＦ 4 ，Ｓｉ
Ｈ4 ＋Ｏ2＋Ａｒ＋Ｃ2 Ｆ6 ，ＳｉＨ4 ＋Ｏ2 ＋Ａｒ＋
ＮＦ3 ，ＳｉＦ4＋Ｏ2 ＋Ａｒ，ＳｉＦ4 ＋ＳｉＨ4 ＋
Ｏ2 ＋Ａｒ，ＴＥＯＳ＋Ｏ2 ＋Ａｒ＋ＣＦ4 ，ＴＥＯＳ
＋Ｏ2 ＋Ａｒ＋Ｃ2 Ｆ6 ，ＴＥＯＳ＋Ｏ2 ＋Ａｒ＋ＮＦ
3 ，ＴＥＦＳ（フロロトリエトキシシラン：以下同様）
＋Ｏ2 ＋Ａｒ，ＴＥＦＳ＋ＳｉＨ 4 ＋Ｏ2 ＋Ａｒ，ＴＥ
ＯＳ＋ＳｉＦ4 ＋Ａｒ＋Ｏ2 のうちいずれかまたはこの
中よりＡｒを抜いたものでもよい。埋設性向上のためＡ
ｒの代わりにＸｅにしても良く、また１層目と２層目に
使用するガス種を代えてもよい。例えば、１層目をＳｉ
Ｆ4 ＋Ａｒ＋Ｏ2 、２層目をＳｉＦ4 ＋ＳｉＨ4 ＋Ａｒ
＋Ｏ2 を用いてもかまわない。
施例を通し、第１のメタル、第２のメタルは、ＡｌＣｕ
−ＴｉＮの連続スパッタを使用しているが、Ａｌへの添
加物としては、Ｃｕのほか、Ｓｉ，Ｐｄ，Ｔｉでもよ
い。またＡｌでなくとも、Ｃｕ，Ａｇでもよい。さらに
反射防止用にＴｉＮを使用しているが、Ｔｉ，ＴｉＷ，
Ｃｒ，Ｓｉでもよい。またビアメタルとして、Ｗ−ＣＶ
Ｄ／ＴｉＮを使用しているが、ビアのＷの代わりにＡ
ｇ，Ｃｕ，Ａｌでもよい。また、バリアメタルとして
は、Ｔｉ，ＴｉＷ，Ｓｉ，Ｃｒの単層またはその２種類
以上の組み合わせでもよい。さらにｐ−ＳｉＯＦ膜を製
造するガス種は、ＳｉＨ4 ＋Ｏ2 ＋Ａｒ＋ＣＦ 4 ，Ｓｉ
Ｈ4 ＋Ｏ2＋Ａｒ＋Ｃ2 Ｆ6 ，ＳｉＨ4 ＋Ｏ2 ＋Ａｒ＋
ＮＦ3 ，ＳｉＦ4＋Ｏ2 ＋Ａｒ，ＳｉＦ4 ＋ＳｉＨ4 ＋
Ｏ2 ＋Ａｒ，ＴＥＯＳ＋Ｏ2 ＋Ａｒ＋ＣＦ4 ，ＴＥＯＳ
＋Ｏ2 ＋Ａｒ＋Ｃ2 Ｆ6 ，ＴＥＯＳ＋Ｏ2 ＋Ａｒ＋ＮＦ
3 ，ＴＥＦＳ（フロロトリエトキシシラン：以下同様）
＋Ｏ2 ＋Ａｒ，ＴＥＦＳ＋ＳｉＨ 4 ＋Ｏ2 ＋Ａｒ，ＴＥ
ＯＳ＋ＳｉＦ4 ＋Ａｒ＋Ｏ2 のうちいずれかまたはこの
中よりＡｒを抜いたものでもよい。埋設性向上のためＡ
ｒの代わりにＸｅにしても良く、また１層目と２層目に
使用するガス種を代えてもよい。例えば、１層目をＳｉ
Ｆ4 ＋Ａｒ＋Ｏ2 、２層目をＳｉＦ4 ＋ＳｉＨ4 ＋Ａｒ
＋Ｏ2 を用いてもかまわない。
【００５４】またｐ−ＳｉＯＦは、１３．５６ＭＨｚの
周波数を用いた平行平板のＣＶＤ法、１３．５６ＭＨｚ
と、４００ＫＨｚの２周波を用いた平行平板のＣＶＤ
法、２．４５ＧＨｚの高周波と、１３．５６ＭＨｚのバ
イアスを使用したバイアスＥＣＲ−ＣＶＤ法、２．４５
ＧＨｚ、１３．５６ＭＨｚのＩＣＰ−ＣＶＤ法やヘリコ
ンＣＶＤ法のいずれかのうち１つで行うが、バイアスＥ
ＣＲ−ＣＶＤ法、ＩＣＰ−ＣＶＤ法やヘリコンＣＶＤ法
等の高密度プラズマＣＶＤ法の方がよい。
周波数を用いた平行平板のＣＶＤ法、１３．５６ＭＨｚ
と、４００ＫＨｚの２周波を用いた平行平板のＣＶＤ
法、２．４５ＧＨｚの高周波と、１３．５６ＭＨｚのバ
イアスを使用したバイアスＥＣＲ−ＣＶＤ法、２．４５
ＧＨｚ、１３．５６ＭＨｚのＩＣＰ−ＣＶＤ法やヘリコ
ンＣＶＤ法のいずれかのうち１つで行うが、バイアスＥ
ＣＲ−ＣＶＤ法、ＩＣＰ−ＣＶＤ法やヘリコンＣＶＤ法
等の高密度プラズマＣＶＤ法の方がよい。
【００５５】さらにＣＭＰ後のＳｉＯＦ膜の吸湿を完全
になくすためＣＭＰ後に３００〜４５０℃の熱処理を追
加してもよい。この処理の際の雰囲気は、Ｏ2 ，Ｎ2 ，
Ｈ2，バキューム中、Ａｉｒ，Ｈｅのうちいずれか１つ
または複数組み合わせでもよい。
になくすためＣＭＰ後に３００〜４５０℃の熱処理を追
加してもよい。この処理の際の雰囲気は、Ｏ2 ，Ｎ2 ，
Ｈ2，バキューム中、Ａｉｒ，Ｈｅのうちいずれか１つ
または複数組み合わせでもよい。
【００５６】またＳｉＯ2 やＳｉＯＦ膜厚を実施例を示
すため便宜上設定したが、ＣＭＰ処理で第２のＳｉＯＦ
のみ処理するように設定すれば異なる膜厚の組み合わせ
でもよい。
すため便宜上設定したが、ＣＭＰ処理で第２のＳｉＯＦ
のみ処理するように設定すれば異なる膜厚の組み合わせ
でもよい。
【００５７】また第２のｐ−ＳｉＯＦ膜をフッ素濃度
４．０×１０21ａｔｏｍｓ／ｃｃ未満の濃度とし、その
範囲中でフッ素濃度か違った多層にしてもよい。また第
１のｐ−ＳｉＯＦ層もフッ素濃度が４．０×１０21ａｔ
ｏｍｓ／ｃｃ以上のところがウェハー全面ではなくと
も、ウェハーに１部存在すれば本発明のメリットがある
のでこのような実施態様も本願発明の範囲に含まれる。
また、第２のｐ−ＳｉＯＦ膜をフッ素濃度４．０×１０
21ａｔｏｍｓ／ｃｃ未満と限定したがＣＭＰ処理で第２
のｐ−ＳｉＯＦ膜が全部除去される領域に限りそれ以上
のフッ素濃度の膜を使用することもできる。
４．０×１０21ａｔｏｍｓ／ｃｃ未満の濃度とし、その
範囲中でフッ素濃度か違った多層にしてもよい。また第
１のｐ−ＳｉＯＦ層もフッ素濃度が４．０×１０21ａｔ
ｏｍｓ／ｃｃ以上のところがウェハー全面ではなくと
も、ウェハーに１部存在すれば本発明のメリットがある
のでこのような実施態様も本願発明の範囲に含まれる。
また、第２のｐ−ＳｉＯＦ膜をフッ素濃度４．０×１０
21ａｔｏｍｓ／ｃｃ未満と限定したがＣＭＰ処理で第２
のｐ−ＳｉＯＦ膜が全部除去される領域に限りそれ以上
のフッ素濃度の膜を使用することもできる。
【００５８】本発明の方法では第１のフッ素を含むシリ
コン酸化膜の比誘電率は３．３以下、好ましくは３．２
以下であり、その下限は２．８、好ましくは２．９であ
る。また第２のフッ素を含むシリコン酸化膜の比誘電率
は３．３を超え、好ましくは３．４以上であり、その上
限は４．１、好ましくは３．９である。
コン酸化膜の比誘電率は３．３以下、好ましくは３．２
以下であり、その下限は２．８、好ましくは２．９であ
る。また第２のフッ素を含むシリコン酸化膜の比誘電率
は３．３を超え、好ましくは３．４以上であり、その上
限は４．１、好ましくは３．９である。
【００５９】また、本発明の方法では第１のフッ素を含
むシリコン酸化膜のフッ素濃度は４．０×１０21ａｔｏ
ｍｓ／ｃｃ以上であり、好ましくは比６．０×１０21ａ
ｔｏｍｓ／ｃｃ以上であり、その上限は１．０×１０22
ａｔｏｍｓ／ｃｃ、好ましくは８．０×１０21ａｔｏｍ
ｓ／ｃｃである。
むシリコン酸化膜のフッ素濃度は４．０×１０21ａｔｏ
ｍｓ／ｃｃ以上であり、好ましくは比６．０×１０21ａ
ｔｏｍｓ／ｃｃ以上であり、その上限は１．０×１０22
ａｔｏｍｓ／ｃｃ、好ましくは８．０×１０21ａｔｏｍ
ｓ／ｃｃである。
【００６０】また第２のフッ素を含むシリコン酸化膜の
フッ素濃度は４．０×１０21ａｔｏｍｓ／ｃｃ未満、好
ましくは２．０×１０21ａｔｏｍｓ／ｃｃ未満であり、
その下限は１．０×１０20ａｔｏｍｓ／ｃｃである。
フッ素濃度は４．０×１０21ａｔｏｍｓ／ｃｃ未満、好
ましくは２．０×１０21ａｔｏｍｓ／ｃｃ未満であり、
その下限は１．０×１０20ａｔｏｍｓ／ｃｃである。
【００６１】なお本実施例での第１のフッ素を含むシリ
コン酸化膜の比誘電率は３．０、第２のフッ素を含むシ
リコン酸化膜の比誘電率は３．５であった。
コン酸化膜の比誘電率は３．０、第２のフッ素を含むシ
リコン酸化膜の比誘電率は３．５であった。
【００６２】さらに、ブランケットＷＣＶＤ後実施例
１，２ではエッチバックを行っていたがメタルＣＭＰを
行ってもよい。また選択Ｗ−ＣＶＤで行ってもよい。ま
たｐ−ＳｉＯＦ膜のＣＭＰと上記メタルのＣＭＰの前に
濡れ性改善のためＯ2 プラズマを行ってもよい。
１，２ではエッチバックを行っていたがメタルＣＭＰを
行ってもよい。また選択Ｗ−ＣＶＤで行ってもよい。ま
たｐ−ＳｉＯＦ膜のＣＭＰと上記メタルのＣＭＰの前に
濡れ性改善のためＯ2 プラズマを行ってもよい。
【００６３】また、第２の実施例のｐ−ＳｉＯＦ／ｐ−
ＳｉＯ2 の積層は埋設性改善のため特にバイアス高密度
プラズマＣＶＤ法の場合は、連続成長で行う方がよい。
ＳｉＯ2 の積層は埋設性改善のため特にバイアス高密度
プラズマＣＶＤ法の場合は、連続成長で行う方がよい。
【００６４】
【発明の効果】本発明の効果を以下に示す。
【００６５】第１の効果は、ｐ−ＳｉＯＦ膜をＣＭＰ処
理してもｐ−ＳｉＯＦ膜自身耐湿性をもつため低誘電率
なメタル層間膜を構築できる。その理由は、ｐ−ＳｉＯ
Ｆ層を２層以上としＣＭＰ処理にさらされる上層をフッ
素濃度４．０×１０21ａｔｏｍｓ／ｃｃ未満としている
ので耐湿性があるためである。
理してもｐ−ＳｉＯＦ膜自身耐湿性をもつため低誘電率
なメタル層間膜を構築できる。その理由は、ｐ−ＳｉＯ
Ｆ層を２層以上としＣＭＰ処理にさらされる上層をフッ
素濃度４．０×１０21ａｔｏｍｓ／ｃｃ未満としている
ので耐湿性があるためである。
【００６６】第２の効果は、ＳｉＯ2 ／ＳｉＯＦ／Ｓｉ
Ｏ2 構造にしても比較的小さなメタル層間容量が得られ
る。その理由は、ＳｉＯＦ２層／ＳｉＯ2 構造を形成し
た後ＣＭＰ処理を行いその後ＳｉＯ2 を形成しているた
め上層のＳｉＯ2 層がＸ方向に並んでいるメタル間の層
間膜には入ってこないためである。
Ｏ2 構造にしても比較的小さなメタル層間容量が得られ
る。その理由は、ＳｉＯＦ２層／ＳｉＯ2 構造を形成し
た後ＣＭＰ処理を行いその後ＳｉＯ2 を形成しているた
め上層のＳｉＯ2 層がＸ方向に並んでいるメタル間の層
間膜には入ってこないためである。
【図１】本発明の第１の実施例のプロセスフロー図。
【図２】本発明の第２の実施例のプロセスフロー図。
【図３】従来の第１の実験例のプロセスフロー図。
【図４】従来の第２の実験例のプロセスフロー図。
【図５】フッ素含有シリコン酸化膜のフッ素含有量と誘
電率の傾向を示す図。
電率の傾向を示す図。
【図６】フッ素含有シリコン酸化膜のフッ素含有量と吸
湿性の傾向を示す図。
湿性の傾向を示す図。
図１−図６において用いた符号は以下のものを示す。 １０１ 第１のメタル １０２ 第１のｐ−ＳｉＯＦ膜 １０３ 第２のｐ−ＳｉＯＦ膜 １０４ ビアメタル １０５ 第２のメタル ２０１ 第１のメタル ２０２ 第１のｐ−ＳｉＯ2 膜 ２０３ 第１のｐ−ＳｉＯＦ膜 ２０４ 第２のｐ−ＳｉＯＦ膜 ２０５ 第２のｐ−ＳｉＯ2 膜 ２０６ ビアメタル ２０７ 第２のメタル ３０１ 第１のメタル ３０２ ｐ−ＳｉＯＦ膜 ３０３ ビアメタル ３０４ 第２のメタル ４０１ 第１のメタル ４０２ 第１のｐ−ＳｉＯ2 膜 ４０３ ｐ−ＳｉＯＦ膜 ４０４ 第２のｐ−ＳｉＯ2 膜 ４０５ ビアメタル ４０６ 第２のメタル
Claims (11)
- 【請求項１】 半導体基板上に形成された複数の配線
と、前記複数の配線の間を埋める第１のフッ素を含むシ
リコン酸化膜と前記第１のフッ素を含むシリコン酸化膜
上に形成され表面が平坦化された、第２の吸湿性のない
フッ素を含むシリコン酸化膜を有することを特徴とする
半導体装置。 - 【請求項２】 半導体基板上に形成された複数の配線
と、前記配線上に形成された第１のシリコン酸化膜と前
記第１のシリコン酸化膜上に形成された第１のフッ素を
含むシリコン酸化膜と前記第１のフッ素を含むシリコン
酸化膜上に形成され表面が平坦化された、第２の吸湿性
のないフッ素を含むシリコン酸化膜と前記第２のフッ素
を含むシリコン酸化膜上に形成された第２のシリコン酸
化膜とを有することを特徴とする半導体装置。 - 【請求項３】 前記第１のフッ素を含むシリコン酸化膜
の比誘電率が３．３以下であることを特徴とする請求項
１または請求項２のおのおの記載の半導体装置。 - 【請求項４】 前記第２のフッ素を含むシリコン酸化膜
の比誘電率が３．３を超えることを特徴とする請求項１
または請求項２のおのおの記載の半導体装置。 - 【請求項５】 前記第１のフッ素を含むシリコン酸化膜
のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ以上である
ことを特徴とする請求項１または請求項２のおのおの記
載の半導体装置。 - 【請求項６】 前記第２のフッ素を含むシリコン酸化膜
のフッ素濃度が４ｘ１０21ａｔｏｍｓ／ｃｃ未満である
ことを特徴とする請求項１または請求項２のおのおの記
載の半導体装置。 - 【請求項７】 半導体基板上に配線を形成する工程と、
第１のフッ素を含むシリコン酸化膜を形成する工程と、
第２の吸湿性のないフッ素を含むシリコン酸化膜を形成
する工程と、前記第２のフッ素を含むシリコン酸化膜の
表面のみに化学的機械研磨を行って平坦化する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板上に配線を形成する工程と、
第１のシリコン酸化膜を形成する工程と、第１のフッ素
を含むシリコン酸化膜を形成する工程と、第２の吸湿性
のないフッ素を含むシリコン酸化膜を形成する工程と、
前記第２のフッ素を含むシリコン酸化膜の表面のみに化
学的機械研磨を行って平坦化する工程と第２のシリコン
酸化膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項９】 前記第１のシリコン酸化膜及び、第２の
シリコン酸化膜がプラズマシリコン酸化膜であることを
特徴とする請求項７または８のおのおの記載の半導体装
置の製造方法。 - 【請求項１０】 前記第１のフッ素を含むシリコン酸化
膜と第２のフッ素を含むシリコン酸化膜が高密度プラズ
マシリコン酸化膜であることを特徴とする請求項７また
は８のおのおの記載の半導体装置の製造方法。 - 【請求項１１】 前記第１のフッ素を含むシリコン酸化
膜と第２のフッ素を含むシリコン酸化膜が連続的に形成
された高密度プラズマシリコン酸化膜であることを特徴
とする請求項７または８のおのおの記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14533897A JP3186998B2 (ja) | 1996-06-03 | 1997-06-03 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14000396 | 1996-06-03 | ||
| JP8-140003 | 1996-06-03 | ||
| JP14533897A JP3186998B2 (ja) | 1996-06-03 | 1997-06-03 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056009A true JPH1056009A (ja) | 1998-02-24 |
| JP3186998B2 JP3186998B2 (ja) | 2001-07-11 |
Family
ID=26472654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14533897A Expired - Fee Related JP3186998B2 (ja) | 1996-06-03 | 1997-06-03 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186998B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001168193A (ja) * | 1999-10-22 | 2001-06-22 | Lsi Logic Corp | バイア被毒を緩和しつつ金属ライン間にボイドフリー低ｋ誘電性材料を提供する集積回路構造のための低Ｋ誘電性複合材層 |
| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6320264B1 (en) | 1998-06-02 | 2001-11-20 | Nec Corporation | Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine |
| KR20030056155A (ko) * | 2001-12-27 | 2003-07-04 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| US6913993B2 (en) | 1998-06-30 | 2005-07-05 | United Microelectronics Corp. | Chemical-mechanical polishing method |
| US7615783B2 (en) | 2001-02-26 | 2009-11-10 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same |
| US7955994B2 (en) | 2007-10-18 | 2011-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor device, and electronic appliance |
-
1997
- 1997-06-03 JP JP14533897A patent/JP3186998B2/ja not_active Expired - Fee Related
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| JP4731670B2 (ja) * | 1999-10-22 | 2011-07-27 | エルエスアイ コーポレーション | バイア被毒を緩和しつつ金属ライン間にボイドフリー低ｋ誘電性材料を提供する集積回路構造のための低Ｋ誘電性複合材層 |
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| US8278740B2 (en) | 2007-10-18 | 2012-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor device, and electronic appliance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3186998B2 (ja) | 2001-07-11 |
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