JPH09129727A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09129727A JPH09129727A JP7281602A JP28160295A JPH09129727A JP H09129727 A JPH09129727 A JP H09129727A JP 7281602 A JP7281602 A JP 7281602A JP 28160295 A JP28160295 A JP 28160295A JP H09129727 A JPH09129727 A JP H09129727A
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Abstract
(57)【要約】
【課題】 メタル配線間に発生するクロストーク，層間
絶縁膜の吸湿による配線接続の抵抗増加，及びメタル腐
食を防止し得ると共に、層間膜の埋設性が高集積化され
た多層配線構造の半導体装置の製造方法を提供するこ
と。 【解決手段】 この半導体装置の製造では、幾つかの工
程を繰り返す多層配線工程を行って多層配線形成する
が、この多層配線工程には、フッ素樹脂を用いて比誘電
率が１．８〜３．５の有機膜を形成する有機膜形成工程
（ａ）と、有機膜における所望の位置に溝部を形成する
溝形成工程（Ｃ）と、溝部に第１の金属膜を埋設する第
１の金属膜埋設工程（ｆ）と、有機膜及び第１の金属膜
上にフッ素含有シリコン酸化膜を形成する酸化膜形成工
程（ｇ）と、フッ素含有シリコン酸化膜における所望の
位置を開孔して開孔部を形成する開孔工程（ｈ）と、開
孔部に第２の金属膜を埋設する第２の金属膜埋設工程
（ｈ）とが含まれている。
絶縁膜の吸湿による配線接続の抵抗増加，及びメタル腐
食を防止し得ると共に、層間膜の埋設性が高集積化され
た多層配線構造の半導体装置の製造方法を提供するこ
と。 【解決手段】 この半導体装置の製造では、幾つかの工
程を繰り返す多層配線工程を行って多層配線形成する
が、この多層配線工程には、フッ素樹脂を用いて比誘電
率が１．８〜３．５の有機膜を形成する有機膜形成工程
（ａ）と、有機膜における所望の位置に溝部を形成する
溝形成工程（Ｃ）と、溝部に第１の金属膜を埋設する第
１の金属膜埋設工程（ｆ）と、有機膜及び第１の金属膜
上にフッ素含有シリコン酸化膜を形成する酸化膜形成工
程（ｇ）と、フッ素含有シリコン酸化膜における所望の
位置を開孔して開孔部を形成する開孔工程（ｈ）と、開
孔部に第２の金属膜を埋設する第２の金属膜埋設工程
（ｈ）とが含まれている。
Description
【０００１】
【発明の属する技術分野】本発明は、層間膜の埋設性が
高集積化された多層配線構造の半導体装置及びその製造
方法に関する。
高集積化された多層配線構造の半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は構造的に微細化
が進んでおり、特に論理回路における多層配線ではその
傾向が顕著である。多層配線のメタル配線間隔が微細に
なると、メタル配線間に発生するクロストーク（配線信
号が隣の配線に載る現象）の問題が起こる。そこで、ク
ロストークの防止対策としては、配線間絶縁膜に低誘電
率の絶縁膜を使用することが挙げられる。
が進んでおり、特に論理回路における多層配線ではその
傾向が顕著である。多層配線のメタル配線間隔が微細に
なると、メタル配線間に発生するクロストーク（配線信
号が隣の配線に載る現象）の問題が起こる。そこで、ク
ロストークの防止対策としては、配線間絶縁膜に低誘電
率の絶縁膜を使用することが挙げられる。
【０００３】このようなクロストークを減少させるため
の技術は、例えば「１９９４ Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」の＜Ａ Ｐｌ
ａｒａｒｉｚｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒ
ｃｏｎｎｅｃｔ Ｓｃｈｅｍｅ Ｗｉｔｈ Ｅｍｂｅｄ
ｄｅｄ Ｌｏｗ−Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａ
ｎｔ Ｐｏｌｙｍｅｒｓ Ｆｏｒ Ｓｕｂ−Ｑｕａｒｔ
ｅｒ−Ｍｉｃｒｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ＞のＦ
ｉｇ．１等に開示されている。因みに、ここでは比誘電
率を３．５以下としなければ効果は現われない。
の技術は、例えば「１９９４ Ｓｙｍｐｏｓｉｕｍ ｏ
ｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ」の＜Ａ Ｐｌ
ａｒａｒｉｚｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｔｅｒ
ｃｏｎｎｅｃｔ Ｓｃｈｅｍｅ Ｗｉｔｈ Ｅｍｂｅｄ
ｄｅｄ Ｌｏｗ−Ｄｉｅｌｅｃｔｒｉｃ Ｃｏｎｓｔａ
ｎｔ Ｐｏｌｙｍｅｒｓ Ｆｏｒ Ｓｕｂ−Ｑｕａｒｔ
ｅｒ−Ｍｉｃｒｏｎ Ａｐｐｌｉｃａｔｉｏｎｓ＞のＦ
ｉｇ．１等に開示されている。因みに、ここでは比誘電
率を３．５以下としなければ効果は現われない。
【０００４】ところで、現状の比誘電率はＰ−ＳｉＯで
４〜４．５であるため、それに代わって１．８〜３．５
程度の比誘電率を持つ有機膜が有望視されている。
４〜４．５であるため、それに代わって１．８〜３．５
程度の比誘電率を持つ有機膜が有望視されている。
【０００５】このような有機膜を使用した公知技術の一
例としては、特開平３−３４５５８号公報に開示された
多層配線構造体の製造方法が挙げられる。図３（ａ）〜
（ｈ）は、ここでの２層アルミニウム配線構造の製造方
法に要する多層配線工程における各工程を示した側面断
面図である。
例としては、特開平３−３４５５８号公報に開示された
多層配線構造体の製造方法が挙げられる。図３（ａ）〜
（ｈ）は、ここでの２層アルミニウム配線構造の製造方
法に要する多層配線工程における各工程を示した側面断
面図である。
【０００６】ここでは、先ず図３（ａ）に示されるよう
に半導体素子基板３０１上に絶縁膜３０２を介して厚さ
約１μｍの第１のアルミニウム配線３０３を形成し、こ
の上にシリコンを含有するポリイミド膜形成用塗布溶液
をスピンコート法により塗布してから窒素ガス雰囲気中
のオーブン内で１５０℃で３０分間熱処理し、同図
（ｂ）に示されるような厚さ約０．２μｍのシリコン含
有ポリイミド膜３０４を形成している。
に半導体素子基板３０１上に絶縁膜３０２を介して厚さ
約１μｍの第１のアルミニウム配線３０３を形成し、こ
の上にシリコンを含有するポリイミド膜形成用塗布溶液
をスピンコート法により塗布してから窒素ガス雰囲気中
のオーブン内で１５０℃で３０分間熱処理し、同図
（ｂ）に示されるような厚さ約０．２μｍのシリコン含
有ポリイミド膜３０４を形成している。
【０００７】この後、テトラフルオロエチレン−パーソ
ルオロアルキルビニルエーテル共重合体から成る直径
０．１〜０．５［μｍ］の微粒子を約３０重量％の濃度
で純水中に分散させたディパージョンをスピンコート法
により塗布した後、窒素ガス雰囲気中のオーブン内で８
０℃で１０分間熱処理し、続いて３８０℃で１０分間窒
素ガス雰囲気中の電気炉内で熱処理することによって微
粒子を溶融し、同図（ｃ）に示されるような厚さ１．３
μのフッ素樹脂３０５を形成している。
ルオロアルキルビニルエーテル共重合体から成る直径
０．１〜０．５［μｍ］の微粒子を約３０重量％の濃度
で純水中に分散させたディパージョンをスピンコート法
により塗布した後、窒素ガス雰囲気中のオーブン内で８
０℃で１０分間熱処理し、続いて３８０℃で１０分間窒
素ガス雰囲気中の電気炉内で熱処理することによって微
粒子を溶融し、同図（ｃ）に示されるような厚さ１．３
μのフッ素樹脂３０５を形成している。
【０００８】引き続き、スパッタ装置内においてアルゴ
ンガスプラズマにフッ素樹脂膜表面を晒すことによって
改質した後、同図（ｄ）に示されるように同装置内で連
続して厚さ約０．３μｍのチタン膜３０６をスパッタ形
成してから公知のフォトリソグラフィー技術によりフォ
トレジスト膜を形成パターニングした後、ＣＣｌ4 ガス
とＳＦ6 ガスとの混合ガスを用いる反応型イオンエッチ
ングにより同図（ｅ）に示されるようにチタン膜３０６
に開孔部を形成している。続いてＯ2 ガスとＣＦ4 ガス
との混合ガスを用いる反応性イオンエッチングにより同
図（ｆ）に示されるようにフッ素樹脂膜とシリコン含有
ポリイミド膜とに開孔部３０８を形成すると同時にフォ
トレジスト膜をエッチング除去している。
ンガスプラズマにフッ素樹脂膜表面を晒すことによって
改質した後、同図（ｄ）に示されるように同装置内で連
続して厚さ約０．３μｍのチタン膜３０６をスパッタ形
成してから公知のフォトリソグラフィー技術によりフォ
トレジスト膜を形成パターニングした後、ＣＣｌ4 ガス
とＳＦ6 ガスとの混合ガスを用いる反応型イオンエッチ
ングにより同図（ｅ）に示されるようにチタン膜３０６
に開孔部を形成している。続いてＯ2 ガスとＣＦ4 ガス
との混合ガスを用いる反応性イオンエッチングにより同
図（ｆ）に示されるようにフッ素樹脂膜とシリコン含有
ポリイミド膜とに開孔部３０８を形成すると同時にフォ
トレジスト膜をエッチング除去している。
【０００９】更に、アンモニア及び過酸化水素を混合し
た水溶液中に浸漬し、同図（ｇ）に示されるようにチタ
ン膜３０６を除去してからスパッタ法により厚さ約１μ
ｍのアルミニウム膜を形成し、公知のフォトエッチング
技術を用いて同図（ｈ）に示されるように第２のアルミ
ニウム配線３０９を形成している。こうした工程を繰り
返すことにより多層配線構造体を形成している。
た水溶液中に浸漬し、同図（ｇ）に示されるようにチタ
ン膜３０６を除去してからスパッタ法により厚さ約１μ
ｍのアルミニウム膜を形成し、公知のフォトエッチング
技術を用いて同図（ｈ）に示されるように第２のアルミ
ニウム配線３０９を形成している。こうした工程を繰り
返すことにより多層配線構造体を形成している。
【００１０】一方、有機膜を使用した公知技術の他例と
しては、「１９９４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬ
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｐ７４」のＦｉｇ．
２が挙げられる。図４（ａ）〜（ｄ）は、ここでの２層
配線構造の製造方法に要する多層配線工程における各工
程を示した側面断面図である。
しては、「１９９４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬ
ＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ Ｐ７４」のＦｉｇ．
２が挙げられる。図４（ａ）〜（ｄ）は、ここでの２層
配線構造の製造方法に要する多層配線工程における各工
程を示した側面断面図である。
【００１１】ここでは、先ず図４（ａ）に示されるよう
にメタル４０２をエッチング加工し、それをＳｉＯ2 膜
４０１で被覆している。次に、図４（ｂ）に示されるよ
うに細いメタルライン間をエッチングしてＳｉＯ2 膜４
０１に溝部を形成し、その後に低誘電率のポリマー膜４
０３をＳｉＯ2 膜４０１上及びその溝部に堆積してい
る。引き続き、同図（ｃ）に示されるようにポリマー膜
４０３をエッチングしＳｉＯ2 膜４０１の溝部に関して
のみ低誘電率のポリマーを残し、その上にＳｉＯ2 （Ｏ
ｖｅｒ ｌａｙｅｒ）膜４０４を被膜し、そのＳｉＯ2
膜４０４にスルーホールの開孔を行い、その開孔部にＶ
ｉａ４０５を埋設している。こうした工程を繰り返すこ
とにより、同図（ｄ）に示されるように多層配線構造体
を形成している。
にメタル４０２をエッチング加工し、それをＳｉＯ2 膜
４０１で被覆している。次に、図４（ｂ）に示されるよ
うに細いメタルライン間をエッチングしてＳｉＯ2 膜４
０１に溝部を形成し、その後に低誘電率のポリマー膜４
０３をＳｉＯ2 膜４０１上及びその溝部に堆積してい
る。引き続き、同図（ｃ）に示されるようにポリマー膜
４０３をエッチングしＳｉＯ2 膜４０１の溝部に関して
のみ低誘電率のポリマーを残し、その上にＳｉＯ2 （Ｏ
ｖｅｒ ｌａｙｅｒ）膜４０４を被膜し、そのＳｉＯ2
膜４０４にスルーホールの開孔を行い、その開孔部にＶ
ｉａ４０５を埋設している。こうした工程を繰り返すこ
とにより、同図（ｄ）に示されるように多層配線構造体
を形成している。
【００１２】
【発明が解決しようとする課題】上述した公知技術の一
例の場合、ビアホール部の形成後にビアホール部からシ
リコン含有ポリイミドが露出することがある。これはシ
リコン含有ポリイミドが吸湿し易いことによるためで、
シリコン含有ポリイミドが露出するとビアホール部の接
続抵抗が増加してメタルの信頼性を低下させてしまうと
いう問題が発生する。
例の場合、ビアホール部の形成後にビアホール部からシ
リコン含有ポリイミドが露出することがある。これはシ
リコン含有ポリイミドが吸湿し易いことによるためで、
シリコン含有ポリイミドが露出するとビアホール部の接
続抵抗が増加してメタルの信頼性を低下させてしまうと
いう問題が発生する。
【００１３】一方、公知技術の他例の場合、低誘電率の
ポリマー膜をＳｉＯ2 膜の溝部に埋め込む際、高アスペ
クト比の溝部にボイド釣りでポリマー膜を埋め込まなく
てはならず、カバレッジの良い膜に限定されてしまうと
いう問題が発生する。これは高アスペクト比の溝部にお
いて、低誘電率なポリマー膜のカバレッジが悪く、ボイ
ドがある場合には配線の信頼性が低下する可能性がある
ためである。
ポリマー膜をＳｉＯ2 膜の溝部に埋め込む際、高アスペ
クト比の溝部にボイド釣りでポリマー膜を埋め込まなく
てはならず、カバレッジの良い膜に限定されてしまうと
いう問題が発生する。これは高アスペクト比の溝部にお
いて、低誘電率なポリマー膜のカバレッジが悪く、ボイ
ドがある場合には配線の信頼性が低下する可能性がある
ためである。
【００１４】加えて、公知技術の他例の場合、有機膜を
被覆する膜としてＳｉＯ2 膜を使用しているが、ＳｉＯ
2 の比誘電率は４程度と比較的高いため、垂直方向の配
線間の容量が大きくなってしまい、その結果として上下
層の配線間における信号伝達速度が低下してしまうとい
う問題もある。
被覆する膜としてＳｉＯ2 膜を使用しているが、ＳｉＯ
2 の比誘電率は４程度と比較的高いため、垂直方向の配
線間の容量が大きくなってしまい、その結果として上下
層の配線間における信号伝達速度が低下してしまうとい
う問題もある。
【００１５】更に、公知技術の一例及び他例の双方にお
いて、ＰＲ（フォトレジスト）との選択比がメタルの場
合は３程度であり、微細な配線加工がＰＲの加工精度に
よって制限されてしまうため、将来的に超微細な多層配
線構造を得るためにはメタルの加工が困難になってい
る。
いて、ＰＲ（フォトレジスト）との選択比がメタルの場
合は３程度であり、微細な配線加工がＰＲの加工精度に
よって制限されてしまうため、将来的に超微細な多層配
線構造を得るためにはメタルの加工が困難になってい
る。
【００１６】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、メタル配線間に発
生するクロストーク，層間絶縁膜の吸湿による配線接続
の抵抗増加，及びメタル腐食を防止し得ると共に、層間
膜の埋設性が高集積化された多層配線構造の半導体装置
及びその製造方法を提供することにある。
なされたもので、その技術的課題は、メタル配線間に発
生するクロストーク，層間絶縁膜の吸湿による配線接続
の抵抗増加，及びメタル腐食を防止し得ると共に、層間
膜の埋設性が高集積化された多層配線構造の半導体装置
及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明によれば、ポリイ
ミド系樹脂又はフッ素樹脂により比誘電率が１．８〜
３．５で形成されると共に、所望の位置に形成された溝
部に第１の金属膜が埋設された有機膜と、有機膜及び第
１の金属膜上に形成されると共に、所望の位置に開孔さ
れた開孔部に第２の金属膜が埋設されたフッ素含有シリ
コン酸化膜とが多層化されて多層配線形成された半導体
装置が得られる。
ミド系樹脂又はフッ素樹脂により比誘電率が１．８〜
３．５で形成されると共に、所望の位置に形成された溝
部に第１の金属膜が埋設された有機膜と、有機膜及び第
１の金属膜上に形成されると共に、所望の位置に開孔さ
れた開孔部に第２の金属膜が埋設されたフッ素含有シリ
コン酸化膜とが多層化されて多層配線形成された半導体
装置が得られる。
【００１８】一方、本発明によれば、ポリイミド系樹脂
又はフッ素樹脂を用いて比誘電率が１．８〜３．５の有
機膜を形成する有機膜形成工程と、有機膜における所望
の位置に溝部を形成する溝形成工程と、溝部に第１の金
属膜を埋設する第１の金属膜埋設工程と、有機膜及び第
１の金属膜上にフッ素含有シリコン酸化膜を形成する酸
化膜形成工程と、フッ素含有シリコン酸化膜における所
望の位置を開孔して開孔部を形成する開孔工程と、開孔
部に第２の金属膜を埋設する第２の金属膜埋設工程とを
繰り返し行って多層化することで多層配線を形成する半
導体装置の製造方法が得られる。
又はフッ素樹脂を用いて比誘電率が１．８〜３．５の有
機膜を形成する有機膜形成工程と、有機膜における所望
の位置に溝部を形成する溝形成工程と、溝部に第１の金
属膜を埋設する第１の金属膜埋設工程と、有機膜及び第
１の金属膜上にフッ素含有シリコン酸化膜を形成する酸
化膜形成工程と、フッ素含有シリコン酸化膜における所
望の位置を開孔して開孔部を形成する開孔工程と、開孔
部に第２の金属膜を埋設する第２の金属膜埋設工程とを
繰り返し行って多層化することで多層配線を形成する半
導体装置の製造方法が得られる。
【００１９】この半導体装置の製造方法において、有機
膜形成工程で有機膜を回転塗布法で形成した後、熱処理
又はプラズマ化学気相成長法を導入すること、酸化膜形
成工程でフッ素含有シリコン酸化膜をプラズマ化学気相
成長により形成すること、第１の金属膜埋設工程及び第
２の金属膜埋設工程では、第１の金属膜又は第２の金属
膜を銅，アルミニウム合金，タングステン，及び金のう
ちの少なくとも１つとすると共に、チタン，窒化チタ
ン，チタンタングステン，及びポリシリコンのうちの少
なくとも１つを用いて埋め込み選択ＣＶＤ法又はブラン
ケットＣＶＤ法の導入後のエッチバック法又はブランケ
ットＣＶＤ法を経たＣＭＰ法により該第１の金属膜又は
該第２の金属膜をバリアメタルとして形成することは好
ましい。
膜形成工程で有機膜を回転塗布法で形成した後、熱処理
又はプラズマ化学気相成長法を導入すること、酸化膜形
成工程でフッ素含有シリコン酸化膜をプラズマ化学気相
成長により形成すること、第１の金属膜埋設工程及び第
２の金属膜埋設工程では、第１の金属膜又は第２の金属
膜を銅，アルミニウム合金，タングステン，及び金のう
ちの少なくとも１つとすると共に、チタン，窒化チタ
ン，チタンタングステン，及びポリシリコンのうちの少
なくとも１つを用いて埋め込み選択ＣＶＤ法又はブラン
ケットＣＶＤ法の導入後のエッチバック法又はブランケ
ットＣＶＤ法を経たＣＭＰ法により該第１の金属膜又は
該第２の金属膜をバリアメタルとして形成することは好
ましい。
【００２０】
【作用】本発明の半導体装置の製造方法では、有機膜形
成工程で比誘電率が１．８〜３．５の有機膜を形成した
後、引き続く溝形成工程及び第１の金属膜埋設工程で有
機膜における所望の位置に形成した溝部に第１の金属膜
を埋設している。この後、酸化膜形成工程及び開孔工程
で有機膜及び第１の金属膜上に形成したフッ素含有シリ
コン酸化膜における所望の位置を開孔して開孔部を形成
した後、第２の金属膜埋設工程で開孔部に第２の金属膜
を埋設している。即ち、本発明では、こうした各工程を
繰り返す多層配線工程により半導体装置を多層配線形成
しているが、最初に有機膜を形成し、それに溝部を反応
性イオンエッチングによって形成した後、その溝部にメ
タル（配線）を埋め込み、その上に吸湿性が少ないフッ
素含有シリコン酸化膜を被膜している。その後に溝のメ
タル上に開孔して開孔部を形成するため、開孔部には有
機膜が露出せず、ビアホール部の接続抵抗の増加やメタ
ルの腐食が防止される。又、有機膜を最初に形成するた
め、有機膜の埋設性が規制されずにデバイスの信頼性が
低下されることがない上、有機膜上には比較的誘電率の
高いフッ素含有ＳｉＯ2 膜が堆積されるため、垂直方向
の配線間容量が小さく抑制されて信号処理速度の低下が
起こり難くなっている。更に、上述した手順に従って溝
部に第１の金属膜を埋め込むため、微細加工精度はＰＲ
との選択比を稼げて有機膜の加工精度よりも一層の微細
化が可能となる。
成工程で比誘電率が１．８〜３．５の有機膜を形成した
後、引き続く溝形成工程及び第１の金属膜埋設工程で有
機膜における所望の位置に形成した溝部に第１の金属膜
を埋設している。この後、酸化膜形成工程及び開孔工程
で有機膜及び第１の金属膜上に形成したフッ素含有シリ
コン酸化膜における所望の位置を開孔して開孔部を形成
した後、第２の金属膜埋設工程で開孔部に第２の金属膜
を埋設している。即ち、本発明では、こうした各工程を
繰り返す多層配線工程により半導体装置を多層配線形成
しているが、最初に有機膜を形成し、それに溝部を反応
性イオンエッチングによって形成した後、その溝部にメ
タル（配線）を埋め込み、その上に吸湿性が少ないフッ
素含有シリコン酸化膜を被膜している。その後に溝のメ
タル上に開孔して開孔部を形成するため、開孔部には有
機膜が露出せず、ビアホール部の接続抵抗の増加やメタ
ルの腐食が防止される。又、有機膜を最初に形成するた
め、有機膜の埋設性が規制されずにデバイスの信頼性が
低下されることがない上、有機膜上には比較的誘電率の
高いフッ素含有ＳｉＯ2 膜が堆積されるため、垂直方向
の配線間容量が小さく抑制されて信号処理速度の低下が
起こり難くなっている。更に、上述した手順に従って溝
部に第１の金属膜を埋め込むため、微細加工精度はＰＲ
との選択比を稼げて有機膜の加工精度よりも一層の微細
化が可能となる。
【００２１】
【発明の実施の形態】以下に実施例を挙げ、本発明の半
導体装置及びその製造方法について、図面を参照して詳
細に説明する。
導体装置及びその製造方法について、図面を参照して詳
細に説明する。
【００２２】最初に、本発明の半導体装置に関する特色
を簡単に説明する。この半導体装置は、ポリイミド系樹
脂又はフッ素樹脂により比誘電率が１．８〜３．５で形
成されると共に、所望の位置に形成された溝部に第１の
金属膜が埋設された有機膜と、有機膜及び第１の金属膜
上に形成されると共に、所望の位置に開孔された開孔部
に第２の金属膜が埋設されたフッ素含有シリコン酸化膜
とが多層化されて多層配線形成されて成っている。
を簡単に説明する。この半導体装置は、ポリイミド系樹
脂又はフッ素樹脂により比誘電率が１．８〜３．５で形
成されると共に、所望の位置に形成された溝部に第１の
金属膜が埋設された有機膜と、有機膜及び第１の金属膜
上に形成されると共に、所望の位置に開孔された開孔部
に第２の金属膜が埋設されたフッ素含有シリコン酸化膜
とが多層化されて多層配線形成されて成っている。
【００２３】このような半導体装置を製造する場合、幾
つかの工程を繰り返す多層配線工程を行うことで多層配
線形成すれば良い。この多層配線工程には、ポリイミド
系樹脂又はフッ素樹脂を用いて比誘電率が１．８〜３．
５の有機膜を形成する有機膜形成工程と、有機膜におけ
る所望の位置に溝部を形成する溝形成工程と、溝部に第
１の金属膜を埋設する第１の金属膜埋設工程と、有機膜
及び第１の金属膜上にフッ素含有シリコン酸化膜を形成
する酸化膜形成工程と、フッ素含有シリコン酸化膜にお
ける所望の位置を開孔して開孔部を形成する開孔工程
と、開孔部に第２の金属膜を埋設する第２の金属膜埋設
工程とが含まれており、これらの各工程を繰り返し行っ
て多層化することで多層配線を形成する。
つかの工程を繰り返す多層配線工程を行うことで多層配
線形成すれば良い。この多層配線工程には、ポリイミド
系樹脂又はフッ素樹脂を用いて比誘電率が１．８〜３．
５の有機膜を形成する有機膜形成工程と、有機膜におけ
る所望の位置に溝部を形成する溝形成工程と、溝部に第
１の金属膜を埋設する第１の金属膜埋設工程と、有機膜
及び第１の金属膜上にフッ素含有シリコン酸化膜を形成
する酸化膜形成工程と、フッ素含有シリコン酸化膜にお
ける所望の位置を開孔して開孔部を形成する開孔工程
と、開孔部に第２の金属膜を埋設する第２の金属膜埋設
工程とが含まれており、これらの各工程を繰り返し行っ
て多層化することで多層配線を形成する。
【００２４】因みに、有機膜形成工程では有機膜を回転
塗布法で形成した後、熱処理又はプラズマ化学気相成長
法を導入し、酸化膜形成工程ではフッ素含有シリコン酸
化膜をプラズマ化学気相成長により形成することが望ま
しい。又、第１の金属膜埋設工程及び第２の金属膜埋設
工程では、第１の金属膜又は第２の金属膜を銅，アルミ
ニウム合金，タングステン，及び金のうちの少なくとも
１つとすると共に、チタン，窒化チタン，チタンタング
ステン，及びポリシリコンのうちの少なくとも１つを用
いて埋め込み選択ＣＶＤ法又はブランケットＣＶＤ法の
導入後のエッチバック法又はブランケットＣＶＤ法を経
たＣＭＰ法により第１の金属膜又は第２の金属膜をバリ
アメタルとして形成することが望ましい。
塗布法で形成した後、熱処理又はプラズマ化学気相成長
法を導入し、酸化膜形成工程ではフッ素含有シリコン酸
化膜をプラズマ化学気相成長により形成することが望ま
しい。又、第１の金属膜埋設工程及び第２の金属膜埋設
工程では、第１の金属膜又は第２の金属膜を銅，アルミ
ニウム合金，タングステン，及び金のうちの少なくとも
１つとすると共に、チタン，窒化チタン，チタンタング
ステン，及びポリシリコンのうちの少なくとも１つを用
いて埋め込み選択ＣＶＤ法又はブランケットＣＶＤ法の
導入後のエッチバック法又はブランケットＣＶＤ法を経
たＣＭＰ法により第１の金属膜又は第２の金属膜をバリ
アメタルとして形成することが望ましい。
【００２５】そこで、以下は幾つかの実施例により本発
明の半導体装置の製造方法を具体的に説明する。 ＜実施例１＞図１（ａ）〜（ｊ）は、実施例１に係る多
層配線工程における各工程を側面断面図により示したも
のである。
明の半導体装置の製造方法を具体的に説明する。 ＜実施例１＞図１（ａ）〜（ｊ）は、実施例１に係る多
層配線工程における各工程を側面断面図により示したも
のである。
【００２６】実施例１では、先ず図１（ａ）に示される
ように半導体基板に下地工程を作成した後、比誘電率が
１．８〜３．０のフッ素樹脂膜１０１を厚さ約７０００
オングストロームでスピンコート法により堆積し、３０
０〜４００［℃］のＮ2 雰囲気中で１０分間ベークを行
った。この後、スパッタ装置内においてアルゴンガスプ
ラズマにフッ素樹脂膜１０１表面を晒すことによって改
質した後、同装置で連続して厚さ３０００オングストロ
ームのチタン膜１０２を同図（ｂ）に示されるようにス
パッタ形成した。
ように半導体基板に下地工程を作成した後、比誘電率が
１．８〜３．０のフッ素樹脂膜１０１を厚さ約７０００
オングストロームでスピンコート法により堆積し、３０
０〜４００［℃］のＮ2 雰囲気中で１０分間ベークを行
った。この後、スパッタ装置内においてアルゴンガスプ
ラズマにフッ素樹脂膜１０１表面を晒すことによって改
質した後、同装置で連続して厚さ３０００オングストロ
ームのチタン膜１０２を同図（ｂ）に示されるようにス
パッタ形成した。
【００２７】次に、公知のフォトリソグラフィー技術に
より、フォトレジスト膜１０３を同図（ｂ）に示すよう
にパターニングしてからＣＣｌ4 ガス及びＳＦ6 ガスの
混合ガスを用いる反応性イオンエッチングにより同図
（ｃ）に示されるようにチタン膜１０２に開孔部を形成
した。
より、フォトレジスト膜１０３を同図（ｂ）に示すよう
にパターニングしてからＣＣｌ4 ガス及びＳＦ6 ガスの
混合ガスを用いる反応性イオンエッチングにより同図
（ｃ）に示されるようにチタン膜１０２に開孔部を形成
した。
【００２８】引き続き、Ｏ2 ガス及びＣＦ4 ガスの混合
ガスを用いる反応性イオンエッチングにより同図（ｄ）
に示されるようにフッ素樹脂膜に開孔部１０４を形成す
ると同時にフォトレジスト膜１０３をエッチング除去し
た。
ガスを用いる反応性イオンエッチングにより同図（ｄ）
に示されるようにフッ素樹脂膜に開孔部１０４を形成す
ると同時にフォトレジスト膜１０３をエッチング除去し
た。
【００２９】次に、アンモニア及び過酸化水素を混合し
た水溶液中に浸漬し、同図（ｅ）に示されるようにチタ
ン膜１０２を除去した後、フッ素樹脂膜１０１及び開孔
部１０４に対して同図（ｆ）に示されるように、フッ素
樹脂膜１０１上で厚さ約１μｍとなるようにブランケッ
トＣｕ膜（第１の金属膜）１０５を成膜した。
た水溶液中に浸漬し、同図（ｅ）に示されるようにチタ
ン膜１０２を除去した後、フッ素樹脂膜１０１及び開孔
部１０４に対して同図（ｆ）に示されるように、フッ素
樹脂膜１０１上で厚さ約１μｍとなるようにブランケッ
トＣｕ膜（第１の金属膜）１０５を成膜した。
【００３０】更に、ＣＭＰにて溝部のみのＣｕ膜１０５
を残して同図（ｇ）に示されるように平坦化した後、そ
の上から高密度プラズマＣＶＤによるＳｉＦ4 ガス，Ｏ
2 ガス，Ａｒガスを使用したフッ素含有量２〜１５［ｗ
ｔ％］のフッ素含有シリコン酸化膜１０６を形成し、同
図（ｈ）に示されるように成膜した。
を残して同図（ｇ）に示されるように平坦化した後、そ
の上から高密度プラズマＣＶＤによるＳｉＦ4 ガス，Ｏ
2 ガス，Ａｒガスを使用したフッ素含有量２〜１５［ｗ
ｔ％］のフッ素含有シリコン酸化膜１０６を形成し、同
図（ｈ）に示されるように成膜した。
【００３１】引き続き、公知のフォトリソグラフィー技
術を使用し、フォトレジスト膜１０３を形成パターニン
グした後、ＣＦ4 及びＯ2 ガスの混合ガスを用いる反応
性イオンエッチングによりフッ素含有シリコン酸化膜１
０６を開孔してからフォトレジスト膜１０３を除去し、
その後に開孔部に同図（ｉ）に示されるようにＡｌプラ
グ（第２の金属膜）１０７を成長させた。これらの各工
程を繰り返すことにより同図（ｊ）に示されるような多
層配線構造を形成した。 ＜実施例２＞図２（ａ）〜（ｉ）は、実施例２に係る多
層配線工程における各工程を側面断面図により示したも
のである。
術を使用し、フォトレジスト膜１０３を形成パターニン
グした後、ＣＦ4 及びＯ2 ガスの混合ガスを用いる反応
性イオンエッチングによりフッ素含有シリコン酸化膜１
０６を開孔してからフォトレジスト膜１０３を除去し、
その後に開孔部に同図（ｉ）に示されるようにＡｌプラ
グ（第２の金属膜）１０７を成長させた。これらの各工
程を繰り返すことにより同図（ｊ）に示されるような多
層配線構造を形成した。 ＜実施例２＞図２（ａ）〜（ｉ）は、実施例２に係る多
層配線工程における各工程を側面断面図により示したも
のである。
【００３２】実施例２は、実施例１と比較した場合、フ
ッ素樹脂膜１０１に溝部を形成する工程において、マス
ク材をメタル膜（チタン膜１０２）からフッ素含有シリ
コン酸化膜２０２にする点が大きく相違している。これ
に関しての長所は、マスク材をそのまま残すことができ
るため、実施例１の場合よりもメタル除去及びフッ素樹
脂膜１０１単層のエッチング工程を減少することが可能
となることである。又、マスクを微細に加工する際、メ
タルではＰＲ（フォトレジスト）の選択比が約３と小さ
くて加工精度が悪いが、実施例２では絶縁膜のためのフ
ォトレジストの選択比が７〜８と大きく、加工精度が向
上するという長所もある。
ッ素樹脂膜１０１に溝部を形成する工程において、マス
ク材をメタル膜（チタン膜１０２）からフッ素含有シリ
コン酸化膜２０２にする点が大きく相違している。これ
に関しての長所は、マスク材をそのまま残すことができ
るため、実施例１の場合よりもメタル除去及びフッ素樹
脂膜１０１単層のエッチング工程を減少することが可能
となることである。又、マスクを微細に加工する際、メ
タルではＰＲ（フォトレジスト）の選択比が約３と小さ
くて加工精度が悪いが、実施例２では絶縁膜のためのフ
ォトレジストの選択比が７〜８と大きく、加工精度が向
上するという長所もある。
【００３３】そこで、実施例２では先ずフッ素樹脂膜２
０１を形成後、ベークを行って図２（ａ）に示されるよ
うな構成としてから同図（ｂ）に示されるようにマスク
フッ素含有シリコン酸化膜２０２を厚さ３０００オング
ストロームで堆積した。
０１を形成後、ベークを行って図２（ａ）に示されるよ
うな構成としてから同図（ｂ）に示されるようにマスク
フッ素含有シリコン酸化膜２０２を厚さ３０００オング
ストロームで堆積した。
【００３４】次に、公知のフォトリソグラフィー技術に
より、フォトレジスト膜２０３を同図（ｂ）に示される
ようにパターニングした後、フッ素含有シリコン酸化膜
２０２及びフッ素樹脂膜２０１の積層膜を同時にＯ2 ガ
ス及びＣＦ4 ガスの混合ガスを用いる反応性イオンエッ
チングにより同図（ｃ）に示すようにパターニングし開
孔部２０４を形成した。引き続き、同図（ｄ）に示され
るようにフォトレジスト膜２０３のみを除去した後、実
施例１で説明した図１（ｆ）以降の手順，即ち、図２
（ｅ）〜同図（ｈ）の工程を経るが、最終的にこれらの
各工程を繰り返すことにより同図（ｉ）に示されるよう
なＣｕ膜（第１の金属膜）２０５及びＡｌプラグ（第２
の金属膜）２０７を有する多層配線構造を形成した。
より、フォトレジスト膜２０３を同図（ｂ）に示される
ようにパターニングした後、フッ素含有シリコン酸化膜
２０２及びフッ素樹脂膜２０１の積層膜を同時にＯ2 ガ
ス及びＣＦ4 ガスの混合ガスを用いる反応性イオンエッ
チングにより同図（ｃ）に示すようにパターニングし開
孔部２０４を形成した。引き続き、同図（ｄ）に示され
るようにフォトレジスト膜２０３のみを除去した後、実
施例１で説明した図１（ｆ）以降の手順，即ち、図２
（ｅ）〜同図（ｈ）の工程を経るが、最終的にこれらの
各工程を繰り返すことにより同図（ｉ）に示されるよう
なＣｕ膜（第１の金属膜）２０５及びＡｌプラグ（第２
の金属膜）２０７を有する多層配線構造を形成した。
【００３５】尚、上述した実施例１及び実施例２では有
機膜としてフッ素樹脂膜１０１，２０１を使用している
が、これ以外にもポリイミド系樹脂膜も適用可能であ
る。又、有機膜に溝部を形成するためのマスク材として
実施例１ではチタン膜１０２を使用しているが、これ以
外にはタングステン膜，チタン含有タングステン膜，モ
リブデン膜，アルミニウム膜，アルミニウム合金膜等の
金属膜のうち少なくとも１つを用いることが可能であ
る。更に、実施例２ではフッ素含有シリコン酸化膜２０
２を使用しているが、これに代えてプラズマ化学気相成
長法又はスパッタ法によって形成したシリコン酸化膜，
シリコン窒化膜，シリコン酸化窒化膜等の無機膜のうち
少なくとも１つを用いることが可能である。加えて、フ
ッ素樹脂膜等の有機膜の表面の改質方法としてＣＦ4 ガ
ス又はＯ2 ガスを用いる反応性イオンエッチングを用い
ることも可能である。
機膜としてフッ素樹脂膜１０１，２０１を使用している
が、これ以外にもポリイミド系樹脂膜も適用可能であ
る。又、有機膜に溝部を形成するためのマスク材として
実施例１ではチタン膜１０２を使用しているが、これ以
外にはタングステン膜，チタン含有タングステン膜，モ
リブデン膜，アルミニウム膜，アルミニウム合金膜等の
金属膜のうち少なくとも１つを用いることが可能であ
る。更に、実施例２ではフッ素含有シリコン酸化膜２０
２を使用しているが、これに代えてプラズマ化学気相成
長法又はスパッタ法によって形成したシリコン酸化膜，
シリコン窒化膜，シリコン酸化窒化膜等の無機膜のうち
少なくとも１つを用いることが可能である。加えて、フ
ッ素樹脂膜等の有機膜の表面の改質方法としてＣＦ4 ガ
ス又はＯ2 ガスを用いる反応性イオンエッチングを用い
ることも可能である。
【００３６】一方、溝配線材料又はビアホール部の埋設
材料として、実施例１，２ではＣｕを溝配線材料，Ａｌ
をビアホール部の埋設材料として使用したが、溝部，ビ
アホール部の何れもＣｕ，Ａｌの双方を用いることが可
能であり、しかもその他にＷ，Ａｕ等の金属膜を用いる
ことが可能である。又、メタルの信頼性向上のため、Ｐ
ｄ，Ｃｕ，Ｓｉ等を含有することもできる。更に、メタ
ル材料に応じてバリア膜としてＴｉ，ＴｉＮ，ＴｉＷ，
Ｐｏｌｙ−Ｓｉ等を単層や組合わせても良い。
材料として、実施例１，２ではＣｕを溝配線材料，Ａｌ
をビアホール部の埋設材料として使用したが、溝部，ビ
アホール部の何れもＣｕ，Ａｌの双方を用いることが可
能であり、しかもその他にＷ，Ａｕ等の金属膜を用いる
ことが可能である。又、メタルの信頼性向上のため、Ｐ
ｄ，Ｃｕ，Ｓｉ等を含有することもできる。更に、メタ
ル材料に応じてバリア膜としてＴｉ，ＴｉＮ，ＴｉＷ，
Ｐｏｌｙ−Ｓｉ等を単層や組合わせても良い。
【００３７】他方、実施例１及び実施例２では有機膜の
形成方法としてスピンコート後にベークを行う方法を採
用したが、これに代えてプラズマＣＶＤ法による成膜を
行っても良い。又、フッ素含有シリコン酸化膜は、実施
例１及び実施例２では、高密度プラズマＣＶＤ法でＳｉ
Ｆ4 ，Ｏ2 ，Ａｒのガスを用いたが、これに代えて平行
平板型プラズマＣＶＤ法としても良く、更にガスはＳｉ
Ｆ4 に代えてＳｉＨ4と添加ガスとしてのＣ2 Ｆ6 ，Ｃ
Ｆ4 ，ＮＦ3 ，ＳＦ6 の４つのうちの何れか一つとの組
合わせとしたり、ＴＥＯＳと添加ガスとしてのＣ
2 Ｆ6 ，ＣＦ4 ，ＮＦ3 ，ＳＦ6 の４つのうちの何れか
一つとの組合わせとしたり、或いはＦＴＥＳを使用して
も良い。因みに、ここではＯ2 に代えてＮ2 Ｏ，ＮＯ，
ＣＯ2 ，ＣＯ，Ｏ3 ，及びＨ2 Ｏの何れかを使用しても
良いが、Ａｒは加えなくても良い。
形成方法としてスピンコート後にベークを行う方法を採
用したが、これに代えてプラズマＣＶＤ法による成膜を
行っても良い。又、フッ素含有シリコン酸化膜は、実施
例１及び実施例２では、高密度プラズマＣＶＤ法でＳｉ
Ｆ4 ，Ｏ2 ，Ａｒのガスを用いたが、これに代えて平行
平板型プラズマＣＶＤ法としても良く、更にガスはＳｉ
Ｆ4 に代えてＳｉＨ4と添加ガスとしてのＣ2 Ｆ6 ，Ｃ
Ｆ4 ，ＮＦ3 ，ＳＦ6 の４つのうちの何れか一つとの組
合わせとしたり、ＴＥＯＳと添加ガスとしてのＣ
2 Ｆ6 ，ＣＦ4 ，ＮＦ3 ，ＳＦ6 の４つのうちの何れか
一つとの組合わせとしたり、或いはＦＴＥＳを使用して
も良い。因みに、ここではＯ2 に代えてＮ2 Ｏ，ＮＯ，
ＣＯ2 ，ＣＯ，Ｏ3 ，及びＨ2 Ｏの何れかを使用しても
良いが、Ａｒは加えなくても良い。
【００３８】
【発明の効果】以上に述べた通り、本発明の半導体装置
及びその製造方法によれば、メタル配線間に発生するク
ロストーク，層間絶縁膜の吸湿による配線接続の抵抗増
加，及びメタル腐食を防止し得ると共に、層間膜の埋設
性が高集積化されて信頼性が向上されるようになる。こ
れらの長所について、具体的に云えば、ビアホール部に
有機膜を露出させない多層配線構造としているため、ビ
アホール部の接続抵抗増加の防止が計られてメタルの信
頼性が向上されること、有機膜形成を配線形成以前に行
って溝部配線構造を採用して有機膜の埋設性を良くする
必要がないようにしているため、ボイド発生等によるデ
バイスの信頼性低下を防止できること、垂直方向のメタ
ル間の膜にＳｉＯＦ膜を使用してその比誘電率を３．０
〜３．７まで低下できる（従来の他例で使用されている
ＳｉＯ2 膜では４〜４．５）ため、上下配線間の信号処
理速度に遅延があって例えば０．６μｍの配線幅で約１
０％のクロストーク不良の減少が具現されること、有機
膜を配線形成に先立って形成し、その後に溝部を加工し
ているため、メタルの加工限界よりも優れた絶縁膜の加
工限界に依ってくるためにマージンがより拡大されるた
め、メタル加工限界を気にすることなく微細な配線が形
成できること等が挙げられる。
及びその製造方法によれば、メタル配線間に発生するク
ロストーク，層間絶縁膜の吸湿による配線接続の抵抗増
加，及びメタル腐食を防止し得ると共に、層間膜の埋設
性が高集積化されて信頼性が向上されるようになる。こ
れらの長所について、具体的に云えば、ビアホール部に
有機膜を露出させない多層配線構造としているため、ビ
アホール部の接続抵抗増加の防止が計られてメタルの信
頼性が向上されること、有機膜形成を配線形成以前に行
って溝部配線構造を採用して有機膜の埋設性を良くする
必要がないようにしているため、ボイド発生等によるデ
バイスの信頼性低下を防止できること、垂直方向のメタ
ル間の膜にＳｉＯＦ膜を使用してその比誘電率を３．０
〜３．７まで低下できる（従来の他例で使用されている
ＳｉＯ2 膜では４〜４．５）ため、上下配線間の信号処
理速度に遅延があって例えば０．６μｍの配線幅で約１
０％のクロストーク不良の減少が具現されること、有機
膜を配線形成に先立って形成し、その後に溝部を加工し
ているため、メタルの加工限界よりも優れた絶縁膜の加
工限界に依ってくるためにマージンがより拡大されるた
め、メタル加工限界を気にすることなく微細な配線が形
成できること等が挙げられる。
【図１】（ａ）〜（ｊ）は、本発明の半導体装置の製造
方法を具体的に説明した実施例１に係る多層配線工程に
おける各工程を示した側面断面図である。
方法を具体的に説明した実施例１に係る多層配線工程に
おける各工程を示した側面断面図である。
【図２】（ａ）〜（ｉ）は、本発明の半導体装置の製造
方法を具体的に説明した実施例２に係る多層配線工程に
おける各工程を示した側面断面図である。
方法を具体的に説明した実施例２に係る多層配線工程に
おける各工程を示した側面断面図である。
【図３】（ａ）〜（ｈ）は、従来の半導体装置の製造方
法を具体的に説明した一例に係る多層配線工程における
各工程を示した側面断面図である。
法を具体的に説明した一例に係る多層配線工程における
各工程を示した側面断面図である。
【図４】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法を具体的に説明した他例に係る多層配線工程における
各工程を示した側面断面図である。
法を具体的に説明した他例に係る多層配線工程における
各工程を示した側面断面図である。
【符号の説明】 １０１，２０１，３０５ フッ素樹脂膜 １０２，３０６ チタン膜 １０３，２０３，３０７ フォトレジスト膜 １０４，２０４，３０８ 開孔部 １０５，２０５ Ｃｕ膜 １０６，２０２，２０６ フッ素含有シリコン酸化膜 １０７，２０７ Ａｌプラグ ３０１ 半導体素子基板 ３０２ 絶縁膜 ３０３ 第１のアルミニウム配線 ３０４ シリコン含有ポリイミド ３０９ 第２のアルミニウム配線 ４０１ ＳｉＯ2 ４０２ Ｍｅｔａｌ ４０３ Ｐｏｌｙｍｅｒ ４０４ ＳｉＯ2 Ｏｖｅｒ ｌａｙｅｒ ４０５ Ｖｉａ
Claims (5)
- 【請求項１】 ポリイミド系樹脂又はフッ素樹脂により
比誘電率が１．８〜３．５で形成されると共に、所望の
位置に形成された溝部に第１の金属膜が埋設された有機
膜と、前記有機膜及び前記第１の金属膜上に形成される
と共に、所望の位置に開孔された開孔部に第２の金属膜
が埋設されたフッ素含有シリコン酸化膜とが多層化され
て多層配線形成されたことを特徴とする半導体装置。 - 【請求項２】 ポリイミド系樹脂又はフッ素樹脂を用い
て比誘電率が１．８〜３．５の有機膜を形成する有機膜
形成工程と、前記有機膜における所望の位置に溝部を形
成する溝形成工程と、前記溝部に第１の金属膜を埋設す
る第１の金属膜埋設工程と、前記有機膜及び前記第１の
金属膜上にフッ素含有シリコン酸化膜を形成する酸化膜
形成工程と、前記フッ素含有シリコン酸化膜における所
望の位置を開孔して開孔部を形成する開孔工程と、前記
開孔部に第２の金属膜を埋設する第２の金属膜埋設工程
とを繰り返し行って多層化することで多層配線を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記有機膜形成工程では、前記有機膜を回転塗
布法で形成した後、熱処理又はプラズマ化学気相成長法
を導入することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項２又は３記載の半導体装置の製造
方法において、前記酸化膜形成工程では、前記フッ素含
有シリコン酸化膜をプラズマ化学気相成長により形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項２〜４の何れか一つに記載の半導
体装置の製造方法において、前記第１の金属膜埋設工程
及び前記第２の金属膜埋設工程では、前記第１の金属膜
又は前記第２の金属膜を銅，アルミニウム合金，タング
ステン，及び金のうちの少なくとも１つとすると共に、
チタン，窒化チタン，チタンタングステン，及びポリシ
リコンのうちの少なくとも１つを用いて埋め込み選択Ｃ
ＶＤ法又はブランケットＣＶＤ法の導入後のエッチバッ
ク法又はブランケットＣＶＤ法を経たＣＭＰ法により該
第１の金属膜又は該第２の金属膜をバリアメタルとして
形成することを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281602A JPH09129727A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
| TW085113042A TW307040B (ja) | 1995-10-30 | 1996-10-24 | |
| US08/739,746 US5939771A (en) | 1995-10-30 | 1996-10-29 | Semiconductor device having an organic resin layer and silicon oxide layer containing fluorine for preventing crosstalk between metal lines and a method of manufacturing the same |
| KR1019960049363A KR100226950B1 (ko) | 1995-10-30 | 1996-10-29 | 금속라인 사이의 크로스토크를 방지하는 반도체 장치 및 그 제조방법 |
| GB9622642A GB2306778B (en) | 1995-10-30 | 1996-10-30 | Semiconductor device and a method of manufacturing the same |
| CN96122097A CN1073281C (zh) | 1995-10-30 | 1996-10-30 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281602A JPH09129727A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129727A true JPH09129727A (ja) | 1997-05-16 |
Family
ID=17641439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281602A Pending JPH09129727A (ja) | 1995-10-30 | 1995-10-30 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5939771A (ja) |
| JP (1) | JPH09129727A (ja) |
| KR (1) | KR100226950B1 (ja) |
| CN (1) | CN1073281C (ja) |
| GB (1) | GB2306778B (ja) |
| TW (1) | TW307040B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004585A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 다중 금속 배선 형성방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157083A (en) | 1996-06-03 | 2000-12-05 | Nec Corporation | Fluorine doping concentrations in a multi-structure semiconductor device |
| US6429120B1 (en) | 2000-01-18 | 2002-08-06 | Micron Technology, Inc. | Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals |
| KR100292403B1 (ko) * | 1997-12-30 | 2001-07-12 | 윤종용 | 반도체소자의층간절연막및그제조방법 |
| KR100278657B1 (ko) * | 1998-06-24 | 2001-02-01 | 윤종용 | 반도체장치의금속배선구조및그제조방법 |
| US6861670B1 (en) | 1999-04-01 | 2005-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having multi-layer wiring |
| GB2358734A (en) * | 1999-08-30 | 2001-08-01 | Lucent Technologies Inc | Process for fabricating integrated circuit with multi-layer dielectric having reduced capacitance |
| GB2358733A (en) * | 1999-08-30 | 2001-08-01 | Lucent Technologies Inc | Integrated circuit with multi-layer dielectric having reduced capacitance |
| US6420262B1 (en) | 2000-01-18 | 2002-07-16 | Micron Technology, Inc. | Structures and methods to enhance copper metallization |
| US7262130B1 (en) | 2000-01-18 | 2007-08-28 | Micron Technology, Inc. | Methods for making integrated-circuit wiring from copper, silver, gold, and other metals |
| US6376370B1 (en) | 2000-01-18 | 2002-04-23 | Micron Technology, Inc. | Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy |
| CN100568457C (zh) | 2003-10-02 | 2009-12-09 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275551A (ja) * | 1992-03-25 | 1993-10-22 | Nec Corp | 多層配線構造 |
| JPH05308073A (ja) * | 1992-04-30 | 1993-11-19 | Clarion Co Ltd | 半導体装置の製造方法 |
| JPH0677209A (ja) * | 1992-08-28 | 1994-03-18 | Fujitsu Ltd | 弗素樹脂薄膜の製造方法 |
| JPH0774245A (ja) * | 1992-07-17 | 1995-03-17 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH061795B2 (ja) * | 1986-05-16 | 1994-01-05 | 株式会社日立製作所 | 多層配線構造体 |
| JP3152788B2 (ja) * | 1993-03-29 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3225676B2 (ja) * | 1993-04-06 | 2001-11-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US5571571A (en) * | 1993-06-16 | 1996-11-05 | Applied Materials, Inc. | Method of forming a thin film for a semiconductor device |
| JP2917783B2 (ja) * | 1993-12-24 | 1999-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5486493A (en) * | 1994-02-25 | 1996-01-23 | Jeng; Shin-Puu | Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators |
| JPH08139194A (ja) * | 1994-04-28 | 1996-05-31 | Texas Instr Inc <Ti> | 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス |
| US5641711A (en) * | 1994-04-28 | 1997-06-24 | Texas Instruments Incorporated | Low dielectric constant insulation in VLSI applications |
| US5753975A (en) * | 1994-09-01 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film |
-
1995
- 1995-10-30 JP JP7281602A patent/JPH09129727A/ja active Pending
-
1996
- 1996-10-24 TW TW085113042A patent/TW307040B/zh active
- 1996-10-29 KR KR1019960049363A patent/KR100226950B1/ko not_active IP Right Cessation
- 1996-10-29 US US08/739,746 patent/US5939771A/en not_active Expired - Lifetime
- 1996-10-30 GB GB9622642A patent/GB2306778B/en not_active Expired - Lifetime
- 1996-10-30 CN CN96122097A patent/CN1073281C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275551A (ja) * | 1992-03-25 | 1993-10-22 | Nec Corp | 多層配線構造 |
| JPH05308073A (ja) * | 1992-04-30 | 1993-11-19 | Clarion Co Ltd | 半導体装置の製造方法 |
| JPH0774245A (ja) * | 1992-07-17 | 1995-03-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0677209A (ja) * | 1992-08-28 | 1994-03-18 | Fujitsu Ltd | 弗素樹脂薄膜の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004585A (ko) * | 1997-06-28 | 1999-01-15 | 김영환 | 반도체 소자의 다중 금속 배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2306778B (en) | 1999-11-03 |
| TW307040B (ja) | 1997-06-01 |
| KR100226950B1 (ko) | 1999-10-15 |
| CN1073281C (zh) | 2001-10-17 |
| GB9622642D0 (en) | 1997-01-08 |
| CN1158005A (zh) | 1997-08-27 |
| US5939771A (en) | 1999-08-17 |
| GB2306778A (en) | 1997-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980318 |