JPH05308073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05308073A JPH05308073A JP13996392A JP13996392A JPH05308073A JP H05308073 A JPH05308073 A JP H05308073A JP 13996392 A JP13996392 A JP 13996392A JP 13996392 A JP13996392 A JP 13996392A JP H05308073 A JPH05308073 A JP H05308073A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- forming
- via hole
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 基板に多層配線を形成するプロセスにおい
て、層間絶縁膜厚が場所によって違うことから、多層配
線で下層の配線と結線すべく箇所のヴィアホールを形成
する際、エッチングの制御が要求されるという問題を解
消する。 【構成】 （ａ）：基板１上の配線不要部分に、パター
ニングにより絶縁膜２を形成し、（ｂ）：全面に配線材
３を堆積し、（ｃ）：更にフォトレジスト４を塗布して
平坦化し、（ｄ）：平坦後、全面をエッチングし、絶縁
膜２が露出した時点でエッチングを終了することで、配
線パターニングが完了する。次に、（ｅ）：層間膜５を
堆積し、一層目と２層目を結線すべきヴィアホール６を
開け、２層目配線７を形成する。 【効果】 配線材自体を平坦化するため、その後、堆積
する層間膜は堆積時の膜厚のまま一定であるため、ヴィ
アホール形成が容易に行なえる。
て、層間絶縁膜厚が場所によって違うことから、多層配
線で下層の配線と結線すべく箇所のヴィアホールを形成
する際、エッチングの制御が要求されるという問題を解
消する。 【構成】 （ａ）：基板１上の配線不要部分に、パター
ニングにより絶縁膜２を形成し、（ｂ）：全面に配線材
３を堆積し、（ｃ）：更にフォトレジスト４を塗布して
平坦化し、（ｄ）：平坦後、全面をエッチングし、絶縁
膜２が露出した時点でエッチングを終了することで、配
線パターニングが完了する。次に、（ｅ）：層間膜５を
堆積し、一層目と２層目を結線すべきヴィアホール６を
開け、２層目配線７を形成する。 【効果】 配線材自体を平坦化するため、その後、堆積
する層間膜は堆積時の膜厚のまま一定であるため、ヴィ
アホール形成が容易に行なえる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】ＬＳＩの集積度向上のため、基板上に構
成する素子サイズの縮小化はもとより、多層配線が一般
的に使われている。この際、ＬＳＩ表面の凹凸を緩和す
る各種の平坦化技術が提案されている。この平坦化技術
には、樹脂塗布法、ガラスフロー法、エッチバック法、
バイアス・スパッタ法等があり、いずれも層間絶縁膜と
平坦化するものである。上記に挙げた従来技術の基本的
なプロセスの概略を図３に示す。図３において、ａ1〜
ａ3は樹脂塗布法、ｂ1〜ｂ3はガラスフロー法、ｃ1〜ｃ
4はエッチバック法、ｄ1〜ｄ2はバイアス・スパッタ法
のプロセス概略図であって、いずれの方法も、先に配線
形成を行ない、次に層間絶縁膜の平坦化を行なってい
る。
成する素子サイズの縮小化はもとより、多層配線が一般
的に使われている。この際、ＬＳＩ表面の凹凸を緩和す
る各種の平坦化技術が提案されている。この平坦化技術
には、樹脂塗布法、ガラスフロー法、エッチバック法、
バイアス・スパッタ法等があり、いずれも層間絶縁膜と
平坦化するものである。上記に挙げた従来技術の基本的
なプロセスの概略を図３に示す。図３において、ａ1〜
ａ3は樹脂塗布法、ｂ1〜ｂ3はガラスフロー法、ｃ1〜ｃ
4はエッチバック法、ｄ1〜ｄ2はバイアス・スパッタ法
のプロセス概略図であって、いずれの方法も、先に配線
形成を行ない、次に層間絶縁膜の平坦化を行なってい
る。
【０００３】
【発明が解決しようとする課題】上述した従来の平坦化
法では、層間絶縁膜厚が場所によって違うため、多層配
線で下層の配線と結線すべく箇所のヴィアホールを形成
する際、エッチングの制御が要求されるという問題があ
る。図４（ａ），（ｂ）に、前述した従来技術（エッチ
バック法）で層間絶縁膜を平坦化した後の２層目配線形
成のプロセス概略図を示す。ここで、ヴィアホールのエ
ッチングで終点検出を確実に行なわないと、エッチング
不足や、しすぎにより１層目配線と２層目配線のヴィア
ホールでの抵抗が増大するなど、１層目配線と２層目配
線の導通状態に不具合が生じるといった問題がある。
法では、層間絶縁膜厚が場所によって違うため、多層配
線で下層の配線と結線すべく箇所のヴィアホールを形成
する際、エッチングの制御が要求されるという問題があ
る。図４（ａ），（ｂ）に、前述した従来技術（エッチ
バック法）で層間絶縁膜を平坦化した後の２層目配線形
成のプロセス概略図を示す。ここで、ヴィアホールのエ
ッチングで終点検出を確実に行なわないと、エッチング
不足や、しすぎにより１層目配線と２層目配線のヴィア
ホールでの抵抗が増大するなど、１層目配線と２層目配
線の導通状態に不具合が生じるといった問題がある。
【０００４】
【発明の目的】本発明は、多層配線でのヴィアホールの
形成が容易にでき、しかも配線形成時のエッチング残り
や残渣の問題を無くし、かつドライでエッチングする際
のシリコン基板へのイオンダメージを緩和することので
きる半導体装置の製造方法を提供することを目的として
いる。
形成が容易にでき、しかも配線形成時のエッチング残り
や残渣の問題を無くし、かつドライでエッチングする際
のシリコン基板へのイオンダメージを緩和することので
きる半導体装置の製造方法を提供することを目的として
いる。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜の所定部分を削除し、パターニングを行なう工
程と、前記パターニング後、全面に配線材を堆積する工
程と、前記堆積後、レジスト膜を塗布し、全面を平坦化
する工程と、前記平坦化後、更に全面をエッチングし、
前記絶縁膜が露出した時点で前記エッチングを終了する
工程とを含むことを要旨としている。
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜の所定部分を削除し、パターニングを行なう工
程と、前記パターニング後、全面に配線材を堆積する工
程と、前記堆積後、レジスト膜を塗布し、全面を平坦化
する工程と、前記平坦化後、更に全面をエッチングし、
前記絶縁膜が露出した時点で前記エッチングを終了する
工程とを含むことを要旨としている。
【０００６】
【作用】上記方法によれば、配線材自体が平坦化され
る。したがって、その後、形成される層間絶縁膜厚を場
所によらず一定にすることが可能となるため、ヴィアホ
ールの形成が容易となる。
る。したがって、その後、形成される層間絶縁膜厚を場
所によらず一定にすることが可能となるため、ヴィアホ
ールの形成が容易となる。
【０００７】
【実施例】図１（ａ）〜（ｆ）に、本発明による平坦化
方法を説明するための基本的プロセスの工程図を示す。
まず、図１（ａ）に示すように、基板１上の配線不要部
分に絶縁膜２を形成する。この絶縁膜はＰＳＧ膜、Ｐ−
ＳｉＮ膜、ＰＩＱ膜、ＳｉＯ2膜等、絶縁物質なら何で
もよく、通常に使用している層間膜を用いる。膜厚は配
線材の膜厚程度にする。ＩＣプロセス上、前記絶縁膜は
下地の絶縁膜と異なり、エッチングの速いものの方が望
ましい。図１（ａ）は、絶縁膜を１μｍ堆積し、所定の
パターニングを行なった断面を示している。
方法を説明するための基本的プロセスの工程図を示す。
まず、図１（ａ）に示すように、基板１上の配線不要部
分に絶縁膜２を形成する。この絶縁膜はＰＳＧ膜、Ｐ−
ＳｉＮ膜、ＰＩＱ膜、ＳｉＯ2膜等、絶縁物質なら何で
もよく、通常に使用している層間膜を用いる。膜厚は配
線材の膜厚程度にする。ＩＣプロセス上、前記絶縁膜は
下地の絶縁膜と異なり、エッチングの速いものの方が望
ましい。図１（ａ）は、絶縁膜を１μｍ堆積し、所定の
パターニングを行なった断面を示している。
【０００８】次に、図１（ｂ）に示すように、絶縁膜１
を含む基板全面にＡｌ−ＳｉまたはＡｌ等の配線材３を
蒸着またはスパッター等で１．２μｍ堆積する。このあ
と、図１（ｃ）に示すように、フォトレジスト４を回転
塗布する。これはレジストの粘性による平坦性を利用し
たもので、レジスト表面は下地の凹凸を緩和し、平坦化
される。レジストの膜厚は約２μｍで、下地凸部でのレ
ジスト膜厚は半分以下になる。
を含む基板全面にＡｌ−ＳｉまたはＡｌ等の配線材３を
蒸着またはスパッター等で１．２μｍ堆積する。このあ
と、図１（ｃ）に示すように、フォトレジスト４を回転
塗布する。これはレジストの粘性による平坦性を利用し
たもので、レジスト表面は下地の凹凸を緩和し、平坦化
される。レジストの膜厚は約２μｍで、下地凸部でのレ
ジスト膜厚は半分以下になる。
【０００９】図１（ｄ）は、上記プロセス後、反応性イ
オンエッチング装置（ＲＩＥ）で全面をエッチングした
図である。この際、レジストと配線材のエッチングレー
トを適当に選択することで、配線材の平坦化が達成でき
る。また、絶縁膜２が露出した段階でエッチングを終了
することで、配線パターニングが完了する。その後、不
要なレジストを周知の方法で除去する。
オンエッチング装置（ＲＩＥ）で全面をエッチングした
図である。この際、レジストと配線材のエッチングレー
トを適当に選択することで、配線材の平坦化が達成でき
る。また、絶縁膜２が露出した段階でエッチングを終了
することで、配線パターニングが完了する。その後、不
要なレジストを周知の方法で除去する。
【００１０】上記工程により平坦化した後、図１（ｅ）
に示すように、１層目配線と次に形成する２層目配線間
を絶縁するための層間膜５をＣＶＤ法等により堆積す
る。次に、図１（ｆ）に示すように、１層目配線と２層
目配線を結線すべきヴィアホール６をＲＩＥ等の周知の
方法で形成し、この穴開け後に２層目配線７を形成す
る。
に示すように、１層目配線と次に形成する２層目配線間
を絶縁するための層間膜５をＣＶＤ法等により堆積す
る。次に、図１（ｆ）に示すように、１層目配線と２層
目配線を結線すべきヴィアホール６をＲＩＥ等の周知の
方法で形成し、この穴開け後に２層目配線７を形成す
る。
【００１１】図２（ａ）〜（ｅ）に、本発明を半導体装
置の製造に実施した例を示す。なお、図１（ａ）〜
（ｆ）と同一または類似する部材には同じ符号が付され
ている。
置の製造に実施した例を示す。なお、図１（ａ）〜
（ｆ）と同一または類似する部材には同じ符号が付され
ている。
【００１２】図２（ａ）は、配線不要部分に絶縁層２を
堆積し、パターニングした工程図である。図中、８は酸
化膜、９はコンタクトホールである。図２（ｂ）は、配
線材３を蒸着、スパッター等で堆積した工程図である。
図２（ｃ）は、フォトレジスト４を塗布した工程図であ
る。図２（ｄ）は、ＲＩＥで全面をエッチングした工程
図である。図２（ｅ）は、２層目配線７を形成した工程
図である。図中、５は層間膜、６はヴィアホールであ
る。
堆積し、パターニングした工程図である。図中、８は酸
化膜、９はコンタクトホールである。図２（ｂ）は、配
線材３を蒸着、スパッター等で堆積した工程図である。
図２（ｃ）は、フォトレジスト４を塗布した工程図であ
る。図２（ｄ）は、ＲＩＥで全面をエッチングした工程
図である。図２（ｅ）は、２層目配線７を形成した工程
図である。図中、５は層間膜、６はヴィアホールであ
る。
【００１３】
【発明の効果】本発明によれば、基板上の配線不要部分
に予め絶縁膜を設けているため、従来方法の配線パター
ニングの際に生じる配線間のエッチング残りや残渣によ
るリークが発生しない。また、配線材自体を平坦化する
ため、その後、堆積する層間膜は堆積時の膜厚のまま一
定であるため、ヴィアホール形成が容易に行なえる。更
に配線不要部分は絶縁膜が厚くなり、エッチバック法に
よって配線パターンを同時に形成する際のシリコン基板
に対するイオンダメージが少ない。
に予め絶縁膜を設けているため、従来方法の配線パター
ニングの際に生じる配線間のエッチング残りや残渣によ
るリークが発生しない。また、配線材自体を平坦化する
ため、その後、堆積する層間膜は堆積時の膜厚のまま一
定であるため、ヴィアホール形成が容易に行なえる。更
に配線不要部分は絶縁膜が厚くなり、エッチバック法に
よって配線パターンを同時に形成する際のシリコン基板
に対するイオンダメージが少ない。
【図１】本発明方法の基本的プロセスの概略を示す工程
図である。
図である。
【図２】本発明方法を半導体装置の製造に実施したプロ
セスの工程図である。
セスの工程図である。
【図３】ＬＳＩ表面の凹凸を緩和する従来の各種の平坦
化法を示す工程図である。
化法を示す工程図である。
【図４】従来技術により層間絶縁膜をエッチバックで平
坦化した後の２層目配線形成のプロセスの概略を示す工
程図である。
坦化した後の２層目配線形成のプロセスの概略を示す工
程図である。
１ 半導体基板 ２ 配線不要部に形成した絶縁層 ３ １層目配線材 ４ フォトレジスト ５ 層間膜 ６ ヴィアホール ７ ２層目配線材 ８ 酸化膜 ９ コンタクトホール
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜の所定部分を削除し、パターニングを行
なう工程と、前記パターニング後、全面に配線材を堆積
する工程と、前記堆積後、レジスト膜を塗布し、全面を
平坦化する工程と、前記平坦化後、更に全面をエッチン
グし、前記絶縁膜が露出した時点で前記エッチングを終
了する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996392A JPH05308073A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13996392A JPH05308073A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308073A true JPH05308073A (ja) | 1993-11-19 |
Family
ID=15257751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13996392A Pending JPH05308073A (ja) | 1992-04-30 | 1992-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129727A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 半導体装置及びその製造方法 |
| KR100370125B1 (ko) * | 1999-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
-
1992
- 1992-04-30 JP JP13996392A patent/JPH05308073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129727A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 半導体装置及びその製造方法 |
| KR100370125B1 (ko) * | 1999-12-20 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2611615B2 (ja) | 半導体装置の製造方法 | |
| JPH0897283A (ja) | 半導体装置の製造方法 | |
| JP3077990B2 (ja) | 半導体装置の製造方法 | |
| JPH06295908A (ja) | 半導体装置の製造方法 | |
| JP3102382B2 (ja) | 半導体装置およびその製造方法 | |
| US5804514A (en) | Method of planarizing a film of a semiconductor device | |
| JPH05308073A (ja) | 半導体装置の製造方法 | |
| JP2535908B2 (ja) | 半導体装置の製造方法 | |
| US5854130A (en) | Method of forming multilevel interconnects in semiconductor devices | |
| JP2590711B2 (ja) | 半導体装置の製造方法 | |
| JPS61287245A (ja) | 多層配線法 | |
| JP2637726B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH06244286A (ja) | 半導体装置の製造方法 | |
| US5200880A (en) | Method for forming interconnect for integrated circuits | |
| JPH0653189A (ja) | 成膜層の平坦化方法 | |
| JPS63226041A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07297283A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH06244180A (ja) | 半導体装置およびその製造方法 | |
| JPS62291947A (ja) | 半導体装置の製造方法 | |
| JPH04333235A (ja) | 半導体集積回路の製造方法 | |
| JPS6281732A (ja) | 絶縁膜の平坦化方法 | |
| JPH04287327A (ja) | 半導体装置及びその製造方法 | |
| JPH07283308A (ja) | 半導体装置の製造方法 | |
| JPH02137328A (ja) | 多層配線形成方法 | |
| JPH02306630A (ja) | 半導体装置の製造方法 |