JP2917783B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、エッチングを所定の位置で止め
られる半導体装置およびその製造方法に関する。
製造方法に関し、特に、エッチングを所定の位置で止め
られる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】集積回路などの半導体装置において、エ
ッチング速度の異なる絶縁膜を堆積した構造が用いられ
ており、かかる絶縁膜の構造は、トレンチ（溝）や孔な
どを形成するエッチング工程の際に必要なエッチングの
自動停止や、配線層や導電層の間のセルフアライン接続
などを行なう目的で採用される。
ッチング速度の異なる絶縁膜を堆積した構造が用いられ
ており、かかる絶縁膜の構造は、トレンチ（溝）や孔な
どを形成するエッチング工程の際に必要なエッチングの
自動停止や、配線層や導電層の間のセルフアライン接続
などを行なう目的で採用される。
【０００３】図４は、従来の半導体装置の断面の模式図
を示している。この構造は、プロシーディングス・オブ
・１９９３・ヴイ・エル・エス・アイ・マルチレベル・
インターコネクション・コンファレンス（１９９３）、
Ｐ１５に記載されている。同図の構造では、基板１上に
堆積したポリイミド膜１５とシリコン窒化膜１６とから
成る積層絶縁膜内に溝配線１７を形成する。ここでは、
ポリイミド膜１５のエッチング停止層としてシリコン窒
化膜１６が形成されている。
を示している。この構造は、プロシーディングス・オブ
・１９９３・ヴイ・エル・エス・アイ・マルチレベル・
インターコネクション・コンファレンス（１９９３）、
Ｐ１５に記載されている。同図の構造では、基板１上に
堆積したポリイミド膜１５とシリコン窒化膜１６とから
成る積層絶縁膜内に溝配線１７を形成する。ここでは、
ポリイミド膜１５のエッチング停止層としてシリコン窒
化膜１６が形成されている。
【０００４】選択エッチングが可能な絶縁膜の組み合わ
せとしては、ほかにも、例えば、リン原子やホウ素原子
を含むシリコン酸化膜と、不純物を含まないシリコン酸
化膜の組合せ（ジャーナル・オブ・バキューム・サイエ
ンス・アンド・テクノロジー・Ａ、ｖｏ１１１（１９９
３）、Ｐ２７９に記載されている）や、シリコン酸化膜
と酸化アルミニウム膜の組合せ（テクニカル・ダイジェ
スト・オブ・１９９２・インターナショナル・エレクト
ロン・デバイセズ・ミーティング（１９９２）、Ｐ８３
７に記載されている）、シリコン酸化膜とシリコン窒化
膜の組合せ（テクニカル・ダイジェスト・オブ・１９９
０・インターナショナル・エレクトロン・デバイセズ・
ミーティング（１９９０）、Ｐ４７３に記載されてい
る）が用いられている。
せとしては、ほかにも、例えば、リン原子やホウ素原子
を含むシリコン酸化膜と、不純物を含まないシリコン酸
化膜の組合せ（ジャーナル・オブ・バキューム・サイエ
ンス・アンド・テクノロジー・Ａ、ｖｏ１１１（１９９
３）、Ｐ２７９に記載されている）や、シリコン酸化膜
と酸化アルミニウム膜の組合せ（テクニカル・ダイジェ
スト・オブ・１９９２・インターナショナル・エレクト
ロン・デバイセズ・ミーティング（１９９２）、Ｐ８３
７に記載されている）、シリコン酸化膜とシリコン窒化
膜の組合せ（テクニカル・ダイジェスト・オブ・１９９
０・インターナショナル・エレクトロン・デバイセズ・
ミーティング（１９９０）、Ｐ４７３に記載されてい
る）が用いられている。
【０００５】
【発明が解決しようとする課題】エッチング速度が相互
に異なる２種類以上の絶縁膜の組合せを半導体装置で用
いる場合には、従来の技術で述べた応用目的から、充分
なエッチング速度の違い（高選択比）を有するととも
に、夫々がデバイス特性に悪影響を与えない良質な膜の
組合せでなければならない。ところが、上述の各組合せ
には、以下のような問題があった。
に異なる２種類以上の絶縁膜の組合せを半導体装置で用
いる場合には、従来の技術で述べた応用目的から、充分
なエッチング速度の違い（高選択比）を有するととも
に、夫々がデバイス特性に悪影響を与えない良質な膜の
組合せでなければならない。ところが、上述の各組合せ
には、以下のような問題があった。
【０００６】まず、リン原子やホウ素原子を含むシリコ
ン酸化膜と不純物を含まないシリコン酸化膜との組合せ
の場合、リン原子やホウ素原子を含む酸化膜は吸湿性が
高いので、それらにコンタクトホールやビアホールをエ
ッチングによって形成した際に、水分などのガスの放出
によりデバイスの電気的特性を不安定にさせる問題があ
る。また、それらの膜を層間絶縁膜として用いる場合に
は、膜中水分による金属配線の腐食などが生じ、半導体
装置の信頼性を低下させるという問題もある。同様に、
ポリイミド膜とシリコン窒化膜の組合せの場合にも、ポ
リイミド膜からのガスの放出や、吸湿性、熱的安定性の
低さなどによりデバイス特性に悪影響を与える問題があ
る。
ン酸化膜と不純物を含まないシリコン酸化膜との組合せ
の場合、リン原子やホウ素原子を含む酸化膜は吸湿性が
高いので、それらにコンタクトホールやビアホールをエ
ッチングによって形成した際に、水分などのガスの放出
によりデバイスの電気的特性を不安定にさせる問題があ
る。また、それらの膜を層間絶縁膜として用いる場合に
は、膜中水分による金属配線の腐食などが生じ、半導体
装置の信頼性を低下させるという問題もある。同様に、
ポリイミド膜とシリコン窒化膜の組合せの場合にも、ポ
リイミド膜からのガスの放出や、吸湿性、熱的安定性の
低さなどによりデバイス特性に悪影響を与える問題があ
る。
【０００７】また、シリコン窒化膜とシリコン酸化膜の
組合せの場合には、双方の膜の電気的特性（比誘電率
等）の違いによって形成される界面のバンド不連続や、
或いは、不連続的に堆積された場合に生じやすい界面準
位によって、プラズマプロセス中に電荷が界面にトラッ
プされ、それがＦＥＴのしきい値電圧のシフトを引き起
こすなど、半導体装置のデバイス特性に悪影響を与える
問題がある。
組合せの場合には、双方の膜の電気的特性（比誘電率
等）の違いによって形成される界面のバンド不連続や、
或いは、不連続的に堆積された場合に生じやすい界面準
位によって、プラズマプロセス中に電荷が界面にトラッ
プされ、それがＦＥＴのしきい値電圧のシフトを引き起
こすなど、半導体装置のデバイス特性に悪影響を与える
問題がある。
【０００８】更に、シリコン酸化膜と酸化アルミニウム
膜の組合せの場合にも、双方の絶縁膜の性質が大きく異
なっており、シリコン窒化膜とシリコン酸化膜の組合せ
と同様の問題を有している。このようなデバイス特性の
変動は、設計値からのずれを生じさせ、回路動作に不具
合を生じさせる。
膜の組合せの場合にも、双方の絶縁膜の性質が大きく異
なっており、シリコン窒化膜とシリコン酸化膜の組合せ
と同様の問題を有している。このようなデバイス特性の
変動は、設計値からのずれを生じさせ、回路動作に不具
合を生じさせる。
【０００９】本発明の目的は、上述のような問題を解決
した絶縁膜の組合せを有する半導体装置およびその製造
方法を提供することにある。
した絶縁膜の組合せを有する半導体装置およびその製造
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、フッ素を実質的に含有しな
い第１のシリコン酸化膜と、該第１の酸化膜の表面を覆
う、フッ素を含有する第２のシリコン酸化膜と、該第２
のシリコン酸化膜の上面から下面までを貫通し、底が前
記第１のシリコン酸化膜の表面である溝とを有すること
を特徴とする。また、複数のシリコン酸化膜を順次に積
層した積層構造と、該積層構造の表面から内部の所定の
深さに達し、該積層構造を貫通しない溝とを有する半導
体構造であって、前記複数のシリコン酸化膜のフッ素濃
度は、堆積を始めた最下層のシリコン酸化膜のフッ素濃
度が最も低く、前記最下層のシリコン酸化膜上の他のシ
リコン酸化膜のフッ素濃度が積層と共に順次に高くなる
ことを特徴とする。
に、本発明の半導体装置は、フッ素を実質的に含有しな
い第１のシリコン酸化膜と、該第１の酸化膜の表面を覆
う、フッ素を含有する第２のシリコン酸化膜と、該第２
のシリコン酸化膜の上面から下面までを貫通し、底が前
記第１のシリコン酸化膜の表面である溝とを有すること
を特徴とする。また、複数のシリコン酸化膜を順次に積
層した積層構造と、該積層構造の表面から内部の所定の
深さに達し、該積層構造を貫通しない溝とを有する半導
体構造であって、前記複数のシリコン酸化膜のフッ素濃
度は、堆積を始めた最下層のシリコン酸化膜のフッ素濃
度が最も低く、前記最下層のシリコン酸化膜上の他のシ
リコン酸化膜のフッ素濃度が積層と共に順次に高くなる
ことを特徴とする。
【００１１】さらに本発明の半導体装置では、フッ素を
含有する第１のシリコン酸化膜と、該第１のシリコン酸
化膜の表面を覆いフッ素を実質的に含有しない第２のシ
リコン酸化膜と、前記第１のシリコン酸化膜及び第２の
シリコン酸化膜を貫通する孔とを有する半導体装置であ
って、前記第２のシリコン酸化膜を貫通し前記第１のシ
リコン酸化膜を底部として設けられた配線溝と、前記配
線溝の所望の位置に前記底部より前記第１のシリコン酸
化膜を貫通して半導体基板に達する接続プラグ用孔とを
有し、前記配線溝及び前記接続プラグ用孔は金属膜にて
埋められていることを特徴とする。そして、半導体基板
上に形成された拡散層と、フッ素を含有しない第１のシ
リコン酸化膜から成るゲート側壁を有するゲート構造
と、前記ゲート側壁膜の表面を覆いフッ素を含有する第
２のシリコン酸化膜から成る層間絶縁膜と、該層間絶縁
膜を貫通し前記ゲート側壁膜の表面に接することによっ
て自己整合的に前記拡散層に達するコンタクトホールと
を有するものであることも特徴とする。
含有する第１のシリコン酸化膜と、該第１のシリコン酸
化膜の表面を覆いフッ素を実質的に含有しない第２のシ
リコン酸化膜と、前記第１のシリコン酸化膜及び第２の
シリコン酸化膜を貫通する孔とを有する半導体装置であ
って、前記第２のシリコン酸化膜を貫通し前記第１のシ
リコン酸化膜を底部として設けられた配線溝と、前記配
線溝の所望の位置に前記底部より前記第１のシリコン酸
化膜を貫通して半導体基板に達する接続プラグ用孔とを
有し、前記配線溝及び前記接続プラグ用孔は金属膜にて
埋められていることを特徴とする。そして、半導体基板
上に形成された拡散層と、フッ素を含有しない第１のシ
リコン酸化膜から成るゲート側壁を有するゲート構造
と、前記ゲート側壁膜の表面を覆いフッ素を含有する第
２のシリコン酸化膜から成る層間絶縁膜と、該層間絶縁
膜を貫通し前記ゲート側壁膜の表面に接することによっ
て自己整合的に前記拡散層に達するコンタクトホールと
を有するものであることも特徴とする。
【００１２】本発明の半導体装置の製造方法は、フッ素
を実質的に含有しない第１のシリコン酸化膜を堆積する
工程と、フッ素を含有する第２のシリコン酸化膜を堆積
する工程と、前記第２のシリコン酸化膜を選択的に除去
する際に、前記第２のシリコン酸化膜の上面から下面ま
でを貫通し、前記第１のシリコン酸化膜の表面で停止す
るエッチングを行って溝を形成する工程とを有すること
を特徴とする。また、フッ素濃度が最も低い最下層のシ
リコン酸化膜を形成する工程と、前記最下層のシリコン
酸化膜上に、他のシリコン酸化膜をフッ素濃度が積層と
共に順次に高くなるように順次に積層して積層構造を形
成する工程と、前記積層構造の表面から内部の所定の深
さに達し、前記積層構造を貫通しない溝を形成するエッ
チング工程とを有することを特徴とする。
を実質的に含有しない第１のシリコン酸化膜を堆積する
工程と、フッ素を含有する第２のシリコン酸化膜を堆積
する工程と、前記第２のシリコン酸化膜を選択的に除去
する際に、前記第２のシリコン酸化膜の上面から下面ま
でを貫通し、前記第１のシリコン酸化膜の表面で停止す
るエッチングを行って溝を形成する工程とを有すること
を特徴とする。また、フッ素濃度が最も低い最下層のシ
リコン酸化膜を形成する工程と、前記最下層のシリコン
酸化膜上に、他のシリコン酸化膜をフッ素濃度が積層と
共に順次に高くなるように順次に積層して積層構造を形
成する工程と、前記積層構造の表面から内部の所定の深
さに達し、前記積層構造を貫通しない溝を形成するエッ
チング工程とを有することを特徴とする。
【００１３】さらに、本発明の半導体装置の製造方法
は、フッ素を含有する第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜の上面を覆いフッ素
を実質的に含有しない第２のシリコン酸化膜を形成する
工程と、前記第２のシリコン酸化膜に選択的に開口を形
成する工程と、前記第２のシリコン酸化膜をマスクにし
て前記第１のシリコン酸化膜をエッチングし、前記第１
のシリコン酸化膜に溝又は貫通する孔を形成する工程と
を有することを特徴とする。
は、フッ素を含有する第１のシリコン酸化膜を形成する
工程と、前記第１のシリコン酸化膜の上面を覆いフッ素
を実質的に含有しない第２のシリコン酸化膜を形成する
工程と、前記第２のシリコン酸化膜に選択的に開口を形
成する工程と、前記第２のシリコン酸化膜をマスクにし
て前記第１のシリコン酸化膜をエッチングし、前記第１
のシリコン酸化膜に溝又は貫通する孔を形成する工程と
を有することを特徴とする。
【００１４】そして、半導体基板上に拡散層を形成する
工程と、フッ素を含有しない第１のシリコン酸化膜から
成るゲート側壁を有するゲート構造を形成する工程と、
前記ゲート側壁膜の表面を覆いフッ素を含有する第２の
シリコン酸化膜から成る層間絶縁膜を形成する工程と、
少なくとも前記ゲート側壁をマスクとして前記層間絶縁
膜をエッチングし、前記拡散層に達するコンタクトホー
ルを形成する工程とを有することを特徴とし、前記エッ
チングがプラズマを用いた反応性イオンエッチングであ
ることも特徴とする。
工程と、フッ素を含有しない第１のシリコン酸化膜から
成るゲート側壁を有するゲート構造を形成する工程と、
前記ゲート側壁膜の表面を覆いフッ素を含有する第２の
シリコン酸化膜から成る層間絶縁膜を形成する工程と、
少なくとも前記ゲート側壁をマスクとして前記層間絶縁
膜をエッチングし、前記拡散層に達するコンタクトホー
ルを形成する工程とを有することを特徴とし、前記エッ
チングがプラズマを用いた反応性イオンエッチングであ
ることも特徴とする。
【００１５】
【作用】本発明の半導体装置及び本発明方法で製造され
る半導体装置では、フッ素を実質的に含有しないシリコ
ン酸化膜と、フッ素を含有するシリコン酸化膜との間、
又は、フッ素濃度が相互に異なるフッ素含有シリコン酸
化膜相互間では、エッチングレートが相違すること、並
びに、シリコン酸化膜はフッ素含有の有無或いは濃度の
相違に拘らずその膜質がよく近似していることから、こ
れらから成る膜構造をエッチングする際に有効な選択比
が得られることもに、デバイス特性を悪化させること
や、しきい値電圧の変動を引き起こすこともない。
る半導体装置では、フッ素を実質的に含有しないシリコ
ン酸化膜と、フッ素を含有するシリコン酸化膜との間、
又は、フッ素濃度が相互に異なるフッ素含有シリコン酸
化膜相互間では、エッチングレートが相違すること、並
びに、シリコン酸化膜はフッ素含有の有無或いは濃度の
相違に拘らずその膜質がよく近似していることから、こ
れらから成る膜構造をエッチングする際に有効な選択比
が得られることもに、デバイス特性を悪化させること
や、しきい値電圧の変動を引き起こすこともない。
【００１６】
【実施例】次に、本発明の半導体装置およびその製造方
法の実施例について、図面を参照して説明する。図１
は、溝配線を有する本発明の実施例の半導体装置を示す
もので、本発明の実施例の半導体装置の製造方法におけ
る工程段階毎の断面図として示してある。
法の実施例について、図面を参照して説明する。図１
は、溝配線を有する本発明の実施例の半導体装置を示す
もので、本発明の実施例の半導体装置の製造方法におけ
る工程段階毎の断面図として示してある。
【００１７】まず、図１（ａ）に示すように、半導体基
板１上に、膜厚が４００ｎｍの不純物を含まないシリコ
ン酸化膜２と、膜厚が３００ｎｍのフッ素含有シリコン
酸化膜とを順次積層する。シリコン酸化膜２の堆積は、
シラン及び酸素を原料ガスとして用いた化学的気相成長
法（ＣＶＤ）で形成する。この時、基板温度は約４３０
℃で、酸素とシランのガス流量比を約１０：１とする。
板１上に、膜厚が４００ｎｍの不純物を含まないシリコ
ン酸化膜２と、膜厚が３００ｎｍのフッ素含有シリコン
酸化膜とを順次積層する。シリコン酸化膜２の堆積は、
シラン及び酸素を原料ガスとして用いた化学的気相成長
法（ＣＶＤ）で形成する。この時、基板温度は約４３０
℃で、酸素とシランのガス流量比を約１０：１とする。
【００１８】また、フッ素含有シリコン酸化膜３の堆積
は、酸素ガスと、気化したテトラエチルオルソシリケー
ト（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシシラ
ン（ＦＳi（ＯＣ2Ｈ5）3）とを原料ガスとして、熱反応
で行う。この時、基板温度は約２００℃で、酸素ガスは
オゾン発生器によって約２００００ｐｐｍの濃度のオゾ
ンを発生させて反応に使う。また、テトラエチルオルソ
シリケート及びフルオロトリエトキシシランはそれぞれ
約６０℃に保ち、窒素ガスによるバブリングにより気化
し、窒素ガスとともに反応室に供給する。この方法によ
って、フッ素（Ｆ）を１５％含有するＳｉＯＦが堆積す
る。なお、ここでは熱化学反応を用いた成膜の例を示し
たが、シリコン酸化膜およびフッ素含有シリコン酸化膜
を形成する際に、プラズマや光を用いる化学的気相成長
法を用いても良い。
は、酸素ガスと、気化したテトラエチルオルソシリケー
ト（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシシラ
ン（ＦＳi（ＯＣ2Ｈ5）3）とを原料ガスとして、熱反応
で行う。この時、基板温度は約２００℃で、酸素ガスは
オゾン発生器によって約２００００ｐｐｍの濃度のオゾ
ンを発生させて反応に使う。また、テトラエチルオルソ
シリケート及びフルオロトリエトキシシランはそれぞれ
約６０℃に保ち、窒素ガスによるバブリングにより気化
し、窒素ガスとともに反応室に供給する。この方法によ
って、フッ素（Ｆ）を１５％含有するＳｉＯＦが堆積す
る。なお、ここでは熱化学反応を用いた成膜の例を示し
たが、シリコン酸化膜およびフッ素含有シリコン酸化膜
を形成する際に、プラズマや光を用いる化学的気相成長
法を用いても良い。
【００１９】次いで、図１（ｂ）に示すように、フッ素
含有シリコン酸化膜３に、選択的に配線溝４を形成す
る。この形成には、例えば、ＣＨＦ3プラズマを用いた
反応性イオンエッチン グ（ＲＩＥ）が採用される。フ
ッ素含有シリコン酸化膜３のＲＩＥにおいては、膜中に
あるＦ原子によって、ＳiＦ4の形でＳiが抜け易いた
め、フッ素を含有しないシリコン酸化膜２よりエッチン
グ速度が速くなるため、配線溝４のエッチングは、エッ
チング速度の遅いシリコン酸化膜２の表面で停止する。
含有シリコン酸化膜３に、選択的に配線溝４を形成す
る。この形成には、例えば、ＣＨＦ3プラズマを用いた
反応性イオンエッチン グ（ＲＩＥ）が採用される。フ
ッ素含有シリコン酸化膜３のＲＩＥにおいては、膜中に
あるＦ原子によって、ＳiＦ4の形でＳiが抜け易いた
め、フッ素を含有しないシリコン酸化膜２よりエッチン
グ速度が速くなるため、配線溝４のエッチングは、エッ
チング速度の遅いシリコン酸化膜２の表面で停止する。
【００２０】ここで、シリコン酸化膜２に代えて、上層
のフッ素含有シリコン酸化膜３よりもフッ素濃度が低い
フッ素含有シリコン酸化膜を採用してもよい。さらに
は、フッ素濃度が膜厚方向で異なるフッ素含有シリコン
酸化膜を採用してもよい。この場合、フッ素濃度が低い
膜から堆積を始めて、順次フッ素濃度が高い膜を堆積す
るようにフッ素含有シリコン酸化膜を順次堆積すること
が出来る。エッチングに際しては、フッ素濃度に応じて
エッチング速度が異なることを利用して、例えばエッチ
ングを自動停止させる。
のフッ素含有シリコン酸化膜３よりもフッ素濃度が低い
フッ素含有シリコン酸化膜を採用してもよい。さらに
は、フッ素濃度が膜厚方向で異なるフッ素含有シリコン
酸化膜を採用してもよい。この場合、フッ素濃度が低い
膜から堆積を始めて、順次フッ素濃度が高い膜を堆積す
るようにフッ素含有シリコン酸化膜を順次堆積すること
が出来る。エッチングに際しては、フッ素濃度に応じて
エッチング速度が異なることを利用して、例えばエッチ
ングを自動停止させる。
【００２１】次に、基板温度を約５００℃とし、例えば
Ａ1をスパッタリングして、図１（ｃ）に示すように、
配線溝４を含む全面にアルミニウム膜５を堆積させる。
引き続き、図１（ｄ）に示すように、アルミニウム膜５
を化学機械研磨（ＣＭＰ）することで、配線溝４のみに
Ａ１を残すことで、アルミニウム配線６を形成する。最
後に、ＣＶＤ法により膜厚が４００ｎｍのシリコン酸化
膜２を堆積し、アルミニウム配線６を覆う。
Ａ1をスパッタリングして、図１（ｃ）に示すように、
配線溝４を含む全面にアルミニウム膜５を堆積させる。
引き続き、図１（ｄ）に示すように、アルミニウム膜５
を化学機械研磨（ＣＭＰ）することで、配線溝４のみに
Ａ１を残すことで、アルミニウム配線６を形成する。最
後に、ＣＶＤ法により膜厚が４００ｎｍのシリコン酸化
膜２を堆積し、アルミニウム配線６を覆う。
【００２２】上記のように製造した本実施例の半導体装
置では、酸化膜の一方若しくは一部がＳiＯＦから構成
される。ＳiＯＦの比誘電率は、約３．４で従来のシリ
コン酸化膜の比誘電率４．０より約１５％低いので、例
えば層間絶縁膜に採用した場合には、配線の寄生容量が
低く形成される。このため、配線間クロストークノイズ
を低減し、また、信号伝播の遅延を低減することが出来
る。
置では、酸化膜の一方若しくは一部がＳiＯＦから構成
される。ＳiＯＦの比誘電率は、約３．４で従来のシリ
コン酸化膜の比誘電率４．０より約１５％低いので、例
えば層間絶縁膜に採用した場合には、配線の寄生容量が
低く形成される。このため、配線間クロストークノイズ
を低減し、また、信号伝播の遅延を低減することが出来
る。
【００２３】従来の半導体装置で採用された、シリコン
窒化膜とシリコン酸化膜との組合せの場合には、双方の
膜の比誘電率が夫々７．５と４．０であり、双方の比誘
電率が大きく異なっていた。これに対して、上記実施例
の半導体装置では、シリコン酸化膜の比誘電率が４．０
でＳｉＯＦの比誘電率が３．４であり、双方の比誘電率
が比較的近い値であることから、比誘電率の違いによっ
て双方の膜の界面に電荷が蓄積される可能性が低く、従
って、このような電荷の蓄積によって引き起こされるデ
バイス特性の変動が減少する。
窒化膜とシリコン酸化膜との組合せの場合には、双方の
膜の比誘電率が夫々７．５と４．０であり、双方の比誘
電率が大きく異なっていた。これに対して、上記実施例
の半導体装置では、シリコン酸化膜の比誘電率が４．０
でＳｉＯＦの比誘電率が３．４であり、双方の比誘電率
が比較的近い値であることから、比誘電率の違いによっ
て双方の膜の界面に電荷が蓄積される可能性が低く、従
って、このような電荷の蓄積によって引き起こされるデ
バイス特性の変動が減少する。
【００２４】上記実施例において、シリコン酸化膜２及
びフッ素含有シリコン酸化膜３の少なくとも一方が不純
物として、リン原子又はホウ素原子を含んでいても良
い。この場合、層間絶縁膜として好適な酸化膜が得られ
る。
びフッ素含有シリコン酸化膜３の少なくとも一方が不純
物として、リン原子又はホウ素原子を含んでいても良
い。この場合、層間絶縁膜として好適な酸化膜が得られ
る。
【００２５】次に、図２を参照して本発明の第２の実施
例の半導体装置及びその製造方法について説明する。同
図（ａ）〜（ｄ）は夫々、この実施例の半導体装置の工
程段階毎の断面図である。
例の半導体装置及びその製造方法について説明する。同
図（ａ）〜（ｄ）は夫々、この実施例の半導体装置の工
程段階毎の断面図である。
【００２６】まず、図２（ａ）に示すように、シリコン
基板７内に拡散層８を形成し、また、公知の選択的熱酸
化法によって素子分離のためのフィールド酸化膜９を形
成し、更に、ゲート電極１０及び側壁シリコン酸化膜１
１を何れも公知の方法で形成する。
基板７内に拡散層８を形成し、また、公知の選択的熱酸
化法によって素子分離のためのフィールド酸化膜９を形
成し、更に、ゲート電極１０及び側壁シリコン酸化膜１
１を何れも公知の方法で形成する。
【００２７】次に、図２（ｂ）に示すように、フッ素含
有シリコン酸化膜１２を膜厚６００ｎｍ堆積する。この
堆積は、酸素ガスと、気化したテトラエチルオルソシリ
ケート（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシ
シラン（ＦＳi（ＯＣ2Ｈ5）３）とを原料ガスとして、
熱反応により行なう。
有シリコン酸化膜１２を膜厚６００ｎｍ堆積する。この
堆積は、酸素ガスと、気化したテトラエチルオルソシリ
ケート（Ｓi（ＯＣ2Ｈ5）4）と、フルオロトリエトキシ
シラン（ＦＳi（ＯＣ2Ｈ5）３）とを原料ガスとして、
熱反応により行なう。
【００２８】次いで、図２（ｃ）に示すように、ＲＩＥ
法により選択的にフッ素含有シリコン酸化膜１２をエッ
チングし、コンタクトホール１３を形成してその底部に
拡散層８を露出させる。この時、フッ素含有シリコン酸
化膜とシリコン酸化膜の双方のエッチング速度の違いに
よって、側壁シリコン酸化膜１１は、殆どエッチングさ
れないので、コンタクトホール１３のマスク直径を拡散
層８の幅よりも大きく設計しても、デバイス特性を損う
ことなしに、ゲート電極構造に対して自己整合的にコン
タクトホール１３が形成される。
法により選択的にフッ素含有シリコン酸化膜１２をエッ
チングし、コンタクトホール１３を形成してその底部に
拡散層８を露出させる。この時、フッ素含有シリコン酸
化膜とシリコン酸化膜の双方のエッチング速度の違いに
よって、側壁シリコン酸化膜１１は、殆どエッチングさ
れないので、コンタクトホール１３のマスク直径を拡散
層８の幅よりも大きく設計しても、デバイス特性を損う
ことなしに、ゲート電極構造に対して自己整合的にコン
タクトホール１３が形成される。
【００２９】上述のコンタクトホール１３の自己整合的
形成によって、拡散層８とコンタクトホール１３との間
で従来必要であった目合わせマージンを不必要にするこ
とができ、その結果、半導体装置の集積密度が向上す
る。この場合、側壁１１にシリコン窒化膜を採用して前
記目合わせマージンを不要にする構成も可能ではある
が、かかる構成を採用する場合には、シリコン窒化膜と
シリコン酸化膜との特性の相違によりデバイス特性に影
響が発生するのに比して、本実施例の場合には、双方の
膜における特性の相違が小さく、かかる影響は極めて小
さい。
形成によって、拡散層８とコンタクトホール１３との間
で従来必要であった目合わせマージンを不必要にするこ
とができ、その結果、半導体装置の集積密度が向上す
る。この場合、側壁１１にシリコン窒化膜を採用して前
記目合わせマージンを不要にする構成も可能ではある
が、かかる構成を採用する場合には、シリコン窒化膜と
シリコン酸化膜との特性の相違によりデバイス特性に影
響が発生するのに比して、本実施例の場合には、双方の
膜における特性の相違が小さく、かかる影響は極めて小
さい。
【００３０】次に、図２（ｄ）に示すように、全面に例
えばタングステン（Ｗ）をブランケットＣＶＤ成長し、
コンタクトホール１３を埋め込み、次いで、これをパタ
ーニングしてタングステン電極配線１４を形成する。
えばタングステン（Ｗ）をブランケットＣＶＤ成長し、
コンタクトホール１３を埋め込み、次いで、これをパタ
ーニングしてタングステン電極配線１４を形成する。
【００３１】一般的に用いられているテトラフロロカー
ボン（ＣＦ４）等によるシリコン酸化膜のＲＩＥでは、
酸化膜表面で化学反応によって生成される一酸化炭素と
シリコンとフッ素とが化合物表面から脱離することによ
って進行する。従って、フッ素含有シリコン酸化膜は、
フッ素を含有しないシリコン酸化膜に比較して、シリコ
ンとフッ素との化合物が形成されやすいのでエッチング
速度が速くなり、フッ素を含有しないシリコン酸化膜と
の選択エッチングが可能となる。また、含有するフッ素
の濃度に応じてエッチング速度が変化するため、濃度の
異なるフッ素含有シリコン酸化膜相互間での選択エッチ
ングも可能である。
ボン（ＣＦ４）等によるシリコン酸化膜のＲＩＥでは、
酸化膜表面で化学反応によって生成される一酸化炭素と
シリコンとフッ素とが化合物表面から脱離することによ
って進行する。従って、フッ素含有シリコン酸化膜は、
フッ素を含有しないシリコン酸化膜に比較して、シリコ
ンとフッ素との化合物が形成されやすいのでエッチング
速度が速くなり、フッ素を含有しないシリコン酸化膜と
の選択エッチングが可能となる。また、含有するフッ素
の濃度に応じてエッチング速度が変化するため、濃度の
異なるフッ素含有シリコン酸化膜相互間での選択エッチ
ングも可能である。
【００３２】また、不純物を含まないで堆積したシリコ
ン酸化膜とフッ素を含有して堆積したシリコン酸化膜の
双方について、Ｘ線光電子分光分析計によって膜組成を
調べた結果、シリコン酸化膜は化学量論組成のＳiＯ2で
あり、フッ素含有シリコン酸化膜はＳiＯ1.85Ｆ0.15で
あることがわかった。また、このような方法で形成した
フッ素含有シリコン酸化膜は、赤外線吸収スペクトルか
ら含有水分量が少ないことがわかっており、良質な酸化
膜として使用できる。
ン酸化膜とフッ素を含有して堆積したシリコン酸化膜の
双方について、Ｘ線光電子分光分析計によって膜組成を
調べた結果、シリコン酸化膜は化学量論組成のＳiＯ2で
あり、フッ素含有シリコン酸化膜はＳiＯ1.85Ｆ0.15で
あることがわかった。また、このような方法で形成した
フッ素含有シリコン酸化膜は、赤外線吸収スペクトルか
ら含有水分量が少ないことがわかっており、良質な酸化
膜として使用できる。
【００３３】上記の如く、本発明の実施例の半導体装置
における薄膜構造では、選択比の高いエッチングが可能
であり、また、フッ素含有シリコン酸化膜はフッ素を含
有しないシリコン酸化膜と同様にその膜質が良好であ
る。このため、例えば溝配線を形成する場合には、エッ
チングに起因する溝深さのばらつきを緩和して、配線の
電気的特性の均一性を向上させることが出来る。このよ
うに、フッ素含有シリコン酸化膜は、不純物を含まない
シリコン酸化膜と性質が近いため、チャージアップなど
によるデバイス特性への悪影響も最小限にできる。さら
に、かかる積層構造は、１つの薄膜形成装置で形成でき
るため、半導体装置の製造コストを低減できる。
における薄膜構造では、選択比の高いエッチングが可能
であり、また、フッ素含有シリコン酸化膜はフッ素を含
有しないシリコン酸化膜と同様にその膜質が良好であ
る。このため、例えば溝配線を形成する場合には、エッ
チングに起因する溝深さのばらつきを緩和して、配線の
電気的特性の均一性を向上させることが出来る。このよ
うに、フッ素含有シリコン酸化膜は、不純物を含まない
シリコン酸化膜と性質が近いため、チャージアップなど
によるデバイス特性への悪影響も最小限にできる。さら
に、かかる積層構造は、１つの薄膜形成装置で形成でき
るため、半導体装置の製造コストを低減できる。
【００３４】次に、図３（ａ）〜（ｃ）を参照して、本
発明の第３の実施例の半導体装置及びその製造方法を説
明する。同図は、この実施例の半導体装置の工程段階毎
の断面図である。この実施例は、フッ素含有シリコン酸
化膜を下層に、フッ素を含有しないシリコン酸化膜を上
層に形成する例である。まず、半導体基板１上にフッ素
含有シリコン酸化膜１５とフッ素を含有しないシリコン
酸化膜１６とをこの順に順次形成し、次いで、フッ素含
有シリコン酸化膜１５内に底部を有する配線溝４を公知
の方法で形成する。
発明の第３の実施例の半導体装置及びその製造方法を説
明する。同図は、この実施例の半導体装置の工程段階毎
の断面図である。この実施例は、フッ素含有シリコン酸
化膜を下層に、フッ素を含有しないシリコン酸化膜を上
層に形成する例である。まず、半導体基板１上にフッ素
含有シリコン酸化膜１５とフッ素を含有しないシリコン
酸化膜１６とをこの順に順次形成し、次いで、フッ素含
有シリコン酸化膜１５内に底部を有する配線溝４を公知
の方法で形成する。
【００３５】引き続き、レジスト膜１８を形成し、公知
のフォトリソグラフィ技術により、接続プラグを形成し
たい部分のレジスト膜１８に開口を形成する。これによ
り、図３（ａ）に示す構造を得る。この場合、レジスト
膜１８の開口は、溝幅よりも広く形成する。次いで、図
３（ｂ）に示すように、レジスト膜１８及びフッ素を含
有しないシリコン酸化膜１５を夫々マスクとして、フッ
素含有シリコン酸化膜１５をエッチングすることによ
り、基板１に達する接続プラグ用の孔１９を形成する。
この孔１９は、配線溝４の幅と正確に等しい幅で形成さ
れる。
のフォトリソグラフィ技術により、接続プラグを形成し
たい部分のレジスト膜１８に開口を形成する。これによ
り、図３（ａ）に示す構造を得る。この場合、レジスト
膜１８の開口は、溝幅よりも広く形成する。次いで、図
３（ｂ）に示すように、レジスト膜１８及びフッ素を含
有しないシリコン酸化膜１５を夫々マスクとして、フッ
素含有シリコン酸化膜１５をエッチングすることによ
り、基板１に達する接続プラグ用の孔１９を形成する。
この孔１９は、配線溝４の幅と正確に等しい幅で形成さ
れる。
【００３６】引き続き、孔１９、配線溝４を埋めると共
にフッ素を含有しないシリコン酸化膜１６の全面を覆っ
て、金属膜をスパッタリング等により形成し、これをエ
ッチバックすることにより、溝配線１７及びコンタクト
プラグ２０を同時に形成する。このように自己整合的に
形成されたコンタクトプラグ２０は、溝配線４の位置と
正確に一致して形成されるので、マスク目合わせのため
に従来必要であったマージンを不必要にする。従って、
半導体装置の更なる高集積化を可能とする。
にフッ素を含有しないシリコン酸化膜１６の全面を覆っ
て、金属膜をスパッタリング等により形成し、これをエ
ッチバックすることにより、溝配線１７及びコンタクト
プラグ２０を同時に形成する。このように自己整合的に
形成されたコンタクトプラグ２０は、溝配線４の位置と
正確に一致して形成されるので、マスク目合わせのため
に従来必要であったマージンを不必要にする。従って、
半導体装置の更なる高集積化を可能とする。
【００３７】フッ素含有シリコン酸化膜の比誘電率は、
その値が３．４と不純物を含まないシリコン酸化膜
（４．０）の比誘電率に比較して低いことが知られてお
り、前記実施例の記述において説明したように、半導体
装置における配線間の寄生容量を低減するため、信号伝
播の高速化、及び配線間クロストークノイズの低減も可
能となる。
その値が３．４と不純物を含まないシリコン酸化膜
（４．０）の比誘電率に比較して低いことが知られてお
り、前記実施例の記述において説明したように、半導体
装置における配線間の寄生容量を低減するため、信号伝
播の高速化、及び配線間クロストークノイズの低減も可
能となる。
【００３８】
【発明の効果】以上説明したように、本発明の半導体装
置及び本発明方法により得られた半導体装置では、フッ
素の濃度によりシリコン酸化膜のエッチングの速度が異
なることを利用して、フッ素を含有しないシリコン酸化
膜とフッ素含有シリコン酸化膜との間、又は、フッ素濃
度が異なるシリコン酸化膜相互間で、必要なエッチング
選択比を得ることができ、また、フッ素の存在がシリコ
ン酸化膜の性質を大きく変えることもなく、デバイス特
性を損うこともないので、所望の性能を有する絶縁膜を
安価に形成できる効果がある。
置及び本発明方法により得られた半導体装置では、フッ
素の濃度によりシリコン酸化膜のエッチングの速度が異
なることを利用して、フッ素を含有しないシリコン酸化
膜とフッ素含有シリコン酸化膜との間、又は、フッ素濃
度が異なるシリコン酸化膜相互間で、必要なエッチング
選択比を得ることができ、また、フッ素の存在がシリコ
ン酸化膜の性質を大きく変えることもなく、デバイス特
性を損うこともないので、所望の性能を有する絶縁膜を
安価に形成できる効果がある。
【図１】本発明の半導体装置の第１の実施例の構造と製
造方法を示す工程段階毎の断面図。
造方法を示す工程段階毎の断面図。
【図２】本発明の半導体装置の第２の実施例の構造と製
造方法を示す工程段階毎の断面図。
造方法を示す工程段階毎の断面図。
【図３】本発明の半導体装置の第３の実施例の構造と製
造方法を示す工程段階毎の断面図。
造方法を示す工程段階毎の断面図。
【図４】従来の半導体装置の構造を示す断面図。
１ 基板 ２、９ シリコン酸化膜 ３、１２ フッ素含有シリコン酸化膜 ４ 配線溝 ５ アルミニウム ６ アルミニウム配線 ７ シリコン基板 ８ 拡散層 １０ ゲート電極 １１ 側壁シリコン酸化膜 １３ コンタクトホール １４ タングステン電極配線 １５ ポリイミド １６ シリコン窒化膜 １７ 溝配線 １８ レジスト膜 １９ コンタクト孔 ２０ コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−333235（ＪＰ，Ａ) 特開 平４−360533（ＪＰ，Ａ) 特開 平５−226480（ＪＰ，Ａ) 特開 平６−283485（ＪＰ，Ａ) 特開 平７−29975（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/316 H01L 29/78 H01L 21/336
Claims (9)
- 【請求項１】フッ素を実質的に含有しない第１のシリコ
ン酸化膜と、該第１の酸化膜の表面を覆う、フッ素を含
有する第２のシリコン酸化膜と、該第２のシリコン酸化
膜の上面から下面までを貫通し、底が前記第１のシリコ
ン酸化膜の表面である溝とを有することを特徴とする半
導体装置。 - 【請求項２】複数のシリコン酸化膜を順次に積層した積
層構造と、該積層構造の表面から内部の所定の深さに達
し、該積層構造を貫通しない溝とを有する半導体構造で
あって、前記複数のシリコン酸化膜のフッ素濃度は、堆
積を始めた最下層のシリコン酸化膜のフッ素濃度が最も
低く、前記最下層のシリコン酸化膜上の他のシリコン酸
化膜のフッ素濃度が積層と共に順次に高くなることを特
徴とする半導体装置。 - 【請求項３】フッ素を含有する第１のシリコン酸化膜
と、該第１のシリコン酸化膜の表面を覆いフッ素を実質
的に含有しない第２のシリコン酸化膜とを有する半導体
装置であって、前記第２のシリコン酸化膜を貫通し前記
第１のシリコン酸化膜を底部として設けられた配線溝
と、前記配線溝の所望の位置に前記底部より前記第１の
シリコン酸化膜を貫通して半導体基板に達する接続プラ
グ用孔とを有し、前記配線溝及び前記接続プラグ用孔は
金属膜にて埋められていることを特徴とする半導体装
置。 - 【請求項４】半導体基板上に形成された拡散層と、フッ
素を含有しない第１のシリコン酸化膜から成るゲート側
壁を有するゲート構造と、前記ゲート側壁膜の表面を覆
いフッ素を含有する第２のシリコン酸化膜から成る層間
絶縁膜と、該層間絶縁膜を貫通し前記ゲート側壁膜の表
面に接することによって自己整合的に前記拡散層に達す
るコンタクトホールとを有することを特徴とする半導体
装置。 - 【請求項５】フッ素を実質的に含有しない第１のシリコ
ン酸化膜を堆積する工程と、フッ素を含有する第２のシ
リコン酸化膜を堆積する工程と、前記第２のシリコン酸
化膜を選択的に除去する際に、前記第２のシリコン酸化
膜の上面から下面までを貫通し、前記第１のシリコン酸
化膜の表面で停止するエッチングを行って溝を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項６】フッ素濃度が最も低い最下層のシリコン酸
化膜を形成する工程と、前記最下層のシリコン酸化膜上
に、他のシリコン酸化膜をフッ素濃度が積層と共に順次
に高くなるように順次に積層して積層構造を形成する工
程と、前記積層構造の表面から内部の所定の深さに達
し、前記積層構造を貫通しない溝を形成するエッチング
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項７】フッ素を含有する第１のシリコン酸化膜を
形成する工程と、前記第１のシリコン酸化膜の上面を覆
いフッ素を実質的に含有しない第２のシリコン酸化膜を
形成する工程と、前記第２のシリコン酸化膜に選択的に
開口を形成する工程と、前記第２のシリコン酸化膜をマ
スクにして前記第１のシリコン酸化膜をエッチングし、
前記第１のシリコン酸化膜に溝又は貫通する孔を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】半導体基板上に拡散層を形成する工程と、
フッ素を含有しない第１のシリコン酸化膜から成るゲー
ト側壁を有するゲート構造を形成する工程と、前記ゲー
ト側壁膜の表面を覆いフッ素を含有する第２のシリコン
酸化膜から成る層間絶縁膜を形成する工程と、少なくと
も前記ゲート側壁をマスクとして前記層間絶縁膜をエッ
チングし、前記拡散層に達するコンタクトホールを形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項９】前記エッチングがプラズマを用いた反応性
イオンエッチングであることを特徴とする請求項５乃至
８の何れか１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327201A JP2917783B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
| US08/361,536 US5521424A (en) | 1993-12-24 | 1994-12-22 | Semiconductor device having a silicon oxide film containing fluorine atoms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327201A JP2917783B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183273A JPH07183273A (ja) | 1995-07-21 |
| JP2917783B2 true JP2917783B2 (ja) | 1999-07-12 |
Family
ID=18196450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327201A Expired - Lifetime JP2917783B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521424A (ja) |
| JP (1) | JP2917783B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116011A (ja) * | 1995-10-23 | 1997-05-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH09129727A (ja) * | 1995-10-30 | 1997-05-16 | Nec Corp | 半導体装置及びその製造方法 |
| US5817174A (en) * | 1995-12-15 | 1998-10-06 | Kabushiki Kaisha Toshiba | Semiconductor substrate and method of treating semiconductor substrate |
| US5661334A (en) * | 1996-01-16 | 1997-08-26 | Micron Technology, Inc. | Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers |
| JP3323055B2 (ja) * | 1996-04-03 | 2002-09-09 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH09307116A (ja) * | 1996-05-20 | 1997-11-28 | Sharp Corp | 絶縁ゲート型電界効果半導体装置及びその製造方法 |
| US6157083A (en) | 1996-06-03 | 2000-12-05 | Nec Corporation | Fluorine doping concentrations in a multi-structure semiconductor device |
| US5895263A (en) * | 1996-12-19 | 1999-04-20 | International Business Machines Corporation | Process for manufacture of integrated circuit device |
| JPH1187340A (ja) * | 1997-09-05 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6277730B1 (en) | 1998-02-17 | 2001-08-21 | Matsushita Electronics Corporation | Method of fabricating interconnects utilizing fluorine doped insulators and barrier layers |
| JP3132557B2 (ja) * | 1998-04-03 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6448655B1 (en) * | 1998-04-28 | 2002-09-10 | International Business Machines Corporation | Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation |
| US6627539B1 (en) * | 1998-05-29 | 2003-09-30 | Newport Fab, Llc | Method of forming dual-damascene interconnect structures employing low-k dielectric materials |
| US6333141B1 (en) | 1998-07-08 | 2001-12-25 | International Business Machines Corporation | Process for manufacture of integrated circuit device using inorganic/organic matrix comprising polymers of three dimensional architecture |
| US6093636A (en) * | 1998-07-08 | 2000-07-25 | International Business Machines Corporation | Process for manufacture of integrated circuit device using a matrix comprising porous high temperature thermosets |
| US6727190B2 (en) * | 1998-09-03 | 2004-04-27 | Micron Technology, Inc. | Method of forming fluorine doped boron-phosphorous silicate glass (F-BPSG) insulating materials |
| US6399666B1 (en) | 1999-01-27 | 2002-06-04 | International Business Machines Corporation | Insulative matrix material |
| US6294832B1 (en) * | 2000-04-10 | 2001-09-25 | National Science Council | Semiconductor device having structure of copper interconnect/barrier dielectric liner/low-k dielectric trench and its fabrication method |
| JP2009289822A (ja) * | 2008-05-27 | 2009-12-10 | Toshiba Corp | 抵抗変化メモリ |
| JP5223907B2 (ja) * | 2010-11-01 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224240A (ja) * | 1987-03-12 | 1988-09-19 | Fuji Xerox Co Ltd | 半導体集積回路装置 |
| JPH04333235A (ja) * | 1991-05-09 | 1992-11-20 | Nec Ic Microcomput Syst Ltd | 半導体集積回路の製造方法 |
| JP2699695B2 (ja) * | 1991-06-07 | 1998-01-19 | 日本電気株式会社 | 化学気相成長法 |
| JPH0569683A (ja) * | 1991-09-12 | 1993-03-23 | Kuraray Co Ltd | 機能性材料の基体への添加、転写方法 |
| JPH05226480A (ja) * | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPH07112877B2 (ja) * | 1991-12-16 | 1995-12-06 | 日本電信電話株式会社 | コネクタケース |
-
1993
- 1993-12-24 JP JP5327201A patent/JP2917783B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-22 US US08/361,536 patent/US5521424A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5521424A (en) | 1996-05-28 |
| JPH07183273A (ja) | 1995-07-21 |
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