KR100258044B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100258044B1
KR100258044B1 KR1019970034240A KR19970034240A KR100258044B1 KR 100258044 B1 KR100258044 B1 KR 100258044B1 KR 1019970034240 A KR1019970034240 A KR 1019970034240A KR 19970034240 A KR19970034240 A KR 19970034240A KR 100258044 B1 KR100258044 B1 KR 100258044B1
Authority
KR
South Korea
Prior art keywords
film
insulator film
wiring
silicon oxide
insulator
Prior art date
Application number
KR1019970034240A
Other languages
English (en)
Other versions
KR980012612A (ko
Inventor
아키라 마쯔모토
Original Assignee
가네꼬 히사시
닛본 덴기 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시키가이샤 filed Critical 가네꼬 히사시
Publication of KR980012612A publication Critical patent/KR980012612A/ko
Application granted granted Critical
Publication of KR100258044B1 publication Critical patent/KR100258044B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Abstract

반도체 장치는 반도체층과, 상기 반도체층상에 형성된 제1 절연물막과, 그 사이에 남겨진 공간을 갖는 상기 제1 절연물막상에 형성된 제1 및 제2 배선 전도체와, 및 상기 공간에 매장된 제2 절연물막을 갖는 상기 제1 절연물막상에 형성된 제2 절연물막을 포함한다. 상기 제2 절연물막은 상기 제1 절연물막보다 높은 에치비와 상기 제1 절연물막보다 낮은 상대 유전체 상수를 갖는다. 상기 제2 절연물막은 제1 절연물막이 산화 규소막일 때 플루오린이 첨가된 산화 규소막이나 플루오린 함유 무정형 탄소막중 어느 한쪽일 수 있다. 반도체 장치 제조방법에서, 제1 절연물막은 반도체층상에 형성된다. 제2 절연물막은 제1 절연물막상에 형성된다. 제2 절연물막의 제1 및 제2 설정 부분은 제1 및 제2 배선 채널을 형성하기 위하여 에치 스토퍼로서 상기 제1 절연물막을 사용함으로써 선택적으로 에칭된다. 상기 제1 및 제2 배선 전도체는 상기 제1 및 제2 배선 채널내에 선택적으로 형성된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것이며, 특히 매장된 배선 전도체(또는 매장된 금속 라인)의 사용에 의해 저와류 용량을 갖는 배선층을 형성하는 방법에 관한 것이다.
전통적인 기술에서, 배선 형태는 금속 배선 재료를 에칭함으로써 형성된다. 그러나, 전통적인 기술은 배선 형태의 정확성이 노출된 금속 배선 재료의 헐레이션(halation)으로 인해 충분하지 못하기 때문에 매우 좋은 구성을 갖는 반도체 장치에 대한 최근의 요구에 충분히 응수할 수가 없었다.
상기의 관점에서, 배선 도랑 또는 채널을 사용하는 종래의 제1 배선 형태 형성방법이 제안되었다. 특히, 상기 배선 채널은 절연물막에 형성되고 매장된 배선 전도체(또는 매장된 금속 라인)를 제공하는 금속 배선 재료로 채워져 있다. 상기 언급된 금속 배선 재료를 에칭하는 전통적인 방법과 비교하면, 절연물막을 에칭함으로써 배선 형태로서 좋은 채널을 형성하는 것은 쉬운 작업이다. 부가적으로, 우수한 평탄도가 보장됨으로써 더 좋은 구성의 배선 형태가 쉽게 얻어질 수 있다. 그러므로, 이 방법은 더 좋은 외형을 얻기 위한 지속적인 요구에 있어서 대용량 집적(LSI) 회로의 제작에 매우 기본적이고 유용하다. 종래의 제1 매장된 배선 전도체 (또는 매장된 금속 라인) 형성방법은, 예를 들면 일본의 심사안된 특허공보(JP-A) 제 6-244180(244180/1994)에 있다. 제1도를 참조하면, 그 방법이 묘사되어 있다. 도면에 도시된 바와 같이, 반도체 기판(50)은 소스 및 드레인 영역(101′)과, 게이트 전극(102′) 및 전계 산화물막(103′)을 가진다. 반도체 기판(50)상에 제1 층간절연물막(51), 질화 규소막(52) 및 제2 층간 절연물막(53)이 연속적으로 적층된다. 다수의 배선 채널(54)은 제2 절연물막(53)과 질화 규소막(52)을 통해 형성된다. 상술한 구성에서, 제1 및 제2 층간 절연물막(51 및 53)은 전형적으로 산화 규소막 또는 BPSG(boron-doped phospho-silicate glass)막을 구비한다. 상기 질화 규소막(53)은 저에치비를 가지며 배선 채널(54)의 깊이를 불균일하게 억제하는 에치 스토퍼막으로서 작용한다. 그러므로, 종래의 제1 방법은 균일한 채널 깊이를 얻기 위하여 배선 채널의 하부에 형성되어질 에치 스토퍼막을 필요로 한다.
그 동안에, LSI 회로는 매우 좋은 구성을 가지며 고밀도로 배열된 반도체 장치를 개선하는데 있어서 심각한 문제점과 조우하였다. 특히, 회로 지연은 반도체 장치를 서로 연결하는 배선 전도체 또는 금속 라인의 와류 용량과 저항에 의해 증가되었다. 인접한 배선 전도체(또는 금속 라인)사이의 거리가 감소됨에 따라, 그 사이의 와류 용량이 증가되었다. 이것으로 인해 라인 지연 및 혼선의 발생이 증가하게 되었다. 그러므로, 와류 용량의 존재로 인해 LSI 회로의 작동 속도를 증가시키고 작동 에러를 피하는 것이 어렵게 되었다.
인접한 배선 전도체 또는 금속 라인 사이의 와류 용량을 감소시키기 위해, 저유전체 상수를 가지는 절연물막을 사용하는 것이 일반적인 실행 방법이다. 저 유전체 상수를 가지는 절연물막 때문에, 플루오린 함유 산화 규소(SIOF)막과 폴리테트라플루오로-에틸렌(polytetrafluoro-ethylene)막과 같은 유기물막을 구비한 다양한 막이 제안되었다. 이 막들은 종종 플루오린을 함유하고 있으며, 그래서 배선 전도체 또는 금속 라인의 부식을 일으킨다. 더욱이, 이 막들은 금속에 의지할 수 있는 부착력을 제공하지 못하고 배선 전도체(또는 금속 라인)와 직접 접촉하도록 배열될 수 없었다. 그러므로, 종래에 알려진 산화 규소막은 배선 전도체 또는 금속 라인과 직접 접촉하는 막으로서 사용된다.
제2도를 참조하면, 저유전체 상수를 갖는 절연물막을 사용함으로써 다중 적층된 금속 구성을 형성하는 종래의 제2 방법에 관하여 설명될 것이다. 다중 적층된 금속 구성은 기판(60), 제1 산화 규소막(61), 제2 산화 규소막(62), 저유전체 상수를 갖는 저유전체막(63), 제3 산화 규소막(64), 금속 라인(배선 전도체;65), 및 장벽 금속(66)을 포함한다.
상기 언급된 층간 절연물막으로서 사용되는 산화 규소막 또는 BPSG막을 갖는 매장된 금속 라인을 형성하는 종래의 제1 방법에서, 에치 스토퍼막(도시된 예에서 질화 규소막)은 높은 상대 유전체 상수를 가진다. 그러므로, 금속 배선 재료를 에칭함으로써 배선 형태를 형성하는 전통적인 기술과 비교한 바와 같이, 인접한 금속 라인사이의 와선 용량이 증가되므로써 라인 지연 및 혼선이 일어난다. 상술한 점을 고려하여, 스토퍼로서의 질화 규소막은 두께가 감소되어야만 한다. 이 결과로, 에칭에 의해 배선 채널을 형성하면, 산화 규소막과 질화 규소막 사이의 에치 선택은 충분히 높아져야만 한다. 게다가, 질화 규소막은 원하지 않게 관통되어 에치 스토퍼막으로서 충분히 작용할 수 없게 된다. 금속 구성의 집적정도가 증가함에 따라, 인접한 금속 라인 사이의 와류 용량은 질화 규소막의 더 큰 영향하에 더 증가하게 된다. 그러므로, 질화 규소막은 두께가 더 감소되어야만 한다. 그러므로, 종래의 제1 방법은 다음과 그 후의 세대에 기대되는 고집적 회로의 제조에는 적용될 수가 없다. 예를 들어, 에치 스토퍼로서의 질화 규소막은 100nm의 두께를 가져야 된다고 가정된다. 이 결과로, 인접한 금속 라인 사이의 와류 용량은 약 10%정도 증가된다.
저유전체 상수를 가지는 절연물막의 사용이 주시될 것이다. 기술 경향에 따라, 층간 절연물막의 두께가 감소되지는 않는다. 그러므로, 고집적 회로에서는 배선층과 기판 사이 및 배선층들 사이의 와류 용량보다 인접한 금속 라인 사이의 와류 용량을 감소시키는 것이 가장 중요하다. 인접한 금속 라인 사이의 와류 용량은 인접한 금속 라인 사이에 저유전체 상수를 가지는 절연물막이 존재함으로써 효과적으로 억제될 수 있다. 다른 말로 하면, 저유전체 상수를 가지는 절연물막은 배선층 상에 덧씌우는 층으로서 형성될 필요가 없다.
제3도를 참조하면, 라인 핏치의 감소로 변화하는 전체 라인 용량 (×10-1fF/㎛)이 네 개의 다른 구성에 따라 구획되어 있다(도면에서 실선으로).
(1) 100nm의 두께를 가지는 질화막이 에치 스토퍼막으로서 배선 채널의 하부에 형성되어 있다.
(2) 산화 규소막이 금속 라인 사이에 삽입되어 있다.
(3) SIOF막이 금속 라인 사이에 삽입되어 있다.
(4) 플루오린 함유 무정형 탄소막이 금속 라인 사이에 삽입되어 있다.
더욱이, 기판과 배선층의 사이 및 인접한 금속 라인들 사이의 와류 용량은 구성중 하나에 관련하여 또한 점선으로 도시되어 있다. 도면에서, 횡좌표와 종좌표는 각각 라인 피치 및 용량을 나타낸다. 도면으로부터 이해되는 바와 같이, 인접한 금속 라인 사이의 와류 용량은 극적으로 증가되며 라인 피치의 감소를 따라가는 전체 라인 용량에서 더 큰 비율을 차지한다.
따라서, 본 발명의 목적은 효과적으로 억제된 와류 용량을 가지는 저-유전체막에 매장되는 배선 전도체(또는 금속 라인)를 구비한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 반도체 장치 제조방법을 제공하는데 있으며, 이것은 저-유전체막에 매장되는 배선 전도체(또는 금속 라인)를 쉽게 형성하고 배선 전도체 사이의 와류 용량을 효과적으로 억제하는 것이 가능하다.
본 발명의 한 형태에 따르면, 반도체층과; 상기 반도체층상에 형성된 제1 절연물막과; 그 사이에 남겨진 공간을 갖는 상기 제1 절연물막상에 형성된 제1 및 제2 배선 전도체와; 및 상기 공간에 매장된 제2 절연물막을 갖는 상기 제1 절연물막상에 형성된 제2 절연물막을 포함하는 반도체 장치가 제공된다. 상기 제2 절연물막은 상기 제1 절연물막보다 높은 에치비와 상기 제1 절연물막보다 낮은 상대 유전체 상수를 갖는다.
바람직하게는, 상기 제2 절연물막은 제1 절연물막이 산화 규소막일 때 플루오린이 첨가된 산화 규소막이나 플루오린 함유 무정형 탄소막중 어느 한쪽일 수 있다.
본 발명의 다른 형태에 따르면, 반도체층을 포함하는 반도체 장치 제조방법에 있어서, 상기 반도체층상에 제1 절연물막을 형성하는 단계와; 상기 제1 절연 물막상에 상기 제1 절연물막보다 높은 에치비와 상기 제1 절연물막보다 낮은 상대 유전체 상수를 갖는 제2 절연물막을 형성하는 단계와; 제1 및 제2 배선 채널을 형성하기 위하여 에치 스토퍼로서 상기 제1 절연물막을 사용함으로써 상기 제2 절연물막의 제1 및 제2 설정 부분을 선택적으로 에칭하는 단계와; 및 상기 제1 및 제2 배선 채널내에 제1 및 제2 배선 전도체를 선택적으로 형성하는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
상기 제2 절연물막은 제1 절연물막이 산화 규소막일 때 플루오린이 첨가된 산화 규소막이나 플루오린 함유 무정형 탄소막중 어느 한쪽일 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조방법은 제1 및 제2 하부 배선층 사이의 층간 절연물막(제1 절연물막)으로 사용된다는 것에 귀속한다. 상기 저유전체막 밑에 있는 층간 절연물막은 에치 스토퍼막으로서 작용한다. 상기 제2 특징은 배선 채널이 제2 절연물막으로서 저-유전체막에 형성된 금속 전도체막으로 충진된다는 것이다.
에치 스토퍼막으로서 층간 절연물막이 충분히 두껍기 때문에, 균일한 두께의 배선 채널이 쉽게 형성될 수 있다. 금속 라인 사이에 저-유전체 절연막을 사용하는 것은 와류 용량을 효과적으로 감소시킨다.
제1도는 매장된 금속 라인을 갖는 종래의 제1 반도체 장치 제조방법을 도시하는 단면도.
제2도는 저유전체막을 사용하는 종래의 제2 반도체 장치 제조방법을 도시하는 단면도.
제3도는 라인 피치에서의 증가로 변화하는 와류 용량을 비교하는 그래프.
제4(a)도 내지 제4(f)도는 본 발명의 제1 실시예에 따른 반도체 장치 제조공정을 도시하는 도면.
제5(a)도 내지 제5(f)도는 본 발명의 제2 실시예에 따른 반도체 장치 제조공정을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : SIOF막 13, 24 : 배선 채널
14, 25 : 접촉홀 16 : 주석막
17 : 알루미늄막 22 : 수소 함유 무정형 탄소막
23 : 플루오린 함유 무정형 탄소막
50 : 기판 51 : 제1 층간 절연물막
52 : 질화 규소막 53 : 제2 층간 절연물막
54 : 배선 채널 101, 101′: 소스 및 드레인 영역
102, 102′: 게이트 전극 103′: 전계 산화물
이제, 도면을 참조하여 본 발명의 몇 개의 바람직한 실시예를 설명할 것이다.
제4(a)도 내지 제4(f)도를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법이 도시되어 있다.
먼저 제4(a)도를 참조하면, 반도체 기판(10)은 MOS 트랜지스터를 포함하는 장치 영역을 가지고 있다. 정확하게, 반도체 기판(10)은 소스 및 드레인 영역(101), 게이트 전극(102), 및 전계 산화 규소막(103)을 가지고 있다. 제1 산화 규소막(11)은 0.6 ㎛의 두께로 플라스마 CVD에 의해 반도체 기판(10)상에 적층된다. 그런 다음, 제1 산화 규소막(11)은 평탄해 지도록 화학-기계적으로 매끈하게 닦여진다. 여기에서, 제1 산화 규소막(11)의 두께는 전계 산화 규소막(103)에서 0.5㎛로 조절된다. 그래서 평탄해진 제1 산화 규소막(11)상에 SIOF막(12)이 플라스마 CVD에 의해 0.5㎛의 두께로 적층된다. 예를 들면, SIOF막(12)의 적층은 각각 40sccm, 80sccm 및 70sccm의 유동비로 반응실로 공급되는 SiF4, O2및 Ar의 적층 가스를 이용함으로써 수행된다. 상기 반응실은 1.4 kW의 RF 전력에서 작동된다. 이 결과로, 상기 SIOF막(12)은 3.5의 상대 유전체 상수를 가진다.
다음에 제4(b)도를 참조하면, 채널 형상 저지 마스크가 전형적인 광석판 기술을 사용함으로써 SIOF막(12)상에 형성된다. 그런 다음, SIOF막(12)은 배선 채널(13)을 형성하도록 이방성(異方性) 드라이 에칭된다. 드라이 에칭은 전형적인 산화 규소막의 에칭 조건과 유사한 조건에서 수행된다. 예를 들면, 반응실은 300mT의 압력으로 유지된 1000W의 RF 전력에서 작동되며, 각각 200sccm, 20sccm 및 20sccm의 유동비로 Ar, CF4및 CHF3의 에칭 가스가 공급된다. 상술된 조건에서, SIOF막(12)은 제1 산화 규소막(11)의 대략 3배의 에치비로 에칭될 수 있다. 그러므로, 선택된 에치 깊이가 SIOF막(12)의 원하는 두께로부터 산출되기 전에 과도한 에칭이 수행되었더라도, 제1 산화 규소막(11) 전체가 에치 스토퍼막으로서 작용함으로써 균일한 두께의 배선 채널(13)이 얻어질 수 있다. 그러한 과도한 에칭은 고의적으로 수행될 수도 있으며, SIOF막(12) 두께의 불균일과 기판 평면에 따른 에치 깊이의 불안정을 고려하여 수행된다.
제4(c)도를 참조하면, 다른 저지 마스크는 전형적인 광석판 기술에 의해 SIOF막 상에 형성된다. SIOF막(12)의 저지 마스크와 배선 채널(13)을 통해 제1 산화 규소막(11)은 접촉홀(14; 도면에는 단지 하나만 도시되어 있다)이 형성되도록 이방성 에칭된다. 상기 이방성 에칭은 전형적인 산화 규소막 에칭조건에서 수행된다.
제4(d)도를 참조하면, 제2 산화 규소막(15)은 배선 채널(13)의 내부면과 접촉홀(14)을 포함하는 전체의 노출된 표면을 커버하도록 50nm의 두께로 플라스마 CVD 에 의해 적층된다. 그 후에, 제2 산화막(15)은 배선 채널(13)과 접촉홀(14)의 측벽을 커버하는 부위를 제외하고 다시 에칭된다. 다음에, 장벽 금속으로서 주석막(16)이 SIOF막(12)과 배선 채널(13) 및 접촉홀(14)의 측벽을 커버하도록 50nm의 두께로 CVD 또는 스퍼터링(sputtering)에 의해 적층된다. 상기 제2 산화 규소막(15)과 주석막(16)은 SIOF막(12)에 존재하는 플루오린과 짧게 서술될 금속 라인(또는 배선 전도체) 사이의 반응을 회피하도록 작용한다.
제4(e)도를 참조하면, 금속 라인(또는 배선 전도체)으로서 사용되는 알루미늄막(17)은 접촉홀(14)과 배선 채널(13)의 내부를 포함하는 전체 웨퍼면 상부에 CVD에 의해 적층된다.
제4(f)도를 참조하면, 상기 알루미늄막(17)은 배선 채널(13)과 접촉홀(14)에 채워진 부위를 제외하고 화학-기계적 폴리싱(polishing)에 의해 제거된다. 그래서, 17′로 도시된 금속 라인(또는 배선 전도체)이 형성된다.
상술한 바와 같이, 본 발명의 제1 실시예에 따르면, 배선층 밑에 있는 제1 산화 규소막(11) 전체는 에칭에 의해 배선 채널(13)을 형성할 때 에치 스토퍼막로서 작용한다. 그러므로, 종래의 제1 방법에 부합하여 서술된 바와 같이, 에치 스토퍼막이 에칭중에 관통되는 것을 피할 수가 있다. 이것은 채널 형성 공정을 용이하게 하는 증가된 에치 마진을 보증한다. 더욱이, 저유전체 상수의 SIOF막(12)이 인접한 금속 라인 또는 배선 전도체 사이에 존재하기 때문에, 금속 라인(또는 배선 전도체)에 수반되는 와류 용량이 약 10%정도 감소될 수 있다.
다음에 제5(a)도 내지 제5(f)도를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치 제조방법이 서술될 것이다.
처음에 제5(a)도를 참조하면, 반도체 기판(20)은 제1 실시예와 같이 소스 및 드레인 영역(201), 게이트 전극(202) 및 전계 산화 규소막(203)을 가진다. 제1 산화 규소막(21)은 0.6㎛의 두께로 반도체 기판(20)상에 적층된다. 그런 다음, 제1 산화 규소막(21)은 평탄해 지도록 화학-기계적으로 매끈하게 닦여진다. 여기서, 제1 산화 규소막(21)은 전계 산화 규소막(203)으로부터 0.5㎛로 조절된다. 평탄해진 제1 산화 규소막(21)상에 수소 함유 무정형 탄소막(22)과 플루오린 함유 무정형 탄소막(23)이 각각 10nm과 0.5㎛의 두께로 연속적으로 적층된다. 각 막의 적층은 플라스마 CVD에 의해 수행된다. 상기 수소 함유 무정형 탄소막(22)은 상기 제1 산화 규소막과 플루오린 함유 무정형 탄소막(23)의 부착력을 증가시키는 완충막으로서 작용한다.
예를 들면, 수소 함유 무정형 탄소막(22)과 플루오린 함유 무정형 탄소막(23)의 적층은 2mT의 압력이 유지되고 2kW의 RF전력에서 작동되는 반응실에서 수행된다. 상기 반응실에는 50sccm의 유동비로 CH4및 C2F가 배치 가스로서 공급된다. 그러므로, 상기 수소 함유 무정형 탄소막(23)과 플루오린 함유 무정형 탄소막은 연속적으로 적층된다. 이 결과로, 플루오린 무정형 탄소막(23)은 2.5의 상대 유전체 상수를 가진다.
다음에 제5(b)도 및 제5(c)도를 참조하면, 배선 채널(24)과 접촉홀(25)은 제1 실시예에서 서술된 것과 유사한 방법으로 형성된다. 배선 채널(24)을 형성하면, 제1 실시예에서 서술된 조건하에서 에칭이 수행된다. 특히, 반응실은 300mT의 압력으로 유지된 25W의 RF 전력에서 작동되며, 각각 200sccm, 150sccm 및 150sccm의 유동비로 Ar, Cl2및 O2의 에칭 가스가 공급된다. 상술된 조건에서, 플루오린 함유 무정형 탄소막(23)은 산화 규소막(21)의 대략 다섯 배의 에치비를 가진다. 그러므로, 선택된 에치 깊이가 플루오린 함유 무정형 탄소막(23)의 원하는 두께로부터 산출되기 전에 과도한 에칭이 수행되었더라도, 제1 산화 규소막(11) 전체가 에치 스토퍼막으로서 작용함으로써 균일한 두께의 배선 채널(13)이 얻어질 수 있다. 그러한 과도한 에칭은 고의적으로 수행될 수도 있으며, 플루오린 함유 무정형 탄소막(23) 두께의 불균일과 기판 평면에 따른 에치 깊이의 불안정을 고려하여 수행된다.
제5(d)도 내지 제5(f)도를 참조하면, 배선 채널(24)과 접촉홀(25)의 측벽은 제1 실시예와 유사한 방법으로 제2 산화 규소막(26)으로 코팅된다. 그 후에, 장벽 금속으로서 주석막(27)이 배치된다. 다음으로, 금속 라인(또는 배선 전도체)으로서 사용되는 알루미늄막(28)이 접촉홀(25)과 배선 채널(24)의 내부를 포함하는 전체 웨퍼면의 상부에 CVD에 의해 배치된다. 상기 알루미늄막(28)은 배선 채널(24)과 접촉홀(25)에 채워진 부위를 제외하고 화학-기계적 폴리싱(polishing)에 의해 제거된다. 그래서, 28′로 도시된 금속 라인(또는 배선 전도체)이 형성된다.
상술한 바와 같이, 본 발명의 제2 실시예에 따르면, 배선층 밑에 있는 제1 산화 규소막(21) 전체는 에칭에 의해 배선 채널(24)을 형성할 때 에치 스토퍼막으로서 작용한다. 그러므로, 종래의 제1 방법에 부합하여 서술된 바와 같이, 에치 스토퍼막이 에칭중에 관통되는 것을 피할 수가 있다. 이것은 채널 형성 공정을 용이하게 하는 증가된 에치 마진을 보증한다. 더욱이, 저유전체 상수의 플루오린 함유 무정형 탄소막(23)이 인접한 금속 라인 또는 배선 전도체 사이에 존재하기 때문에, 금속 라인에 수반되는 와류 용량이 약 30%정도 감소될 수 있다.
상술한 바와 같이, 본 발명인 반도체 장치 및 그 제조방법에서, 저유전체 상부와 고에치비를 갖는 상기 SIOF막 또는 유기 절연물막은 배선층의 금속 라인(또는 배선 전도체) 사이에 삽입된다. 그러므로, 배선층 밑에 있는 산화 규소막은 에치 스토퍼막으로서 작용한다. 에치 스토퍼막이 부가적으로 제공되는 종래의 제1 방법과 비교하면, 금속 라인(또는 배선 전도체) 형성 공정이 간단해 진다. 더욱이, 종래의 제1 방법에 사용된 에치 스토퍼막은 질화 규소막과 같은 고유전체막이다. 대조적으로, 본 발명에서는 저유전체 절연물막이 인접한 금속 라인 또는 배선 전도체 사이에 존재한다. 그러므로, 금속 라인(또는 배선 전도체)에 수반되는 와류 용량이 약 10 내지 30%정도 감소된다.
지금까지 몇 개의 바람직한 실시예에 부합하여 서술되는 동안, 다른 다양한 방법이 본 발명이 속하는 분야의 당업자에게 손쉽게 이해되었을 것이다. 예를 들면, 적층은 공지된 다른 다양한 기술을 사용함으로써 수행되어도 좋다. 게다가, 에칭 조건은 상술된 것과 다를 수도 있다. 반도체 장치상의 단일 배선층이 서술될 지라도, 본 발명은 다중으로 적층된 금속 구성의 제2 및 다음의 배선층의 형성에 적용될 수 있다.

Claims (6)

  1. 반도체층과; 상기 반도체층상에 형성된 제1 절연물막과; 그 사이에 남겨진 공간을 갖는 상기 제1 절연물막상에 형성된 제1 및 제2 배선 전도체와; 및 상기 공간에 매장된 제2 절연물막을 갖는 상기 제1 절연물막상에 형성된 제2 절연물막을 포함하며; 상기 제2 절연물막은 상기 제1 절연물막보다 높은 에치비와 상기 제1 절연물막보다 낮은 상대 유전체 상수를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 절연물막은 산화 규소막이며, 상기 제2 절연물막은 플루오린이 첨가된 산화 규소막인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 절연물막은 산화 규소막이며, 상기 제2 절연물막은 플루오린 함유 무정형 탄소인 것을 특징으로 하는 반도체 장치.
  4. 반도체층을 포함하는 반도체 장치 제조방법에 있어서, 상기 반도체층상에 제1 절연물막을 형성하는 단계와; 상기 제1 절연물막상에 상기 제1 절연물막보다 높은 에치비와 상기 제1 절연물막보다 낮은 상대 유전체 상수를 갖는 제2 절연물막을 형성하는 단계와; 제1 및 제2 배선 채널을 형성하기 위하여 에치 스토퍼로서 상기 제1 절연물막을 사용함으로써 상기 제2 절연물막의 제1 및 제2 설정 부분을 선택적으로 에칭하는 단계와; 및 상기 제1 및 제2 배선 채널내에 제1 및 제2 배선 전도체를 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제4항에 있어서, 상기 제1 절연물막은 산화 규소막이며, 상기 제2 절연물막은 플루오린이 첨가된 산화 규소막인 것을 특징으로 하는 반도체 장치 제조방법.
  6. 제4항에 있어서, 상기 제1 절연물막은 산화 규소막이며, 상기 제2 절연물막은 플루오린 함유 무정형 탄소인 것을 특징으로 하는 반도체 장치 제조방법.
KR1019970034240A 1996-07-19 1997-07-19 반도체 장치 및 그 제조 방법 KR100258044B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-190657 1996-07-19
JP8190657A JP3000935B2 (ja) 1996-07-19 1996-07-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR980012612A KR980012612A (ko) 1998-04-30
KR100258044B1 true KR100258044B1 (ko) 2000-06-01

Family

ID=16261744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970034240A KR100258044B1 (ko) 1996-07-19 1997-07-19 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
JP (1) JP3000935B2 (ko)
KR (1) KR100258044B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6277730B1 (en) 1998-02-17 2001-08-21 Matsushita Electronics Corporation Method of fabricating interconnects utilizing fluorine doped insulators and barrier layers
JP3305251B2 (ja) 1998-02-26 2002-07-22 松下電器産業株式会社 配線構造体の形成方法
JP3383236B2 (ja) 1998-12-01 2003-03-04 株式会社日立製作所 エッチング終点判定方法及びエッチング終点判定装置
JP3353743B2 (ja) 1999-05-18 2002-12-03 日本電気株式会社 半導体装置とその製造方法
KR20010010169A (ko) * 1999-07-16 2001-02-05 윤종용 불소화 실리콘 산화물 절연막이 형성된 강유전체 메모리 및 그 절연막 형성방법
KR20010046918A (ko) * 1999-11-16 2001-06-15 박종섭 이중 상감 금속 배선의 형성 방법

Also Published As

Publication number Publication date
KR980012612A (ko) 1998-04-30
JP3000935B2 (ja) 2000-01-17
JPH1041385A (ja) 1998-02-13

Similar Documents

Publication Publication Date Title
US6424044B1 (en) Use of boron carbide as an etch-stop and barrier layer for copper dual damascene metallization
US6531407B1 (en) Method, structure and process flow to reduce line-line capacitance with low-K material
US7622808B2 (en) Semiconductor device and having trench interconnection
US7045896B2 (en) Metal interconnect layer of semiconductor device and method for forming a metal interconnect layer
JP2917783B2 (ja) 半導体装置及びその製造方法
US20010003060A1 (en) Multilevel interconnecting structure in semiconductor device and method of forming the same
JP2000091422A (ja) 多層配線構造の製造方法
KR100258044B1 (ko) 반도체 장치 및 그 제조 방법
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US20020055243A1 (en) Gap-type metallic interconnect and method of manufacture
JP2003303880A (ja) 積層層間絶縁膜構造を利用した配線構造およびその製造方法
JP3186998B2 (ja) 半導体装置および半導体装置の製造方法
JPH10116904A (ja) 半導体装置の製造方法
KR20030050951A (ko) 반도체 소자의 금속배선 형성방법
US20070128853A1 (en) Method for forming inter-layer dielectric of low dielectric constant and method for forming copper wiring using the same
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
US7041592B2 (en) Method for forming a metal interconnection layer of a semiconductor device using a modified dual damascene process
JP2001044202A (ja) 半導体装置及びその製造方法
KR20030001356A (ko) 유기 폴리머층 및 저유전율층을 포함하는 이층으로 형성된영역에 상부 배선 및 접속 배선을 배치한 이중 다마신회로
JPH10335461A (ja) 半導体装置及び半導体装置の製造方法
KR20040059466A (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
JPH1064995A (ja) 半導体装置の製造方法
KR20050035024A (ko) 반도체 소자의 층간 절연막 형성 방법
KR0172726B1 (ko) 반도체 소자의 다층금속배선 형성방법
KR100547244B1 (ko) 반도체메모리소자의 메탈 비트라인 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee