JP2001044202A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001044202A
JP2001044202A JP11217085A JP21708599A JP2001044202A JP 2001044202 A JP2001044202 A JP 2001044202A JP 11217085 A JP11217085 A JP 11217085A JP 21708599 A JP21708599 A JP 21708599A JP 2001044202 A JP2001044202 A JP 2001044202A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
hsq
adhesion
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11217085A
Other languages
English (en)
Inventor
Tatsuya Usami
達矢 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11217085A priority Critical patent/JP2001044202A/ja
Priority to KR10-2000-0042957A priority patent/KR100370791B1/ko
Priority to US09/627,418 priority patent/US7148571B1/en
Priority to TW089115207A priority patent/TW473922B/zh
Publication of JP2001044202A publication Critical patent/JP2001044202A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02134—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material comprising hydrogen silsesquioxane, e.g. HSQ
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

(57)【要約】 【課題】 層間絶縁膜にＣｕ拡散バリア性を備える半導
体装置及びその製造方法を提供する。 【解決手段】 複数のＣｕ配線を有する半導体装置にお
いて、Ｃｕ配線１とシードＣｕ膜１１，メッキＣｕ膜１
２からなるＣｕ配線とがＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓ
ｉｌｓｅｓｑｕｉｏｘａｎｅ）膜３によって分離され、
ＨＳＱ膜３にはＣｕ配線１とシードＣｕ膜１１，メッキ
Ｃｕ膜１２とを電気的に接続するＣｕプラグを形成され
ている。Ｃｕプラグの側壁には、ＨＳＱ膜３とＣｕプラ
グとの密着性を高めるための密着用メタルであるＷ（タ
ングステン）膜４が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メタル配線用の層
間絶縁膜、特にＣｕ配線用の層間絶縁膜を有する半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置は、高集積化に伴って多層配
線構造が採用され、配線の高密度化も進められている。
また、近年においては、配線の低抵抗化、デバイスの高
速化を目的として配線及びプラグにＣｕを用い、層間絶
縁膜に低誘電率（Ｌｏｗ−ｋ）膜を用いた半導体装置が
開発されている。このＣｕを配線に用いた半導体装置で
は、層間絶縁膜中にＣｕが拡散しやすく、隣接配線間に
リーク電流が発生する。そのため、配線及びプラグと層
間絶縁膜との間には、バリアメタルといわれるＣｕの拡
散を防止する膜が必要である。
【０００３】図１８は、従来の半導体装置の断面図であ
る。Ｃｕ配線２１上には、プラズマＳｉＮ膜２２、有機
ポリマー膜２３、プラズマＳｉＮ膜２７が順次積層して
形成されている。プラズマＳｉＮ膜２２、有機ポリマー
膜２３、プラズマＳｉＮ膜２７にはビアホールが形成さ
れており、ビアホール内壁にはＴａＮ膜２４が形成され
ている。ＴａＮ膜２４の内側にはシードＣｕ膜２５が形
成されており、シードＣｕ膜２５の内側にはメッキＣｕ
膜２６が埋設されており、シードＣｕ膜２５とメッキＣ
ｕ膜２６とによりプラグを形成している。
【０００４】さらに、全面にプラズマＳｉＮ膜２８、有
機ポリマー膜２９、プラズマＳｉＮ膜３３が順次積層し
て形成されている。プラズマＳｉＮ膜２８、有機ポリマ
ー膜２９、プラズマＳｉＮ膜３３には開口部が形成され
ており、開口部内壁にはＴａＮ膜３０が形成されてい
る。ＴａＮ膜３０の内側にはシードＣｕ膜３１が形成さ
れており、シードＣｕ膜３１の内側にはメッキＣｕ膜３
２が埋設されており、シードＣｕ膜３１とメッキＣｕ膜
３２とによりＣｕ配線を形成している。
【０００５】図１９および図２０は、低誘電率の層間絶
縁膜として有機ポリマーを用い、バリアメタルとしてＴ
ａＮを用いた従来の半導体装置の製造方法を示す工程断
面図である。
【０００６】まず、図１９（Ａ）に示すように、Ｃｕ配
線２１上にプラズマＳｉＮ膜２２をＣＶＤ法により５０
０Å形成し、その上に有機ポリマー膜２３としてＰＡＥ
（ポリアリルエーテル）を約４０００Å塗布・焼成す
る。さらに、その上にプラズマＳｉＮ膜２７をＣＶＤ法
により１０００Å形成する。
【０００７】次に、図１９（Ｂ）に示すように、プラズ
マＳｉＮ膜２７の上にフォトレジスト３４を形成してフ
ォトレジスト３４をパターニングする。次に、図１９
（Ｃ）に示すように、そのフォトレジスト３４をマスク
としてプラズマＳｉＮ膜２７をエッチング除去し、その
後、図１９（Ｄ）に示すように、Ｏ2 ガスによりフォト
レジスト３４と有機ポリマー膜２３とを同時にエッチン
グ除去する。
【０００８】次に、エッチバックによりプラズマＳｉＮ
膜２２およびプラズマＳｉＮ２７膜をエッチングし、図
２０（Ｅ）に示すように、全面にバリアメタルとしてイ
オン化スパッタ法によりＴａＮ膜２４を２００Å形成す
る。さらに、図２０（Ｆ）に示すように、シードＣｕ膜
２５をスパッタ法により１０００Å形成後、図２０
（Ｇ）に示すように、メッキＣｕ膜２６を８０００Å埋
設する。次に、図２０（Ｈ）に示すように、シードＣｕ
膜２５とメッキＣｕ膜２６とＴａＮ膜２４を化学的機械
研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈｉｎｇ：）法を用いて除去してプラグ
を形成する。
【０００９】さらに、同様の工程を繰り返してＣｕ配線
を形成し、図１８に示す半導体装置を得る。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
装置では、有機ポリマーは、Ｃｕ拡散バリア性に優れて
いないため、バリアメタルの膜厚を比較的厚く（５００
Å以上）せざるを得ず、かつバリア性のあるＴａＮは、
Ｃｕと研磨レートの差が大きいため、Ｃｕ膜とＴａＮバ
リアメタル層のＣＭＰ時に、図２０（Ｈ）に示すよう
に、Ｃｕ膜にディッシング、リセスなどが発生し易い。
【００１１】また、図２１に示すように、ＳｉＮエッチ
バックまたはスパッタ前ＲＦエッチングの際には、ビア
・ホールの側壁にＣｕが付着して有機ポリマー（Ｌｏｗ
−ｋ）中にＣｕが拡散してしまうという可能性がある。
【００１２】さらに、図２２に示すように、デュアルダ
マシンなどの構造では、バリアメタルの埋設が高アスペ
クト比になり、特に底部付近のサイド部分ではバリアメ
タルが薄くなってしまう。さらに、下のＣｕ配線とのマ
ージンがとれない場合には、目ずれを起こしてしまい、
下の絶縁膜に穴を開けた状態になる。そうすると通常の
目ずれがない場合よりもここが細くなって深くなるので
この部分のバリアメタルの膜厚が薄くなってしまう。バ
リアメタルはある程度の膜厚がないとＣｕの拡散バリア
として機能せず、Ｃｕが絶縁膜中に拡散してしまう。し
たがって、層間絶縁膜側にある程度Ｃｕ拡散バリア性が
必要とされる。
【００１３】本発明の目的は、層間絶縁膜にＣｕ拡散バ
リア性を備える半導体装置及びその製造方法を提供する
ことにある。
【００１４】
【課題を解決するための手段】本発明は、複数のＣｕ配
線を有する半導体装置において、絶縁膜として少なくと
も１部にＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕ
ｉｏｘａｎｅ）を用いた材料を使用し、そのＨＳＱと接
する部分のＣｕ濃度が１０19ａｔｏｍｓ／ｃｍ 3 以上で
あることを特徴とする。
【００１５】また、本発明は、複数のＣｕ配線を有する
半導体装置において、絶縁膜として少なくとも１部にＨ
ＳＱを用いた材料を使用し、ＨＳＱとＣｕ配線との間に
密着用メタルを有することを特徴とする。
【００１６】また、本発明は、複数のＣｕ配線を有する
半導体装置の製造方法において、第１のＣｕ配線上にＣ
ｕ拡散バリア性を有する第１の低誘電率層間絶縁膜を形
成する工程と、前記第１の低誘電率層間絶縁膜にビアホ
ールを形成し、ビアホール内部にＣｕを埋設してＣｕプ
ラグを形成する工程と、さらに、全面にＣｕ拡散バリア
性を有する第２の低誘電率層間絶縁膜を形成する工程
と、前記第２の低誘電率層間絶縁膜に開口部を形成し、
開口部内部にＣｕを埋設して前記Ｃｕプラグに接続され
る第２のＣｕ配線を形成する工程と、を含むことを特徴
とする。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１８】図１は、本発明の半導体装置の第１の実施
の形態を示す断面図である。Ｃｕ配線１上には、プラズ
マＳｉＮ膜２、ＨＳＱ膜３、プラズマＳｉＮ膜７が順次
積層して形成されている。プラズマＳｉＮ膜２、ＨＳＱ
膜３、プラズマＳｉＮ膜７にはビアホールが形成されて
おり、ビアホール内壁には密着用メタルとしてＷ（タン
グステン）膜４が形成されている。Ｗ膜４の内側にはシ
ードＣｕ膜５が形成されており、シードＣｕ膜５の内側
にはメッキＣｕ膜６が埋設されており、シードＣｕ膜５
とメッキＣｕ膜６とによりプラグを形成している。
【００１９】さらに、全面にプラズマＳｉＮ膜８、ＨＳ
Ｑ膜９、プラズマＳｉＮ膜１３が順次積層して形成され
ている。プラズマＳｉＮ膜８、ＨＳＱ膜９、プラズマＳ
ｉＮ膜１３には開口部が形成されており、開口部内壁に
はＷ膜１０が形成されている。Ｗ膜１０の内側にはシー
ドＣｕ膜１１が形成されており、シードＣｕ膜１１の内
側にはメッキＣｕ膜１２が埋設されており、シードＣｕ
膜１１とメッキＣｕ膜１２とによりＣｕ配線を形成して
いる。
【００２０】隣接するＣｕ配線との最小間隔は、約０．
２〜０．３ミクロンである。また、この実施の形態で
は、シングルダマシン構造をとっているが、デュアルダ
マシン構造の方が有用である。
【００２１】次に、ＨＳＱがＣｕ拡散バリア性を有する
ことを説明する。
【００２２】図２および図３は、Ｐ型シリコン基板上に
低誘電率膜（Ｌｏｗ−ｋ）を乗せ、Ｈｇ電極を付けて電
界をかけた時に流れるリーク電流を測定した特性図であ
り、図２は、熱処理を行わなかった場合を示しており、
図３は、実際に７層配線のデバイスを作るときの温度と
時間に相当する４００℃７時間の熱処理を行った場合を
示している。
【００２３】図２および図３を比較し、熱処理をかけて
リーク電流に変動があるかどうかでＣｕ拡散バリア性が
判断される。拡散しているとＣｕのイオンが低誘電率膜
（Ｌｏｗ−ｋ）に入り込んでリーク電流が大きくなり、
リーク電流が大きくなる場合がＣｕ拡散バリア性がない
と判断される。図３を見ると、Ｏｒｇａｎｉｃ Ｐｏｌ
ｙｍｅｒ（有機ポリマー）２は、リーク電流が多くなっ
ているのがわかる。
【００２４】図４および図５は、Ｐ型シリコン基板上に
バリアメタルＴａがあって、その上にＣｕを乗せ、さら
に低誘電率膜（Ｌｏｗ−ｋ）を乗せ、Ｈｇ電極を付けて
電界をかけた時に流れるリーク電流を測定した特性図で
あり、図４は、熱処理を行わなかった場合を示してお
り、図５は、４００℃７時間の熱処理を行った場合を示
している。
【００２５】図５を見ると、Ｏｒｇａｎｉｃ Ｐｏｌｙ
ｍｅｒ１，２およびＩｎｏｒｇａｎｉｃ Ｐｏｌｙｍｅ
ｒ（無機ポリマー）１は、リーク電流が多くなってお
り、ＨＳＱ膜は、リーク電流があまり大きくならない。
【００２６】図６は、ＳＩＭＳ分析により４００℃７時
間の熱処理を行った場合の深さ方向のＣｕの濃度を測定
した特性図である。図６によると、Ｉｎｏｒｇａｎｉｃ
Ｐｏｌｙｍｅｒ１は、Ｃｕ界面から１０００Åの位置
で１０19ａｔｏｍｓ／ｃｍ3台のＣｕ濃度が存在する
が、ＨＳＱは１０18ａｔｏｍｓ／ｃｍ3 にとどまってい
ることがわかる。また、Ｉｎｏｒｇａｎｉｃ Ｐｏｌｙ
ｍｅｒ１が１０００ÅのＣｕ拡散があるのに対し、ＨＳ
Ｑは約５００ÅとＣｕ拡散が少ないことがわかる。ま
た、この結果より、絶縁膜中では１０19ａｔｏｍｓ／ｃ
ｍ3 台レベルでリーク電流に問題が発生することがわか
った。
【００２７】なお、図２〜図６において、プラズマＳｉ
Ｎ（ＰＥＳｉＮ）は、比較のために入れたものである。
【００２８】以上の測定結果により、ＨＳＱ膜は、Ｃｕ
拡散バリア性が有ると判断される。
【００２９】図７は、ＨＳＱ膜の熱処理前後のＣｕ濃度
を測定した特性図である。４００℃７時間熱処理を行っ
た場合は、Ｃｕ界面から５００Åの深さまでは拡散があ
るが、それ以上では拡散がないことがわかる。
【００３０】ここでは縦方向についての拡散をみている
が、横方向の拡散でも同様である。
【００３１】次に、図１に示す半導体装置の製造方法を
図８〜図１１の工程断面図を参照して説明する。
【００３２】まず、図８（Ａ）に示すように、Ｃｕ配線
１上にプラズマＳｉＮ膜２を５００Å形成し、その上に
ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）膜３を約４０００Å塗布・焼成する。さらに、そ
の上にプラズマＳｉＮ膜７を１０００Å形成する。プラ
ズマＳｉＮ膜２，７は、強度のないＨＳＱ膜３を保護す
るためのものであり、プラズマＳｉＮ膜２は、ＳｉＣ膜
でもよく、プラズマＳｉＮ膜７は、ＳｉＯ2 膜でもよ
い。
【００３３】次に、図８（Ｂ）に示すように、プラズマ
ＳｉＮ膜７の上にフォトレジスト１４を形成してフォト
レジスト１４をパターニングする。次に、図８（Ｃ）に
示すように、そのフォトレジスト１４をマスクにしてプ
ラズマＳｉＮ膜７とＨＳＱ膜３をエッチングする。その
後、図８（Ｄ）に示すように、フォトレジスト１４をＯ
2 プラズマアッシングにより除去する。この際、Ｃｕが
酸素に曝されると酸化するので、曝されない状態でアッ
シングする。
【００３４】次に、エッチバックによりプラズマＳｉＮ
膜２およびプラズマＳｉＮ７膜をエッチングし、図９
（Ｅ）に示すように、全面に、ＨＳＱ膜３との密着性を
高めるための密着用メタルとしてＷ膜４を２００Å形成
する。さらに、図９（Ｆ）に示すように、シードＣｕ膜
５を１０００Å形成後、図９（Ｇ）に示すように、メッ
キＣｕ膜６を８０００Å埋設する。次に、図９（Ｈ）に
示すように、シードＣｕ膜５とメッキＣｕ膜６とＷ膜４
をＣＭＰ法を用いて除去する。
【００３５】次に、図１０（Ｉ）に示すように、全面に
プラズマＳｉＮ膜８を５００Å形成し、その上にＨＳＱ
膜９を約４０００Å塗布・焼成する。さらに、その上に
プラズマＳｉＮ膜１３をＣＶＤ法により１０００Å形成
する。
【００３６】次に、図１０（Ｊ）に示すように、プラズ
マＳｉＮ膜の上にフォトレジスト１５を形成してフォト
レジスト１５をパターニングする。次に、図１０（Ｋ）
に示すように、そのフォトレジスト１５をマスクにして
プラズマＳｉＮ膜１３とＨＳＱ膜９をエッチングする。
その後、図１０（Ｌ）に示すように、フォトレジスト１
５をＯ2 プラズマアッシングにより除去する。
【００３７】次に、図１１（Ｍ）に示すように、エッチ
バックによりプラズマＳｉＮ膜８およびプラズマＳｉＮ
膜１３をエッチングし、図１１（Ｎ）に示すように、全
面に密着用メタルとしてＷ膜１０をイオン化スパッタ法
により２００Å形成する。さらに、図１１（Ｏ）に示す
ように、シードＣｕ膜１１をイオン化スパッタ法により
１０００Å形成後、メッキＣｕ膜１２を８０００Å埋設
する。次に、図１１（Ｐ）に示すように、シードＣｕ膜
１１とメッキＣｕ膜１２とＷ膜１０をＣＭＰ法を用いて
除去する。
【００３８】上述した工程により、図１に示す半導体装
置を得ることができる。
【００３９】この第１の実施の形態では、密着用メタル
として、Ｃｕと研磨レートの差が小さいＷを用いている
ので、Ｃｕ膜とＷバリアメタル層のＣＭＰ時に、Ｃｕ膜
にディッシング、リセスなどが発生しない。
【００４０】なお、上述した第１の実施の形態では、Ｈ
ＳＱ膜とＣｕプラグとの間に密着用メタルとしてＷ膜を
設けたが、本発明は、ＨＳＱ膜がＣｕ拡散バリア性を備
えているので、ＨＳＱ膜とＣｕプラグとの間に密着用メ
タルを設けない場合にも適用あるものである。
【００４１】次に、本発明の半導体装置の第２の実施の
形態について説明する。
【００４２】図１２は、本発明の半導体装置の第２の実
施の形態を示す断面図である。Ｃｕ配線１０１上には、
ＨＳＱ膜１０２、ＰＡＥ（ポリアリルエーテル）膜１０
３、ＨＳＱ膜１０７が順次積層して形成されている。Ｈ
ＳＱ膜１０２、ＰＡＥ膜１０３、ＨＳＱ膜１０７にはビ
アホールが形成されており、ビアホール内壁にはＴａＮ
膜１０４が形成されている。ＴａＮ膜１０４の内側には
シードＣｕ膜１０５が形成されており、シードＣｕ膜１
０５の内側にはメッキＣｕ膜１０６が埋設されており、
シードＣｕ膜１０５とメッキＣｕ膜１０６とによりプラ
グを形成している。
【００４３】さらに、全面にＨＳＱ膜１０８、ＰＡＥ膜
１０９、ＨＳＱ膜１１３が順次積層して形成されてい
る。ＨＳＱ膜１０８、ＰＡＥ膜１０９、ＨＳＱ膜１１３
には開口部が形成されており、開口部内壁にはＴａＮ膜
１１０が形成されている。ＴａＮ膜１１０の内側にはシ
ードＣｕ膜１１１が形成されており、シードＣｕ膜１１
１の内側にはメッキＣｕ膜１１２が埋設されており、シ
ードＣｕ膜１１１とメッキＣｕ膜１１２とによりＣｕ配
線を形成している。
【００４４】この第２の実施の形態では、従来のＳｉＮ
の誘電率が７〜８であるのに対し、ＨＳＱの誘電率が３
であるため、上下Ｃｕ配線間の配線間容量を低減するこ
とができる。
【００４５】次に、図１２に示す半導体装置の製造方法
を図１３〜図１７の工程断面図を参照して説明する。
【００４６】まず、図１３（Ａ）に示すように、Ｃｕ配
線１０１上にＨＳＱ膜１０２を約１０００Å塗布・焼成
し、その上にＰＡＥ膜１０３を約４０００Å塗布・焼成
する。さらに、その上にＨＳＱ膜１０７を１５００Å塗
布・焼成する。
【００４７】その後、図１３（Ｂ）に示すように、ＨＳ
Ｑ膜１０７上にフォトレジスト１１４を形成してフォト
レジスト１１４をパターニングし、図１３（Ｃ）に示す
ように、そのフォトレジスト１１４をマスクにしてＨＳ
Ｑ膜１０７を加工する。
【００４８】次に、図１３（Ｄ）に示すように、フォト
レジスト１１４とＰＡＥ膜１０３とを同時にＯ2 ガスに
よりエッチング除去する。このとき、ＨＳＱ膜１０２を
エッチングストッパーとする。次に、図１４（Ｅ）に示
すように、全体をエッチバックし、Ｃｕ配線１０１を露
出させる。
【００４９】その後、図１４（Ｆ）に示すように、Ｔａ
Ｎ膜１０４をイオン化スパッタ法により約２００Å形成
する。次に、図１４（Ｇ）に示すように、シードＣｕ膜
１０５をイオン化スパッタ法により３００Å形成し、メ
ッキＣｕ膜１０６を埋設する。次に、図１４（Ｈ）に示
すように、余分なメッキＣｕ膜１０６、シードＣｕ膜１
０５、ＴａＮ膜１０４をＣＭＰ法により除去する。
【００５０】次に、図１５（Ｉ）に示すように、全面に
ＨＳＱ膜１０８を１０００Å塗布・焼成し、その上に、
図１５（Ｊ）に示すように、ＰＡＥ膜１０９を４０００
Å形成する。その後、図１５（Ｋ）に示すように、ＨＳ
Ｑ膜１１３を１５００Å塗布・焼成する。
【００５１】次に、図１６（Ｌ）に示すように、溝配線
形成予定部分にフォトレジスト１１５をパターニング
し、図１６（Ｍ）に示すように、そのフォトレジスト１
１５をマスクにＨＳＱ膜１１３を加工する。
【００５２】次に、図１６（Ｎ）に示すように、フォト
レジスト１１５とＰＡＥ膜１０９とを同時にＯ2 ガスに
よりエッチング除去し、その後、図１７（Ｏ）に示すよ
うに、ＨＳＱ膜１０８をエッチバックしてシードＣｕ膜
１０５、メッキＣｕ膜１０６を露出させる。
【００５３】次に、図１７（Ｐ）に示すように、ＴａＮ
膜１１０、シードＣｕ膜１１１を順次スパッタ法により
それぞれ２００Å、３００Å形成し、メッキＣｕ膜１１
２を埋設する。その後、図１７（Ｑ）に示すように、余
分なメッキＣｕ膜１１２、シードＣｕ膜１１１、ＴａＮ
膜１１０をＣＭＰ法により除去する。
【００５４】上述した工程により、図１２に示す半導体
装置を得ることができる。
【００５５】なお、上述した第１及び第２の実施の形態
では、２層配線構造の場合について説明したが、本発明
は、より多層の配線構造にも適用あるものである。
【００５６】
【発明の効果】以上説明したように、本発明の第１の実
施の形態では、ＨＳＱ膜がＣｕ拡散バリア性に優れてい
るため、Ｃｕ膜の下の密着用メタルとしてＣｕの拡散バ
リア性のないものを使用しても配線間リーク電流が発生
しない。また、Ｃｕ膜の下の密着用メタルは、Ｃｕ−Ｃ
ＭＰでＣｕと選択比が低いものを選択できるため、Ｃｕ
のディッシング、リセスが発生しない。
【００５７】また、本発明の第２の実施の形態では、従
来のＳｉＮの誘電率が７〜８であるのに対し、ＨＳＱの
誘電率が３であるため、上下Ｃｕ配線間の配線間容量を
低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す
断面図である。
【図２】Ｐ型シリコン基板上に低誘電率膜を乗せ、Ｈｇ
電極を付けて電界をかけた時に流れるリーク電流を測定
した特性図（熱処理を行わなかった場合）である。
【図３】Ｐ型シリコン基板上に低誘電率膜を乗せ、Ｈｇ
電極を付けて電界をかけた時に流れるリーク電流を測定
した特性図（熱処理を行った場合）である。
【図４】Ｐ型シリコン基板上にＴａ、Ｃｕ、低誘電率膜
を乗せ、Ｈｇ電極を付けて電界をかけた時に流れるリー
ク電流を測定した特性図（熱処理を行わなかった場合）
である。
【図５】Ｐ型シリコン基板上にＴａ、Ｃｕ、低誘電率膜
を乗せ、Ｈｇ電極を付けて電界をかけた時に流れるリー
ク電流を測定した特性図（熱処理を行った場合）であ
る。
【図６】シムス分析により深さ方向のＣｕの濃度を測定
した特性図である。
【図７】ＨＳＱ膜の熱処理前後のＣｕ濃度を測定した特
性図である。
【図８】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明する工程断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の
製造方法を説明する工程断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１２】本発明の半導体装置の第２の実施の形態を示
す断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置
の製造方法を説明する工程断面図である。
【図１８】従来の半導体装置の断面図である。
【図１９】従来の半導体装置の製造方法を示す工程断面
図である。
【図２０】従来の半導体装置の製造方法を示す工程断面
図である。
【図２１】ビア・ホールの側壁にＣｕが付着する状態を
説明する図である。
【図２２】目ずれを起こしてバリアメタルの膜厚が薄く
なってしまう状態を示す図である。
【符号の説明】
１，１０１ Ｃｕ配線 ２，７，８，１３ プラズマＳｉＮ膜 ３，９，１０２，１０７，１０８，１１３ ＨＳＱ膜 ４，１０ Ｗ膜 ５，１１，１０５，１１１ シードＣｕ膜 ６，１２，１０６，１１２ メッキＣｕ膜 １４，１５，１１４，１１５ フォトレジスト １０３，１０９ ＰＡＥ膜 １０４，１１０ ＴａＮ膜
フロントページの続き Ｆターム(参考） 5F033 HH11 HH19 JJ11 JJ19 MM01 MM12 MM13 NN06 NN07 PP15 PP27 PP28 QQ09 QQ37 QQ48 RR01 RR06 RR21 SS15 SS22 TT02 TT04 WW04 XX14 XX24 XX28 5F058 AA10 AD01 AD05 AD09 AD10 AF04 AG01 AH01 AH02 BA20 BD02 BD04 BD10 BD19 BF07 BF46 BJ01 BJ02

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】複数のＣｕ配線を有する半導体装置におい
    て、絶縁膜として少なくとも１部にＨＳＱ（Ｈｙｄｒｏ
    ｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）を用いた材料
    を使用し、そのＨＳＱと接する部分のＣｕ濃度が１０19
    ａｔｏｍｓ／ｃｍ3 以上であることを特徴とする半導体
    装置。
  2. 【請求項２】複数のＣｕ配線を有する半導体装置におい
    て、絶縁膜として少なくとも１部にＨＳＱを用いた材料
    を使用し、ＨＳＱとＣｕ配線との間に密着用メタルを有
    することを特徴とする半導体装置。
  3. 【請求項３】前記密着用メタルは、Ｃｕと研磨レートの
    差が小さいことを特徴とする請求項２に記載の半導体装
    置。
  4. 【請求項４】前記密着用メタルがＷ（タングステン）で
    あることを特徴とする請求項２または３に記載の半導体
    装置。
  5. 【請求項５】複数のＣｕ配線を有する半導体装置の製造
    方法において、 第１のＣｕ配線上にＣｕ拡散バリア性を有する第１の低
    誘電率層間絶縁膜を形成する工程と、 前記第１の低誘電率層間絶縁膜にビアホールを形成し、
    ビアホール内部にＣｕを埋設してＣｕプラグを形成する
    工程と、 さらに、全面にＣｕ拡散バリア性を有する第２の低誘電
    率層間絶縁膜を形成する工程と、 前記第２の低誘電率層間絶縁膜に開口部を形成し、開口
    部内部にＣｕを埋設して前記Ｃｕプラグに接続される第
    ２のＣｕ配線を形成する工程と、を含むことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】前記Ｃｕプラグの側壁に前記第１の低誘電
    率層間絶縁膜とＣｕプラグとの密着性を高めるための密
    着用メタルを形成する工程を含むことを特徴とする請求
    項５に記載の半導体装置の製造方法。
  7. 【請求項７】前記第１および第２の低誘電率層間絶縁膜
    がＨＳＱ膜であることを特徴とする請求項５または６に
    記載の半導体装置の製造方法。
  8. 【請求項８】前記密着用メタルは、Ｃｕと研磨レートの
    差が小さいことを特徴とする請求項６または７に記載の
    半導体装置の製造方法。
  9. 【請求項９】前記密着用メタルがＷ（タングステン）で
    あることを特徴とする請求項６〜８のいずれかに記載の
    半導体装置の製造方法。
JP11217085A 1999-07-30 1999-07-30 半導体装置及びその製造方法 Pending JP2001044202A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11217085A JP2001044202A (ja) 1999-07-30 1999-07-30 半導体装置及びその製造方法
KR10-2000-0042957A KR100370791B1 (ko) 1999-07-30 2000-07-26 반도체 장치 및 그 제조 방법
US09/627,418 US7148571B1 (en) 1999-07-30 2000-07-27 Semiconductor device and method of manufacturing the same
TW089115207A TW473922B (en) 1999-07-30 2000-07-28 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11217085A JP2001044202A (ja) 1999-07-30 1999-07-30 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2002216613A Division JP2003078008A (ja) 2002-07-25 2002-07-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2001044202A true JP2001044202A (ja) 2001-02-16

Family

ID=16698605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11217085A Pending JP2001044202A (ja) 1999-07-30 1999-07-30 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US7148571B1 (ja)
JP (1) JP2001044202A (ja)
KR (1) KR100370791B1 (ja)
TW (1) TW473922B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737744B2 (en) 2001-09-25 2004-05-18 Fujitsu Limited Semiconductor device including porous insulating material and manufacturing method therefor
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
JP2005033164A (ja) * 2003-07-09 2005-02-03 Hynix Semiconductor Inc 半導体素子の銅配線形成方法
JP2006128722A (ja) * 2002-04-12 2006-05-18 Renesas Technology Corp 半導体装置
JP2006523954A (ja) * 2003-04-17 2006-10-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 超小型電子相互接続構造の多層キャップ障壁
US7772700B2 (en) 2002-04-12 2010-08-10 Renesas Technology Corp. Semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04134827A (ja) 1990-09-27 1992-05-08 Toshiba Corp 半導体装置の製造方法
WO1995018190A1 (en) * 1993-12-27 1995-07-06 Kawasaki Steel Corporation Isolation film of semiconductor device, coating fluid for forming the film, and process for producing the film
TW371796B (en) * 1995-09-08 1999-10-11 Semiconductor Energy Lab Co Ltd Method and apparatus for manufacturing a semiconductor device
JP3304807B2 (ja) * 1997-03-13 2002-07-22 三菱電機株式会社 銅薄膜の成膜方法
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
SG70654A1 (en) 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
TW360949B (en) 1997-12-19 1999-06-11 United Microelectronics Corp Dual damascene process
JP3500564B2 (ja) * 1997-12-19 2004-02-23 富士通株式会社 半導体装置の製造方法
JP2921759B1 (ja) * 1998-03-31 1999-07-19 株式会社半導体理工学研究センター 半導体装置の製造方法
JP3955386B2 (ja) * 1998-04-09 2007-08-08 富士通株式会社 半導体装置及びその製造方法
US6111301A (en) * 1998-04-24 2000-08-29 International Business Machines Corporation Interconnection with integrated corrosion stop
JP4355039B2 (ja) 1998-05-07 2009-10-28 東京エレクトロン株式会社 半導体装置及び半導体装置の製造方法
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6127089A (en) * 1998-08-28 2000-10-03 Advanced Micro Devices, Inc. Interconnect structure with low k dielectric materials and method of making the same with single and dual damascene techniques
US6096648A (en) * 1999-01-26 2000-08-01 Amd Copper/low dielectric interconnect formation with reduced electromigration
JP2000243749A (ja) 1999-02-17 2000-09-08 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
US6121150A (en) * 1999-04-22 2000-09-19 Advanced Micro Devices, Inc. Sputter-resistant hardmask for damascene trench/via formation

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
US6737744B2 (en) 2001-09-25 2004-05-18 Fujitsu Limited Semiconductor device including porous insulating material and manufacturing method therefor
EP1296368A3 (en) * 2001-09-25 2004-12-01 Fujitsu Limited Semiconductor device including porous insulating material and manufacturing method thereof
JP2006128722A (ja) * 2002-04-12 2006-05-18 Renesas Technology Corp 半導体装置
US7772700B2 (en) 2002-04-12 2010-08-10 Renesas Technology Corp. Semiconductor device
US7986041B2 (en) 2002-04-12 2011-07-26 Renesas Electronics Corporation Semiconductor device
JP2006523954A (ja) * 2003-04-17 2006-10-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 超小型電子相互接続構造の多層キャップ障壁
JP2005033164A (ja) * 2003-07-09 2005-02-03 Hynix Semiconductor Inc 半導体素子の銅配線形成方法
JP4638140B2 (ja) * 2003-07-09 2011-02-23 マグナチップセミコンダクター有限会社 半導体素子の銅配線形成方法

Also Published As

Publication number Publication date
KR20010030005A (ko) 2001-04-16
TW473922B (en) 2002-01-21
KR100370791B1 (ko) 2003-02-05
US7148571B1 (en) 2006-12-12

Similar Documents

Publication Publication Date Title
US6297554B1 (en) Dual damascene interconnect structure with reduced parasitic capacitance
US6943111B2 (en) Barrier free copper interconnect by multi-layer copper seed
TW201007883A (en) Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
JP2003332418A (ja) 半導体装置及びその製造方法
JP2004356521A (ja) 半導体装置およびその製造方法
US20060110920A1 (en) Low temperature nitride used as cu barrier layer
KR100860133B1 (ko) 이온 주입에 의한 측벽 밀도의 국부적 증가
JP2000091422A (ja) 多層配線構造の製造方法
JPH10150105A (ja) 半導体装置及びその製造方法
US7196423B2 (en) Interconnect structure with dielectric barrier and fabrication method thereof
JP2002134612A (ja) 半導体装置及びその製造方法
JP2006324584A (ja) 半導体装置およびその製造方法
US20070141842A1 (en) Method of Manufacturing Semiconductor Device
JP2001044202A (ja) 半導体装置及びその製造方法
JP2010123586A (ja) 半導体装置、半導体装置の製造方法
JP2001007202A (ja) 半導体装置の製造方法
JP2000174019A (ja) 半導体装置及びその製造方法
JP2008098521A (ja) 半導体装置及び半導体装置の製造方法
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100960934B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
US6563221B1 (en) Connection structures for integrated circuits and processes for their formation
KR101150605B1 (ko) 반도체 소자 및 그 제조 방법
KR20070013894A (ko) 반도체 소자의 금속 배선 형성 방법
KR20090065529A (ko) 반도체장치 및 반도체장치의 제조방법
JP2003078008A (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020528