JP2003332418A - 半導体装置及びその製造方法 - Google Patents
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Abstract
を容易に加工することが可能な半導体装置を提供する。 【解決手段】 半導体基板の上に第1の絶縁膜が形成さ
れている。第1の絶縁膜の上に、絶縁性の金属窒化物か
らなる第2の絶縁膜が形成されている。第2の絶縁膜を
貫通し、第1の絶縁膜の上面よりも深い位置まで達する
が凹部が形成されている。この凹部内に導電部材が埋め
込まれている。
Description
の製造方法に関し、特に半導体基板上の絶縁膜に形成さ
れた凹部に導電部材を埋め込んだ配線構造を有する半導
体装置及びその製造方法に関する。
術の進歩に伴って、個々の半導体素子がますます微細化
されている。また、LSI内の配線も高密度化、多層
化、薄層化され、配線にかかる応力や、配線に流れる電
流密度が増加の一途をたどっている。配線に流れる電流
密度が増加すると、エレクトロマイグレーション(E
M)と呼ばれる配線の破断現象が生じやすくなる。エレ
クトロマイグレーションは、配線内を輸送される電子
が、配線を構成する金属原子に衝突し、金属原子が移動
及び拡散することにより生じると考えられている。半導
体素子の微細化に伴い、エレクトロマイグレーションに
よる素子の劣化現象がますます深刻化するため、高密度
の電流を流してもエレクトロマイグレーションの生じに
くい信頼性の高い配線材料及び配線構造の開発が必要と
なっている。
ションの生じにくい配線材料として銅が挙げられる。と
ころが、銅層は、アルミニウム層に比べて微細加工しに
くい。このため、銅配線を作製する有効な手法としてダ
マシン法が実用化されている。ダマシン法は、絶縁膜内
に予め配線用の溝を形成しておき、この溝内に銅を埋め
込み、余分な銅を除去することにより配線を形成する方
法である。配線用の溝と、上下の配線の接続用のための
ビアホールとを形成しておき、配線用の溝とビアホール
内に同時に配線部材を埋め込むデュアルダマシン法も知
られている。
微細化に伴って、配線を伝搬する電気信号の遅延が顕在
化する。電気信号の伝搬遅延を少なくするために、配線
材料の低抵抗化とともに、層間絶縁膜の低誘電率化が重
要である。層間絶縁膜の材料として低誘電率のものを使
用すると、従来の層間絶縁膜材料であるアンドープドシ
リケートガラス(酸化シリコン、以下、USGと記す)
やフッ素ドープドシリケートガラス(SiOF、以下、
FSGと記す)を使用した場合に比べて、配線用溝やビ
アホールの形成が困難になる。
分とする有機ポリマ、炭素含有酸化シリコン、及びこれ
らを多孔質化した材料が知られている。層間絶縁膜にこ
のような低誘電率絶縁材料を使用すると、以下のような
問題が生じ得る。
化学機械研磨(CMP)時の犠牲膜、ハードマスク等の
絶縁膜やバリアメタル層と、層間絶縁膜との密着性が低
下する。このため、CMP、熱処理、ボンディング等の
工程で熱力学的応力が発生すると、膜の剥がれが生じや
すい。
化シリコン等のエッチング停止層やハードマスクと、層
間絶縁膜とのエッチング選択比が小さい。このため、低
誘電率絶縁材料からなる層間絶縁膜をパターン加工し難
い。
によって、絶縁膜自体の機械的強度や熱的安定性が失わ
れる。これにより、製造途中に絶縁膜の破壊が生じる場
合がある。
場合、大気中の水分の吸収や、細孔を通じた酸化等によ
り、経時変化や劣化が生じやすい。本発明の目的は、層
間絶縁膜を低誘電率化しても、層間絶縁膜を容易に加工
することが可能な半導体装置及びその製造方法を提供す
ることである。
と、半導体基板の上に形成された第1の絶縁膜と、前記
第1の絶縁膜の上に形成され、絶縁性の金属窒化物から
なる第2の絶縁膜と、前記第2の絶縁膜を貫通し、前記
第1の絶縁膜の上面よりも深い位置まで達する凹部と、
前記凹部内に埋め込まれた導電部材とを有する半導体装
置が提供される。
として、第1の絶縁膜に凹部を形成することにより、上
記構成の半導体装置が得られる。本発明の他の観点によ
ると、半導体基板の上に形成され、複数の配線を含む下
側配線層と、前記下側配線層の上に配置され、複数の配
線を含む上側配線層と、前記下側配線層と前記上側配線
層との間に配置され、絶縁性の金属窒化物からなる層間
絶縁膜とを有する半導体装置が提供される。
ることにより、酸化シリコンを用いる場合に比べて、層
間絶縁膜の誘電率を低くすることが可能になる。また、
他の絶縁膜との密着性も高いため、半導体装置の信頼性
を高めることができる。
上に、絶縁材料からなる第1の絶縁膜を形成する工程
と、前記第1の絶縁膜の上に、絶縁性の金属窒化物から
なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜
をパターニングする工程と、パターニングされた前記第
2の絶縁膜をマスクとして、前記第1の絶縁膜をエッチ
ングする工程とを有する半導体装置の製造方法が提供さ
れる。
ンや炭素を主成分とした絶縁膜に対してエッチング選択
比を大きくすることができる。金属窒化物からなる層間
絶縁膜を容易に加工することができる。
ンや炭素を主成分とした絶縁膜に対してエッチング選択
比を大きくすることができる。金属窒化物からなる層間
絶縁膜を容易に加工することができる。
上に、少なくとも表層部が絶縁性の金属窒化物で形成さ
れた第1の絶縁膜を形成する工程と、前記第1の絶縁膜
の上に、シリコンを含む無機絶縁材料からなる第2の絶
縁膜を形成する工程と、前記第2の絶縁膜及び第1の絶
縁膜の積層構造に凹部を形成する工程と、前記凹部内を
埋め込むように、前記第2の絶縁膜の上に導電材料から
なる導電膜を堆積させる工程と、前記第2の絶縁膜が露
出するまで、前記導電膜を研磨し、前記凹部内に前記導
電膜の一部を残す工程とを有する半導体装置の製造方法
が提供される。
る第1の絶縁膜が第2の絶縁膜で覆われている。このた
め、第1の絶縁膜が研磨液等に晒されることを防止でき
る。
よる半導体装置の断面図を示す。p型シリコンからなる
半導体基板1の表面上に素子分離絶縁膜2が形成され、
素子分離絶縁膜2によって活性領域が画定されている。
活性領域内にMOSトランジスタ3が形成されている。
MOSトランジスタ3は、ゲート絶縁膜3a、ゲート電
極3b、不純物拡散領域3c及び3dを含んで構成され
る。不純物拡散領域3c及び3dの一方がソース領域で
あり、他方がドレイン領域である。
極3bの両側の基板表層部に形成され、低濃度ドレイン
(LDD)構造を有する。ゲート電極3bの側面上に絶
縁性のサイドウォールスペーサ3eが形成されている。
サイドウォールスペーサ3eは、不純物拡散領域3c及
び3dの高濃度部にイオン注入する際のマスクとなる。
3を覆うように、酸化シリコン(SiO2)からなる第
1の層間絶縁膜4が形成されている。不純物拡散領域3
c及び3dに対応する位置に、それぞれ第1の層間絶縁
膜4を貫通するコンタクトホール4a及び4bが形成さ
れている。コンタクトホール4a及び4b内に、それぞ
れ導電性のプラグ5a及び5bが埋め込まれている。プ
ラグ5a及び5bは、側面及び底面を被覆する窒化チタ
ン(TiN)からなるバリアメタル層と、バリアメタル
層の上に形成されたタングステン部材とを含んで構成さ
れる。
からなる第1層目の配線7が形成されている。この配線
7は、プラグ5bを介してMOSトランジスタ3の不純
物拡散領域3dに接続されている。
線7を覆うように第2の層間絶縁膜8が形成されてい
る。第2の層間絶縁膜8は、酸化シリコン、ボロフォス
フォシリケートガラス(BPSG)、またはフォスフォ
シリケートガラス(PSG)で形成されている。プラグ
5aに対応する位置に、第2の層間絶縁膜8を貫通する
コンタクトホール8aが形成されている。このコンタク
トホール8a内に、導電性のプラグ9が埋め込まれてい
る。
フォトリソグラフィ、イオン注入、化学機械研磨(CM
P)等を用いて作製することができる。第2の層間絶縁
膜8の上に低誘電率絶縁材料からなる第3の層間絶縁膜
10、及び高抵抗窒化ジルコニウムからなる第1のマス
ク層11が形成されている。低誘電率絶縁材料として、
有機ポリマ、炭素含有酸化シリコン、またはこれらを多
孔質化した材料が挙げられる。第3の層間絶縁膜10及
び第1のマスク層11に、配線用溝10a及び10bが
形成されている。配線用溝10a及び10b内に、それ
ぞれ第2層目の配線12a及び12bが埋め込まれてい
る。
及び10bの側面及び底面を覆うバリアメタル層、バリ
アメタル層の表面を覆うシード層、シード層を覆い配線
用溝内に充填された主配線部材の3層構造を有する。バ
リアメタル層は、タンタル(Ta)、窒化タンタル(T
aN)、窒化チタン(TiN)等で形成されている。な
お、バリアメタル層がTa層とTaN層との積層構造と
される場合もある。シード層及び主配線部材は、銅また
は銅を主成分とする合金で形成されている。
11の上に、エッチングストッパ層15、第4の層間絶
縁膜16、及び第2のマスク層17がこの順番に積層さ
れている。エッチングストッパ層15は、炭化シリコン
(SiC)または窒化シリコン(SiN)で形成されて
いる。第4の層間絶縁膜16は、低誘電率絶縁材料で形
成されている。第2のマスク層17は、高抵抗窒化ジル
コニウムで形成されている。
16に、第4の層間絶縁膜16の厚さ方向の途中まで達
する配線用溝18が形成されている。さらに、第4の層
間絶縁膜16及びエッチングストッパ層15に、配線用
溝18の底面と第2層目の配線12aの上面とを接続す
るビアホール19が形成されている。
3層目の配線20が埋め込まれている。第3層目の配線
20は、配線用溝18及びビアホール19の側面及び底
面を覆うバリアメタル層、このバリアメタル層を覆うシ
ード層、及びシード層を覆い配線用溝18とビアホール
19との内部に充填された主配線部材で構成される。バ
リアメタル層、シード層、及び主配線部材の材料は、第
2層目の配線12aのこれらの材料と同じである。
0の上に、窒化ジルコニウムからなるカバー層21が形
成されている。カバー層21のうち配線20の上の部分
21bが低抵抗であり、第2のマスク層17の上の部分
21aが高抵抗である。このため、低抵抗の部分21b
を介して、第3層目の配線20を、それよりも上層の配
線に電気的に接続することができる。
実施例による半導体装置の製造方法について説明する。
図2(A)に示すように、第2の層間絶縁膜8及びプラ
グ9の上に、低誘電率絶縁材料からなる第3の層間絶縁
膜10を形成する。低誘電率絶縁材料として有機ポリマ
を使用する場合には、有機溶媒に溶解させたポリマを基
板表面に回転塗布することにより形成することができ
る。また、低誘電率絶縁材料として炭素含有酸化シリコ
ンを使用する場合には、プラズマ励起化学気相成長(P
E−CVD)により第3の層間絶縁膜10を形成するこ
とができる。また、低誘電率絶縁材料として多孔質化し
た絶縁物を使用する場合には、ゾルゲル法による加水分
解と縮重合、不安定成分の熱分解と鋳型中間構造物の形
成、及び鋳型中間構造物の熱分解を経て、膜中に中空体
を形成することにより第3の層間絶縁膜10を作製する
ことができる。この熱分解のために、400℃程度の熱
処理が必要となる。
ニウムからなる第1のマスク層11を、CVDにより形
成する。使用する原料は、テトラキスジエチルアミノジ
ルコニウム(Zr(N(C2H5)2)4)とアンモニア
(NH3)である。成膜温度は300〜400℃であ
る。なお、アンモニアは必ずしも添加しなくてもよい。
この条件で、窒化酸化シリコン、窒化シリコン、フッ化
酸化シリコン、または低誘電率有機ポリマの上に窒化ジ
ルコニウムを成長させると、形成された窒化ジルコニウ
ムは絶縁体になる。なお、後述するように、金属表面の
上に、この条件で窒化ジルコニウムを成長させると、形
成された窒化ジルコニウムは導電性を示す。
11に、図1に示した第2層目の配線12a、12bに
対応する開口11aを形成する。第1のマスク層11の
エッチングは、塩素(Cl2)系または臭化水素(HB
r)系のガスを用いたドライエッチングにより行うこと
ができる。
11をマスクとして、第3の層間絶縁膜10をエッチン
グし、配線用溝10aを形成する。第3の層間絶縁膜1
0が有機ポリマで形成されている場合には、例えば水素
と窒素との混合ガスのプラズマを用いて第3の層間絶縁
膜10をエッチングすることができる。
の側面、底面、及び第1のマスク層11の上面を覆うT
a、TaN、TiN等からなるバリアメタル層12A
を、スパッタリングにより形成する。バリアメタル層1
2Aの上に、銅からなるシード層12Bをスパッタリン
グにより形成する。なお、シード層12Bを、ステップ
カバレッジの良好な自己イオン化プラズマを用いたスパ
ッタリングにより形成してもよい。シード層12Bの表
面に電解めっきを施すことにより、銅層12Cを形成す
る。
て、銅層12C、シード層12B、及びバリアメタル層
12Aのうち不要部分を除去する。配線用溝10a内
に、バリアメタル層12A、シード層12B、及び主配
線部材12Cからなる第2層目の配線12が残る。
11及び第2層目の配線12の上に、エッチングストッ
パ層15、第4の層間絶縁膜16、第2のマスク層1
7、及び第3のマスク層25をこの順番に形成する。
エッチングストッパ層15は、PE−CVDにより形成
することができる。炭化シリコン膜を形成する場合に
は、原料ガスとしてメチルシラン系の有機シランを用
い、必要に応じてメタン、アンモニア、窒素、ヘリウム
等のガスを添加する。窒化シリコン膜を形成する場合に
は、シリコン原料としてモノシラン、ジシラン、有機シ
ラン等を使用し、窒素原料として窒素ガスまたはアンモ
ニアを使用することができる。
照して説明した第3の層間絶縁膜10と同様の方法で形
成することができる。窒化ジルコニウムからなる第2の
マスク層17は、図2(A)を参照して説明した第1の
マスク層11と同様の方法で形成することができる。
は窒化シリコンで形成されている。第3のマスク層25
の成膜方法は、エッチングストッパ層15の形成方法と
同様である。
25の上にレジストパターンを形成して第3のマスク層
25を部分的にエッチングすることにより、図1に示し
た配線用溝18に対応する開口25aを形成する。開口
25aを形成するためのマスクとして用いたレジストパ
ターンを除去し、新たに第2のマスク層17及び第3の
マスク層25の上にマスクパターンを形成する。このマ
スクパターンをマスクとして第2のマスク層17をエッ
チングすることにより、図1に示したビアホール19に
対応する開口17aを形成する。開口17aを形成した
後、マスクとして使用したレジストパターンを除去す
る。
17及び第3のマスク層25をマスクとして、開口17
aの底面に露出した第4の層間絶縁膜16を、その厚さ
方向の途中までエッチングする。これにより、凹部16
aが形成される。第4の層間絶縁膜16のエッチング
は、図2(C)を参照して説明した第3の層間絶縁膜1
0のエッチングと同様の方法で行うことができる。
25をマスクとして、開口25aの底面に露出している
第2のマスク層17をエッチングする。図5(J)に示
すように、第3のマスク層25及び第2のマスク層17
をマスクとして第4の層間絶縁膜16をエッチングす
る。図5(I)に示した凹部16aがさらに深くなり、
ビアホール19が形成される。この段階では、ビアホー
ル19の底面にエッチングストッパ膜15が残ってい
る。また、凹部16aが形成されていなかった領域にお
いては、第4の層間絶縁膜16の厚さ方向の途中までエ
ッチングが進み、配線用溝18が形成される。
グストッパ膜15を除去して、第2層目の配線12の上
面を露出させる。エッチングストッパ膜15の除去は、
弗化炭素系ガスを主としたドライエッチングにより行う
ことができる。このとき、第3のマスク層25も除去さ
れる。
ホール19内に第3層目の配線20を埋め込む。配線2
0の形成は、図3(D)及び図3(E)を参照して説明
した第2層目の配線12の形成と同様の方法で行うこと
ができる。
0の上に、窒化ジルコニウムからなるカバー層21を形
成する。カバー層21の形成は、図2(A)を参照して
説明した第1のマスク層11の形成と同様の方法で行
う。この方法で窒化ジルコニウム膜を形成すると、配線
20の上の部分21bが低抵抗になり、第2のマスク層
17の上の部分21aが高抵抗になる。低抵抗の部分2
1bは実質的に導電性を示し、高抵抗の部分21aは実
質的に絶縁性を示す。
て電気抵抗を測定した結果について説明する。原料ガス
としてテトラキスジエチルアミノジルコニウムとアンモ
ニアを使用したCVDにより、酸化シリコン膜及び窒化
チタン膜の上に、窒化ジルコニウム膜を形成した。窒化
ジルコニウム膜の成長温度は380℃とした。
になるように窒化ジルコニウム膜を形成すると、その比
抵抗が数千μΩcm以上の絶縁膜になった。これに対
し、窒化チタン膜上に厚さが20nm以下になるように
窒化ジルコニウム膜を形成すると、その比抵抗が約30
0μΩcm以下の導電膜になった。なお、下地導電層の
材料が窒化チタンではなく銅である場合にも、同様に窒
化ジルコニウム膜は導電膜になる。この性質は、窒化ジ
ルコニウム膜をCVDではなく、スパッタリングや蒸着
等により形成する場合でも同様である。
して説明した第3の層間絶縁膜10のエッチング工程
で、マスクとして、窒化ジルコニウムからなる第1のマ
スク層11が使用される。このため、従来の窒化シリコ
ン等のマスクを使用する場合に比べて、エッチング選択
比を大きくすることができる。これにより、低誘電率絶
縁材料からなる層間絶縁膜の加工を容易に行うことが可
能になる。
の材料として、例えば窒化シリコンが使用されていた。
窒化シリコンの比誘電率は酸化シリコンに比べて高い。
このため、第3の層間絶縁膜10を低誘電率絶縁材料で
形成する効果が減殺されてしまう。これに対し、USG
膜上に形成した厚さ約15nm及び約30nmの窒化ジ
ルコニウム膜の比誘電率は、それぞれ2〜3、及び3.
5〜4であった。これは、酸化シリコンの比誘電率相当
またはそれ以下である。このため、配線間の寄生容量低
減効果を高めることができる。
1を窒化ジルコニウムで形成したが、その外に、ジルコ
ニウム、チタニウム、またはハフニウムを構成元素とし
て含む窒化物で形成してもよい。
体装置の断面図を示す。以下、図1に示した第1の実施
例による半導体装置との相違点について説明する。第1
の実施例では、第4の層間絶縁膜16にビアホール19
を形成するときのエッチングストッパ層15の材料とし
て炭化シリコンまたは窒化シリコンが使用されていた。
第2の実施例では、エッチングストッパ層15の代わり
に、窒化ジルコニウムからなるエッチングストッパ層3
0が配置されている。エッチングストッパ層30は、カ
バー膜21と同様に、配線12aの上の部分30bにお
いて低抵抗になり、第1のマスク層11の上の部分30
aにおいて高抵抗になる。
に露出したエッチングストッパ層15が除去されている
が、第2の実施例では、ビアホール19の底面にエッチ
ングストッパ層30が残されている。配線12aの上の
部分30bが低抵抗であるため、エッチングストッパ層
30を残した状態でも、第2層目の配線12aと第3層
目の配線20とを電気的に接続することができる。
ウムで形成することにより、低誘電率絶縁材料からなる
第4の層間絶縁膜16とエッチングストッパ層30との
エッチング選択比を大きくすることができる。
12aと第4の層間絶縁膜16との間に、窒化ジルコニ
ウムからなるエッチングストッパ層30が配置される。
このエッチングストッパ層30が接着層として働き、銅
からなる配線12aと第4の層間絶縁膜16との密着性
を高めることができる。実際に、銅表面上に厚さ5nm
及び15nmの窒化ジルコニウム膜を形成し、その上に
ダウケミカル社製の低誘電率有機ポリマであるSiLK
(ダウケミカル社の商標)からなる絶縁膜を形成し、テ
ープテストを行ったところ、SiLK絶縁膜の剥がれは
生じなかった。なお、SiLK絶縁膜は、SiLKの塗
布後、真空中において、320℃で90秒間のベーキン
グ及び400℃で30分間のキュアを行うことにより形
成した。
12aの上面が窒化ジルコニウムからなるエッチングス
トッパ層30で被覆されている。このエッチングストッ
パ層30は、配線12aを構成する銅が第4の層間絶縁
膜16内へ拡散することを防止するバリア層としても機
能する。以下、図11及び図12を参照して、窒化ジル
コニウム膜のバリア機能について説明する。
ジルコニウム膜との積層構造の耐圧特性を示す。横軸は
電界を単位「MV/cm」で表し、縦軸はリーク電流を
単位「A」で表す。
順番に形成した第1の試料、及びシリコン基板上にUS
G膜、窒化ジルコニウム膜、及び銅電極を順番に形成し
た第2の試料を準備した。第1の試料のUSG膜の厚さ
は47nmである。第2の試料のUSG膜の厚さは47
nmであり、窒化ジルコニウム膜の厚さは3.5nmで
ある。図中の黒四角が第1の試料のリーク電流を示し、
黒丸が第2の試料のリーク電流を示す。
/cmまで増加した時点で絶縁破壊が生じている。な
お、電界の増加速度は、0.1MV/cm・sである。
絶縁破壊は、銅電極中の銅原子がUSG膜中に拡散する
ことにより生ずると考えられる。これに対し、第2の試
料では、絶縁破壊の生じる電界が11.6MV/cmで
ある。このように、銅電極とUSG膜との間に窒化ジル
コニウム膜を挟むことにより、耐圧を高めることができ
る。この結果は、窒化ジルコニウム膜が、銅電極からU
SG膜への銅の拡散を抑制していることを示している。
により、リーク電流自体を低減させることもできる。図
12に、第3〜第5の試料で絶縁破壊が生ずるまでの平
均時間を示す。第3の試料は、シリコン基板上に厚さ4
7nmのUSG膜、及び銅電極を順番に形成した構造を
有する。第4の試料は、シリコン基板上に厚さ100n
mの熱酸化膜(Tox)及び銅電極を順番に形成した構
造を有する。第5の試料は、シリコン基板上に厚さ47
nmのUSG膜、厚さ3.5nmの窒化ジルコニウム
膜、及び銅電極を順番に形成した構造を有する。
で表し、縦軸は絶縁破壊が発生するまでの平均時間を単
位「秒」で表す。なお、環境温度は150℃とした。U
SG膜と銅電極との間に窒化ジルコニウム膜を挟むこと
により、電界の強さが同一の条件の下で、絶縁破壊まで
の平均時間が長くなっている。これは、窒化ジルコニウ
ム膜が、銅の拡散を抑制しているためである。
体装置の断面図を示す。以下、図1に示した第1の実施
例による半導体装置との相違点について説明する。第1
の実施例では、図1に示したように、第1のマスク層1
1とエッチングストッパ層15とが直接接触していた。
第3の実施例では第1のマスク層11とエッチングスト
ッパ層15との間に、構成元素としてシリコンを含んだ
無機絶縁材料、例えばUSG、炭化シリコン、または窒
化シリコン等からなる犠牲膜35が配置されている。以
下、図8及び図9を参照して、第3の実施例による半導
体装置の製造方法について説明する。
照して説明した第1の実施例による方法と同様の方法
で、第1のマスク層11までを形成する。第1のマスク
層11の上に、USGからなる犠牲膜35を形成する。
USG膜の形成は、原料ガスとしてシランまたはテトラ
エトキシシラン(TEOS)、酸化性ガスとして酸素
(O2)またはN2O、キャリアガスとしてアルゴン(A
r)または窒素(N2)を使用したCVDにより行うこ
とができる。なお、犠牲膜35を炭化シリコンまたは窒
化シリコンで形成してもよい。
第1のマスク層11に、配線用溝を形成するための開口
11aを形成する。図8(C)に示すように、犠牲膜3
5及び第1のマスク層11をマスクとして、第3の層間
絶縁膜10をエッチングし、配線用溝10aを形成す
る。
の内面上及び犠牲膜35の表面上に、バリアメタル層1
2A、シード層12Bを形成する。配線溝10a内を埋
め込むように、シード層12Bの表面上に主配線部材1
2Cをめっきにより形成する。
主配線部材12C、シード層12B、及びバリアメタル
層12Aの余分な部分を除去する。配線用溝10a内に
配線12が残る。このとき、窒化ジルコニウムからなる
第1のマスク層11が犠牲膜35で被覆されているた
め、第1のマスク層11がCMPの環境に晒されること
を防止できる。このとき、第1のマスク層11は、第3
の層間絶縁膜10と犠牲膜35との密着性を高める働き
をする。
ン膜上に、厚さ150nm及び厚さ450nmのSiL
K絶縁膜を形成した2種類の試料について密着強度試験
(mELT:modified edge lift off test)を行った
ところ、Kバリューはそれぞれ0.21及び0.30程
度であった。これに対し、熱酸化による酸化シリコン膜
の上に厚さ4nmの窒化ジルコニウム膜を形成し、その
上に厚さ250nmのSiLK絶縁膜を形成した試料の
Kバリューは0.48以上であった。このように、窒化
ジルコニウム膜が、酸化シリコン膜とSiLK絶縁膜と
の密着性を高めていることがわかる。
導体装置の断面図を示す。第4の実施例による半導体装
置の断面形状は、図1に示した第1の実施例による半導
体装置の断面形状と同一である。第1の実施例では、第
3の層間絶縁膜10及び第4の層間絶縁膜16が、Si
LK等の低誘電率絶縁材料で形成されていた。第4の実
施例では、第3の層間絶縁膜10及び第4の層間絶縁膜
16が、高抵抗の窒化ジルコニウムで形成されている。
G、炭化シリコン、または窒化シリコンで形成される。
第1のマスク層11をマスクとして、窒化ジルコニウム
からなる第3の層間絶縁膜10をエッチングすることに
より、配線用溝10aを形成することができる。窒化ジ
ルコニウムのエッチングは、塩素(Cl2)系ガスまた
は臭化水素(HBr)系ガスを用いたドライエッチング
により行うことができる。
(J)を参照して説明したデュアルダマシン法を用いて
形成される。第4の実施例の場合には、図4(F)〜図
5(I)に示した第3のマスク層25が、エッチングス
トッパ層15と同じ材料で形成され、第2のマスク層1
7が、USG、炭化シリコン、及び窒化シリコンのう
ち、第3のマスク層25の材料とは異なる材料で形成さ
れる。
縁膜の材料として窒化ジルコニウムが使用されている。
窒化ジルコニウムの誘電率は、酸化シリコンの誘電率よ
りも低くすることができる。このため、配線間の寄生容
量の低減を図ることが可能になる。
置された他の配線と、第3層目の配線20と同じ配線層
内に配置された他の配線とが交差する箇所において、両
者が、エッチングストッパ層15及び第3の層間絶縁膜
10の積層により絶縁される。両者の間の十分な寄生容
量低減効果を得るために、両者の交差部分において、第
3の層間絶縁膜10が両者の間隔の1/2以上を占める
ような構成とすることが好ましい。
用しないで成膜することができるため、製造工程を簡略
化することができる。窒化ジルコニウム膜の代わりに、
ジルコニウム、チタニウム、またはハフニウムを構成元
素として含む窒化物からなる膜を使用してもよい。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
明が導出される。 (付記1) 半導体基板の上に形成された第1の絶縁膜
と、前記第1の絶縁膜の上に形成され、絶縁性の金属窒
化物からなる第2の絶縁膜と、前記第2の絶縁膜を貫通
し、前記第1の絶縁膜の上面よりも深い位置まで達する
凹部と、前記凹部内に埋め込まれた導電部材とを有する
半導体装置。
び前記導電部材の上に形成され、前記導電部材上の部分
と、前記第2の絶縁膜上の部分との構成元素が同一であ
り、かつ前記導電部材上の部分の電気抵抗が前記第2の
絶縁膜上の部分の電気抵抗よりも低いキャップ層と、前
記キャップ層の上に形成され、該キャップ層のうち前記
導電部材上の部分に電気的に接続された上層配線とを有
する付記1に記載の半導体装置。
上に形成された第3の絶縁膜であって、前記凹部が、前
記第3の絶縁膜を貫通しており、構成元素としてシリコ
ンを含む無機絶縁材料からなる第3の絶縁膜を有する付
記1または2に記載の半導体装置。
3の絶縁膜よりも誘電率の低い絶縁材料で形成されてお
り、前記第1の絶縁膜の上に前記第3の絶縁膜を直接配
置した場合よりも、該第1の絶縁膜と第3の絶縁膜との
間に前記第2の絶縁膜が挿入されている場合の方が、前
記第3の絶縁膜の密着強度が高くなるように、前記第1
〜第3の絶縁膜の材料が選択されている付記3に記載の
半導体装置。
素として、ジルコニウム、チタニウム、及びハフニウム
からなる群より選択された1つの元素を含む窒化物であ
る付記1〜4のいずれかに記載の半導体装置。
主成分とする合金である付記1〜5のいずれかに記載の
半導体装置。 (付記7) 半導体基板の上に形成され、複数の配線を
含む下側配線層と、前記下側配線層の上に配置され、複
数の配線を含む上側配線層と、前記下側配線層と前記上
側配線層との間に配置され、絶縁性の金属窒化物からな
る層間絶縁膜とを有する半導体装置。
下側配線層の配線との交差部分において、両者の間隔の
1/2以上を前記層間絶縁膜が占めている付記7に記載
の半導体装置。
からなる第1の絶縁膜を形成する工程と、前記第1の絶
縁膜の上に、絶縁性の金属窒化物からなる第2の絶縁膜
を形成する工程と、前記第2の絶縁膜をパターニングす
る工程と、パターニングされた前記第2の絶縁膜をマス
クとして、前記第1の絶縁膜をエッチングする工程とを
有する半導体装置の製造方法。
元素として、ジルコニウム、チタニウム、及びハフニウ
ムからなる群より選択された1つの元素を含む窒化物で
ある付記9に記載の半導体装置の製造方法。
とも表層部が絶縁性の金属窒化物で形成された第1の絶
縁膜を形成する工程と、前記第1の絶縁膜の上に、シリ
コンを含む無機絶縁材料からなる第2の絶縁膜を形成す
る工程と、前記第2の絶縁膜及び第1の絶縁膜の積層構
造に凹部を形成する工程と、前記凹部内を埋め込むよう
に、前記第2の絶縁膜の上に導電材料からなる導電膜を
堆積させる工程と、前記第2の絶縁膜が露出するまで、
前記導電膜を研磨し、前記凹部内に前記導電膜の一部を
残す工程とを有する半導体装置の製造方法。
第2の絶縁膜よりも誘電率の低い絶縁材料で形成された
低誘電率膜と、該低誘電率膜の上に形成された絶縁性の
金属窒化物からなる窒化物層とを含む付記11に記載の
半導体装置の製造方法。
が、構成元素として、ジルコニウム、チタニウム、及び
ハフニウムからなる群より選択された1つの元素を含む
窒化物である付記11または12に記載の半導体装置の
製造方法。
低誘電率絶縁材料からなる絶縁膜をエッチングするとき
のマスクとして、絶縁性の金属窒化物を使用することに
より、エッチング選択比を大きくし、容易に絶縁膜をエ
ッチングすることができる。
る。
説明するための基板の断面図(その1)である。
説明するための基板の断面図(その2)である。
説明するための基板の断面図(その3)である。
説明するための基板の断面図(その4)である。
る。
る。
説明するための基板の断面図(その1)である。
説明するための基板の断面図(その2)である。
ある。
/USG/ZrN/銅構造の耐圧特性を示すグラフであ
る。
酸化膜/銅構造、及びシリコン/USG/ZrN/銅構
造の絶縁破壊に至るまでの平均時間を示すグラフであ
る。
Claims (10)
- 【請求項1】 半導体基板の上に形成された第1の絶縁
膜と、 前記第1の絶縁膜の上に形成され、絶縁性の金属窒化物
からなる第2の絶縁膜と、 前記第2の絶縁膜を貫通し、前記第1の絶縁膜の上面よ
りも深い位置まで達する凹部と、 前記凹部内に埋め込まれた導電部材とを有する半導体装
置。 - 【請求項2】 さらに、前記第2の絶縁膜及び前記導電
部材の上に形成され、前記導電部材上の部分と、前記第
2の絶縁膜上の部分との構成元素が同一であり、かつ前
記導電部材上の部分の電気抵抗が前記第2の絶縁膜上の
部分の電気抵抗よりも低いキャップ層と、 前記キャップ層の上に形成され、該キャップ層のうち前
記導電部材上の部分に電気的に接続された上層配線とを
有する請求項1に記載の半導体装置。 - 【請求項3】 さらに、前記第2の絶縁膜の上に形成さ
れた第3の絶縁膜であって、前記凹部が、前記第3の絶
縁膜を貫通しており、構成元素としてシリコンを含む無
機絶縁材料からなる第3の絶縁膜を有する請求項1また
は2に記載の半導体装置。 - 【請求項4】 前記第1の絶縁膜が、前記第3の絶縁膜
よりも誘電率の低い絶縁材料で形成されており、前記第
1の絶縁膜の上に前記第3の絶縁膜を直接配置した場合
よりも、該第1の絶縁膜と第3の絶縁膜との間に前記第
2の絶縁膜が挿入されている場合の方が、前記第3の絶
縁膜の密着強度が高くなるように、前記第1〜第3の絶
縁膜の材料が選択されている請求項3に記載の半導体装
置。 - 【請求項5】 前記第2の絶縁膜が、構成元素として、
ジルコニウム、チタニウム、及びハフニウムからなる群
より選択された1つの元素を含む窒化物である請求項1
〜4のいずれかに記載の半導体装置。 - 【請求項6】 半導体基板の上に形成され、複数の配線
を含む下側配線層と、 前記下側配線層の上に配置され、複数の配線を含む上側
配線層と、 前記下側配線層と前記上側配線層との間に配置され、絶
縁性の金属窒化物からなる層間絶縁膜とを有する半導体
装置。 - 【請求項7】 半導体基板の上に、絶縁材料からなる第
1の絶縁膜を形成する工程と、 前記第1の絶縁膜の上に、絶縁性の金属窒化物からなる
第2の絶縁膜を形成する工程と、 前記第2の絶縁膜をパターニングする工程と、 パターニングされた前記第2の絶縁膜をマスクとして、
前記第1の絶縁膜をエッチングする工程とを有する半導
体装置の製造方法。 - 【請求項8】 前記第2の絶縁膜が、構成元素として、
ジルコニウム、チタニウム、及びハフニウムからなる群
より選択された1つの元素を含む窒化物である請求項7
に記載の半導体装置の製造方法。 - 【請求項9】 半導体基板の上に、少なくとも表層部が
絶縁性の金属窒化物で形成された第1の絶縁膜を形成す
る工程と、 前記第1の絶縁膜の上に、シリコンを含む無機絶縁材料
からなる第2の絶縁膜を形成する工程と、 前記第2の絶縁膜及び第1の絶縁膜の積層構造に凹部を
形成する工程と、前記凹部内を埋め込むように、前記第
2の絶縁膜の上に導電材料からなる導電膜を堆積させる
工程と、 前記第2の絶縁膜が露出するまで、前記導電膜を研磨
し、前記凹部内に前記導電膜の一部を残す工程とを有す
る半導体装置の製造方法。 - 【請求項10】 前記絶縁性の金属窒化物が、構成元素
として、ジルコニウム、チタニウム、及びハフニウムか
らなる群より選択された1つの元素を含む窒化物である
請求項9に記載の半導体装置の製造方法。
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US11/362,872 US7256500B2 (en) | 2002-05-08 | 2006-02-28 | Semiconductor device using metal nitride as insulating film |
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US (4) | US7042093B2 (ja) |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007094044A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | 半導体装置の製造方法、及び半導体製造装置 |
JP2009071040A (ja) * | 2007-09-13 | 2009-04-02 | Ulvac Japan Ltd | 半導体装置の製造装置 |
WO2011059035A1 (ja) * | 2009-11-12 | 2011-05-19 | 株式会社 アルバック | 半導体装置の製造方法 |
JP2013080813A (ja) * | 2011-10-04 | 2013-05-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP2004247337A (ja) * | 2003-02-10 | 2004-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
US20040245636A1 (en) * | 2003-06-06 | 2004-12-09 | International Business Machines Corporation | Full removal of dual damascene metal level |
US7365001B2 (en) * | 2003-12-16 | 2008-04-29 | International Business Machines Corporation | Interconnect structures and methods of making thereof |
US6949457B1 (en) * | 2004-01-21 | 2005-09-27 | Kla-Tencor Technologies Corporation | Barrier enhancement |
KR20050114784A (ko) * | 2004-06-01 | 2005-12-07 | 동부아남반도체 주식회사 | 반도체 소자의 구리배선 형성방법 |
JP2005347511A (ja) * | 2004-06-03 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
KR100641553B1 (ko) * | 2004-12-23 | 2006-11-01 | 동부일렉트로닉스 주식회사 | 반도체 소자에서 패턴 형성 방법 |
US7875547B2 (en) * | 2005-01-12 | 2011-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact hole structures and contact structures and fabrication methods thereof |
US8229570B2 (en) * | 2006-01-30 | 2012-07-24 | Medtronic, Inc. | Implantable electrodes having zirconium nitride coatings |
JP2008108860A (ja) * | 2006-10-25 | 2008-05-08 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2008227360A (ja) * | 2007-03-15 | 2008-09-25 | Elpida Memory Inc | 半導体装置の製造方法 |
US8317505B2 (en) | 2007-08-21 | 2012-11-27 | Johnson & Johnson Vision Care, Inc. | Apparatus for formation of an ophthalmic lens precursor and lens |
US8313828B2 (en) | 2008-08-20 | 2012-11-20 | Johnson & Johnson Vision Care, Inc. | Ophthalmic lens precursor and lens |
US8318055B2 (en) | 2007-08-21 | 2012-11-27 | Johnson & Johnson Vision Care, Inc. | Methods for formation of an ophthalmic lens precursor and lens |
US7981308B2 (en) | 2007-12-31 | 2011-07-19 | Robert Bosch Gmbh | Method of etching a device using a hard mask and etch stop layer |
US9417464B2 (en) | 2008-08-20 | 2016-08-16 | Johnson & Johnson Vision Care, Inc. | Method and apparatus of forming a translating multifocal contact lens having a lower-lid contact surface |
KR20100077535A (ko) * | 2008-12-29 | 2010-07-08 | 주식회사 하이닉스반도체 | 콘택 구조체, 그것의 제조방법, 그것을 구비한 상변화 메모리 장치 및 그 제조방법 |
US8586472B2 (en) * | 2010-07-14 | 2013-11-19 | Infineon Technologies Ag | Conductive lines and pads and method of manufacturing thereof |
JP2012256671A (ja) * | 2011-06-08 | 2012-12-27 | Toshiba Corp | 半導体装置およびその製造方法 |
US9645412B2 (en) | 2014-11-05 | 2017-05-09 | Johnson & Johnson Vision Care Inc. | Customized lens device and method |
US10359643B2 (en) | 2015-12-18 | 2019-07-23 | Johnson & Johnson Vision Care, Inc. | Methods for incorporating lens features and lenses having such features |
US11069526B2 (en) | 2018-06-27 | 2021-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Using a self-assembly layer to facilitate selective formation of an etching stop layer |
US10685876B2 (en) * | 2018-09-18 | 2020-06-16 | International Business Machines Corporation | Liner and cap structures for reducing local interconnect vertical resistance without compromising reliability |
US11997863B2 (en) * | 2018-11-20 | 2024-05-28 | Sony Semiconductor Solutions Corporation | Display device, method for manufacturing display device, and electronic device |
US11227833B2 (en) * | 2019-09-16 | 2022-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure and method for forming the same |
US11364696B2 (en) | 2020-09-18 | 2022-06-21 | Johnson & Johnson Vision Care, Inc | Apparatus for forming an ophthalmic lens |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
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US6291891B1 (en) * | 1998-01-13 | 2001-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
US6180514B1 (en) * | 1999-11-12 | 2001-01-30 | Wen-Kuan Yeh | Method for forming interconnect using dual damascene |
JP4733804B2 (ja) | 2000-02-18 | 2011-07-27 | 富士通セミコンダクター株式会社 | 配線の形成方法 |
JP4850332B2 (ja) | 2000-10-18 | 2012-01-11 | 東京エレクトロン株式会社 | デュアルダマシン構造のエッチング方法 |
JP4350337B2 (ja) * | 2001-04-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
US6605874B2 (en) * | 2001-12-19 | 2003-08-12 | Intel Corporation | Method of making semiconductor device using an interconnect |
JP3944838B2 (ja) * | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
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-
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-
2008
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007094044A1 (ja) * | 2006-02-14 | 2007-08-23 | Fujitsu Limited | 半導体装置の製造方法、及び半導体製造装置 |
JP2009071040A (ja) * | 2007-09-13 | 2009-04-02 | Ulvac Japan Ltd | 半導体装置の製造装置 |
WO2011059035A1 (ja) * | 2009-11-12 | 2011-05-19 | 株式会社 アルバック | 半導体装置の製造方法 |
JP5362029B2 (ja) * | 2009-11-12 | 2013-12-11 | 株式会社アルバック | 半導体装置の製造方法 |
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