JP2002093798A - 多層配線形成方法 - Google Patents
多層配線形成方法Info
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- JP2002093798A JP2002093798A JP2000279162A JP2000279162A JP2002093798A JP 2002093798 A JP2002093798 A JP 2002093798A JP 2000279162 A JP2000279162 A JP 2000279162A JP 2000279162 A JP2000279162 A JP 2000279162A JP 2002093798 A JP2002093798 A JP 2002093798A
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Abstract
(57)【要約】
【課題】 多層配線形成方法に関し、狭ギャップの埋め
込みが可能であって、且つ、ＣＭＰに対する耐性が高い
低誘電率絶縁層を実現し、配線遅延が少なく、従って、
高速動作の妨げにならない多層配線構造体を作製できる
ようにする。 【解決手段】 シリコーン化合物並びに耐熱性が３００
〔℃〕以上である脱離剤を含む溶液を塗布成膜した層か
ら脱離剤成分を除去して絶縁層を形成する工程が含まれ
る。
込みが可能であって、且つ、ＣＭＰに対する耐性が高い
低誘電率絶縁層を実現し、配線遅延が少なく、従って、
高速動作の妨げにならない多層配線構造体を作製できる
ようにする。 【解決手段】 シリコーン化合物並びに耐熱性が３００
〔℃〕以上である脱離剤を含む溶液を塗布成膜した層か
ら脱離剤成分を除去して絶縁層を形成する工程が含まれ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
代表される多層配線回路に於けるシリコーン系の低誘電
率絶縁層を形成するのに好適な方法に関する。
代表される多層配線回路に於けるシリコーン系の低誘電
率絶縁層を形成するのに好適な方法に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の多層配線に於
ける信号の伝播速度は、配線抵抗及び配線間の寄生容量
で決まり、その寄生容量は、半導体装置が高集積化して
配線間隔が狭くなるにつれて増大することになる。
ける信号の伝播速度は、配線抵抗及び配線間の寄生容量
で決まり、その寄生容量は、半導体装置が高集積化して
配線間隔が狭くなるにつれて増大することになる。
【０００３】半導体集積回路に於ける絶縁層の容量は、
配線厚を薄くして絶縁層の断面積を小さくすることで低
減できるのであるが、配線厚を薄くすると配線抵抗の上
昇を招来する為、高速化には結び付かない。
配線厚を薄くして絶縁層の断面積を小さくすることで低
減できるのであるが、配線厚を薄くすると配線抵抗の上
昇を招来する為、高速化には結び付かない。
【０００４】従って、半導体集積回路に於ける寄生容量
を低下させるには、絶縁層の低誘電率化が必須であり、
今後、配線間隔が０．２５〔μｍ〕以下の世代になった
場合には、絶縁層の誘電率が信号伝播速度を大きく左右
するものと予想され、半導体集積装置の性能を支配する
大きな要素になる。
を低下させるには、絶縁層の低誘電率化が必須であり、
今後、配線間隔が０．２５〔μｍ〕以下の世代になった
場合には、絶縁層の誘電率が信号伝播速度を大きく左右
するものと予想され、半導体集積装置の性能を支配する
大きな要素になる。
【０００５】半導体集積回路に用いられてきた絶縁材料
としては、気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で成長させた二酸化
シリコン（ＳｉＯ2 ）膜、フッ素ドープＳｉＯ2 （ｆｌ
ｕｏｒｉｎ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＦＳＧ）
などが多用されている。
としては、気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法で成長させた二酸化
シリコン（ＳｉＯ2 ）膜、フッ素ドープＳｉＯ2 （ｆｌ
ｕｏｒｉｎ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＦＳＧ）
などが多用されている。
【０００６】前記絶縁層の誘電率は、その成膜条件に依
っても変動するが、最も誘電率が低い材料であっても
３．６である。
っても変動するが、最も誘電率が低い材料であっても
３．６である。
【０００７】また、スピン・オン・グラス（ｓｐｉｎ
ｏｎ ｇｌａｓｓ：ＳＯＧ）を塗布し、且つ、熱処理し
たシリコン酸化物系絶縁層が知られていて、それ自体の
誘電率は低いのであるが、その高い吸湿性から実質的な
誘電率は５以上になってしまう。
ｏｎ ｇｌａｓｓ：ＳＯＧ）を塗布し、且つ、熱処理し
たシリコン酸化物系絶縁層が知られていて、それ自体の
誘電率は低いのであるが、その高い吸湿性から実質的な
誘電率は５以上になってしまう。
【０００８】近年、低誘電率絶縁材料としてフッ素樹脂
（商品名：テフロン 米国デュポン社）系やハイドロカ
ーボン系の高分子材料が提案されているが、テフロン系
材料は耐熱性や他の材料との密着性に問題があること、
また、直鎖状ハイドロカーボン系材料は耐熱性が低いこ
とや密着性を改善する為に極性基を導入すると吸湿に依
って誘電率が変動する点が問題とされている。
（商品名：テフロン 米国デュポン社）系やハイドロカ
ーボン系の高分子材料が提案されているが、テフロン系
材料は耐熱性や他の材料との密着性に問題があること、
また、直鎖状ハイドロカーボン系材料は耐熱性が低いこ
とや密着性を改善する為に極性基を導入すると吸湿に依
って誘電率が変動する点が問題とされている。
【０００９】また、シリコーン化合物に低温で脱離する
化合物を混入して成膜し、架橋させた後に膜から脱離し
て低密度化することで低誘電率化を図る試みもなされて
いるが、膜強度が低下してしまい、現在、平坦化の標準
技術となっている化学機械研磨（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）技
術が適用できない旨の問題がある。
化合物を混入して成膜し、架橋させた後に膜から脱離し
て低密度化することで低誘電率化を図る試みもなされて
いるが、膜強度が低下してしまい、現在、平坦化の標準
技術となっている化学機械研磨（ｃｈｅｍｉｃａｌ ｍ
ｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）技
術が適用できない旨の問題がある。
【００１０】
【発明が解決しようとする課題】本発明では、狭ギャッ
プの埋め込みが可能であって、且つ、ＣＭＰに対する耐
性が高い低誘電率絶縁層を実現し、配線遅延が少なく、
従って、高速動作の妨げにならない多層配線構造体を作
製できるようにする。
プの埋め込みが可能であって、且つ、ＣＭＰに対する耐
性が高い低誘電率絶縁層を実現し、配線遅延が少なく、
従って、高速動作の妨げにならない多層配線構造体を作
製できるようにする。
【００１１】
【課題を解決するための手段】本発明は、原子数が少な
いにも拘わらず、大きな体積となる構造の材料を用いる
ことが基本であり、分子内及び分子間に空間が生成され
る有機系材料からなる化合物を添加したシリコーン化合
物を用いて絶縁層を形成し、その絶縁層を形成するに
は、溶剤乾燥及び分子間架橋を行う為の１５０〔℃〕乃
至３００〔℃〕の第一の熱処理と、有機成分を層から脱
離させる３００〔℃〕乃至６００〔℃〕の第二の熱処理
を実施する。
いにも拘わらず、大きな体積となる構造の材料を用いる
ことが基本であり、分子内及び分子間に空間が生成され
る有機系材料からなる化合物を添加したシリコーン化合
物を用いて絶縁層を形成し、その絶縁層を形成するに
は、溶剤乾燥及び分子間架橋を行う為の１５０〔℃〕乃
至３００〔℃〕の第一の熱処理と、有機成分を層から脱
離させる３００〔℃〕乃至６００〔℃〕の第二の熱処理
を実施する。
【００１２】第一の熱処理は、架橋に必要な１５０
〔℃〕以上の温度、及び、有機成分の脱離が起こらない
３００〔℃〕以下の温度に亙る範囲が望ましく、また、
脱離膜に依る強度低下が問題となる場合には、埋め込み
配線を形成した後で有機成分を除去することに依って強
度の低下を防止する。
〔℃〕以上の温度、及び、有機成分の脱離が起こらない
３００〔℃〕以下の温度に亙る範囲が望ましく、また、
脱離膜に依る強度低下が問題となる場合には、埋め込み
配線を形成した後で有機成分を除去することに依って強
度の低下を防止する。
【００１３】有機成分の脱離を加速する為、真空中で熱
処理を行い、このとき、雰囲気を１×１０-4〔Ｔｏｒ
ｒ〕以下にすることで時間を３０〔分〕以下にすること
ができる。
処理を行い、このとき、雰囲気を１×１０-4〔Ｔｏｒ
ｒ〕以下にすることで時間を３０〔分〕以下にすること
ができる。
【００１４】また、シリコーン化合物にメチル基を導入
することで、撥水性の被膜が実現され、誘電率の経時変
化を抑制できるのであるが、Ｓｉ原子に対して１以上に
なると強度が低下するので、この問題に対しては、一部
を水素原子に変えることで強度を維持することが可能で
ある。
することで、撥水性の被膜が実現され、誘電率の経時変
化を抑制できるのであるが、Ｓｉ原子に対して１以上に
なると強度が低下するので、この問題に対しては、一部
を水素原子に変えることで強度を維持することが可能で
ある。
【００１５】例えば、シリコーン樹脂に球状の分子構造
を有するフラーレンを添加して低誘電率化を図り、それ
を塗布して絶縁層を形成し、分子間架橋して不溶化する
と共に耐熱性を付与し、その絶縁層に埋め込み配線用の
溝パターンを形成し、配線金属の埋め込み及びＣＭＰを
行った後、フラーレンを除去して低密度化し、低誘電率
の絶縁層を実現する。
を有するフラーレンを添加して低誘電率化を図り、それ
を塗布して絶縁層を形成し、分子間架橋して不溶化する
と共に耐熱性を付与し、その絶縁層に埋め込み配線用の
溝パターンを形成し、配線金属の埋め込み及びＣＭＰを
行った後、フラーレンを除去して低密度化し、低誘電率
の絶縁層を実現する。
【００１６】本発明に依る樹脂組成物材料は、スピン・
コート法に依って塗布することが可能であると共に狭ギ
ャップの埋め込みが可能であり、本材料を用いて形成し
た絶縁層は、ＣＭＰを施してから低密度化することで低
誘電率の層間絶縁層とすることができる。
コート法に依って塗布することが可能であると共に狭ギ
ャップの埋め込みが可能であり、本材料を用いて形成し
た絶縁層は、ＣＭＰを施してから低密度化することで低
誘電率の層間絶縁層とすることができる。
【００１７】
【発明の実施の形態】本発明で用いる樹脂組成物溶液
は、以下に記述する〜のプロセスで作成され、この
溶液を０．２〔μｍ〕のメンブランフィルターで濾過し
たものを試料として用いることとし、そして、この溶液
を樹脂溶液Ａと呼ぶことにする。
は、以下に記述する〜のプロセスで作成され、この
溶液を０．２〔μｍ〕のメンブランフィルターで濾過し
たものを試料として用いることとし、そして、この溶液
を樹脂溶液Ａと呼ぶことにする。
【００１８】 チルトリエトキシシランとテトラエト
キシシランを用いてゾル−ゲル法に依って合成したポリ
マーをケトン系溶媒で溶剤置換した溶液を準備する。 １リットルの四つ口フラスコにトルエン１６０
〔ｇ〕を秤量し、フラーレン（Ｃ６０）０．５〔ｇ〕を
溶解した。 前記溶液に３０〔重量％〕のシリコーンポリマ溶液
５０〔ｇ〕を添加し、ロータリ・エバポレータで濃縮す
ることに依って褐色の溶液を得た。この溶液を用いて形
成した膜は、赤外吸収スペクトルで１２５０〔ｃｍ-1〕
付近にＳｉ−ＣＨ3 に起因する吸収、及び、３０００
〔cm-1〕付近にＳｉ−ＣＨ3 に起因する吸収に加えてフ
ラーレンに起因する吸収が確認できている。
キシシランを用いてゾル−ゲル法に依って合成したポリ
マーをケトン系溶媒で溶剤置換した溶液を準備する。 １リットルの四つ口フラスコにトルエン１６０
〔ｇ〕を秤量し、フラーレン（Ｃ６０）０．５〔ｇ〕を
溶解した。 前記溶液に３０〔重量％〕のシリコーンポリマ溶液
５０〔ｇ〕を添加し、ロータリ・エバポレータで濃縮す
ることに依って褐色の溶液を得た。この溶液を用いて形
成した膜は、赤外吸収スペクトルで１２５０〔ｃｍ-1〕
付近にＳｉ−ＣＨ3 に起因する吸収、及び、３０００
〔cm-1〕付近にＳｉ−ＣＨ3 に起因する吸収に加えてフ
ラーレンに起因する吸収が確認できている。
【００１９】図１は本発明に依って作成された低誘電率
絶縁層を備える半導体装置を表す要部切断側面図であっ
て、１１はシリコン基板、１２は素子間分離絶縁層、１
３はゲート絶縁層、１４はゲート電極、１５はサイド・
ウォール、１６Ｓはソース領域、１６Ｄはドレイン領
域、１７はリン珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁層、
１８はエッチング・ストッパ膜、１９はバリヤ層、２０
はタングステンからなる導体プラグ、２１はバリヤ金属
膜、２２は配線、２３は上乗せ金属膜、２４はライナー
膜、２５は低誘電率絶縁層、２６はキャップ層をそれぞ
れ示している。
絶縁層を備える半導体装置を表す要部切断側面図であっ
て、１１はシリコン基板、１２は素子間分離絶縁層、１
３はゲート絶縁層、１４はゲート電極、１５はサイド・
ウォール、１６Ｓはソース領域、１６Ｄはドレイン領
域、１７はリン珪酸ガラス（ｐｈｏｓｐｈｏ−ｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる層間絶縁層、
１８はエッチング・ストッパ膜、１９はバリヤ層、２０
はタングステンからなる導体プラグ、２１はバリヤ金属
膜、２２は配線、２３は上乗せ金属膜、２４はライナー
膜、２５は低誘電率絶縁層、２６はキャップ層をそれぞ
れ示している。
【００２０】実施の形態１ 図２及び図３は図１に見られる半導体装置の製造工程を
説明する為の工程要所に於ける半導体装置を表す要部切
断側面図であり、図１に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
説明する為の工程要所に於ける半導体装置を表す要部切
断側面図であり、図１に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。
【００２１】ここで説明する製造工程は、シリコン基板
１１に半導体素子を作り込み、バリヤ金属膜２１、配線
２２、上乗せ金属膜２３を形成するに至るまで、従来の
製造工程と全く変わりない技術を適用して実現されるの
で、それ等の説明は省略し、その後の工程について説明
する。尚、ここに挙げた半導体装置は、図１に見られる
半導体装置の配線を更に多層化したものに相当する。
１１に半導体素子を作り込み、バリヤ金属膜２１、配線
２２、上乗せ金属膜２３を形成するに至るまで、従来の
製造工程と全く変わりない技術を適用して実現されるの
で、それ等の説明は省略し、その後の工程について説明
する。尚、ここに挙げた半導体装置は、図１に見られる
半導体装置の配線を更に多層化したものに相当する。
【００２２】図２（Ａ）参照 ２−（１） バリヤ金属膜２１、配線２２、上乗せ金属膜２３を形成
した後、ＣＶＤ法を適用することに依り、厚さ３０〔ｎ
ｍ〕のＳｉＯ2 からなるライナー膜２４を全面に形成す
る。
した後、ＣＶＤ法を適用することに依り、厚さ３０〔ｎ
ｍ〕のＳｉＯ2 からなるライナー膜２４を全面に形成す
る。
【００２３】２−（２） スピン・コート法を適用することに依り、３０００〔ｒ
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、平坦
部に於ける厚さが０．８〔μｍ〕である低誘電率絶縁層
２５を形成する。
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、平坦
部に於ける厚さが０．８〔μｍ〕である低誘電率絶縁層
２５を形成する。
【００２４】２−（３） ＣＶＤ法を適用することに依り、厚さ０．５〔μｍ〕の
ＳｉＯ2 からなるキャップ層２６を形成する。
ＳｉＯ2 からなるキャップ層２６を形成する。
【００２５】２−（４） ＣＭＰ法を適用することに依り、キャップ層２６の表面
を研磨して平坦化する。
を研磨して平坦化する。
【００２６】図２（Ｂ）参照 ２−（５） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層２６及び
低誘電率絶縁層２５のエッチングを行って、所要の配線
２２に対応する導体プラグ形成予定部分にスルー・ホー
ルを形成する。
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層２６及び
低誘電率絶縁層２５のエッチングを行って、所要の配線
２２に対応する導体プラグ形成予定部分にスルー・ホー
ルを形成する。
【００２７】２−（６） （水素＋アンモニア）プラズマ雰囲気に曝すことに依
り、工程２−（５）に於いてスルー・ホール形成用マス
クとして用いたレジスト膜を除去した後、スパッタリン
グ法を適用することに依り、スルー・ホール内壁も含め
て全面に表面平坦部での厚さが２０〔ｎｍ〕となるＴｉ
Ｎからなるバリヤ層２７を形成する。
り、工程２−（５）に於いてスルー・ホール形成用マス
クとして用いたレジスト膜を除去した後、スパッタリン
グ法を適用することに依り、スルー・ホール内壁も含め
て全面に表面平坦部での厚さが２０〔ｎｍ〕となるＴｉ
Ｎからなるバリヤ層２７を形成する。
【００２８】２−（７） ＣＶＤ法を適用することに依り、バリヤ層２７上に表面
平坦部での厚さが１０００〔ｎｍ〕となるタングステン
層を積層形成し、スルー・ホールが完全に埋め込まれる
ようにする。
平坦部での厚さが１０００〔ｎｍ〕となるタングステン
層を積層形成し、スルー・ホールが完全に埋め込まれる
ようにする。
【００２９】２−（８） ＣＭＰ法を適用することに依り、タングステン層及びバ
リヤ層２７を研磨して表面を平坦化し、スルー・ホール
内を埋めるバリヤ層２７と導体プラグ２８を残して他を
除去する。
リヤ層２７を研磨して表面を平坦化し、スルー・ホール
内を埋めるバリヤ層２７と導体プラグ２８を残して他を
除去する。
【００３０】２−（９） 窒素中で４００〔℃〕、３０〔分〕の熱処理を施して低
誘電率絶縁層２５を完成させる。
誘電率絶縁層２５を完成させる。
【００３１】図３参照 ３−（１） この後、バリヤ金属膜２９、配線３０、上乗せ金属膜３
１を形成し、ライナー膜３２、樹脂溶液Ａを用いた低誘
電率絶縁層３３、キャップ層３４などを形成して配線の
多層化を実現することができ、この場合に適用する技術
は、既に説明したところと全く同じであって良い。
１を形成し、ライナー膜３２、樹脂溶液Ａを用いた低誘
電率絶縁層３３、キャップ層３４などを形成して配線の
多層化を実現することができ、この場合に適用する技術
は、既に説明したところと全く同じであって良い。
【００３２】前記説明した製造工程に於いて、工程２−
（９）に於ける熱処理を行った場合に於いて、ビア、即
ち、導体プラグ２８に黒ずみを生じたり、導通不良を起
こすなどの現象は全く発生しないことが観察された。
（９）に於ける熱処理を行った場合に於いて、ビア、即
ち、導体プラグ２８に黒ずみを生じたり、導通不良を起
こすなどの現象は全く発生しないことが観察された。
【００３３】実施の形態２ 図４及び図５は半導体装置の製造工程を説明する為の工
程要所に於ける半導体装置を表す要部切断側面図であ
り、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
程要所に於ける半導体装置を表す要部切断側面図であ
り、図１に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
【００３４】ここで説明する製造工程は、シリコン基板
１１に半導体素子を作り込み、ＰＳＧからなる層間絶縁
層１７、エッチング・ストッパ膜１８を積層形成し、所
要箇所にコンタクト・ホール（図示せず）を形成し、そ
れを埋めるバリヤ層１９（図１参照）、タングステンか
らなる電極取り出し用の導体プラグ２０（図１参照）を
形成するに至るまでは、従来の製造工程と全く変わりな
い技術を適用して実現されるので、それ等の説明は省略
し、その後の工程について説明する。
１１に半導体素子を作り込み、ＰＳＧからなる層間絶縁
層１７、エッチング・ストッパ膜１８を積層形成し、所
要箇所にコンタクト・ホール（図示せず）を形成し、そ
れを埋めるバリヤ層１９（図１参照）、タングステンか
らなる電極取り出し用の導体プラグ２０（図１参照）を
形成するに至るまでは、従来の製造工程と全く変わりな
い技術を適用して実現されるので、それ等の説明は省略
し、その後の工程について説明する。
【００３５】図４（Ａ）参照 ４−（１） スピン・コート法を適用することに依り、４０００〔ｒ
ｐｍ〕、３０〔秒〕の条件でエッチング・ストッパ膜１
８上に樹脂溶液Ａを塗布してから、３００〔℃〕、３
〔分〕の条件で熱処理を行って、平坦部に於ける厚さが
０．４〔μｍ〕である配線層間絶縁層３５を形成する。
ｐｍ〕、３０〔秒〕の条件でエッチング・ストッパ膜１
８上に樹脂溶液Ａを塗布してから、３００〔℃〕、３
〔分〕の条件で熱処理を行って、平坦部に於ける厚さが
０．４〔μｍ〕である配線層間絶縁層３５を形成する。
【００３６】４−（２） ＣＶＤ法を適用することに依り、厚さ３００〔ｎｍ〕の
ＳｉＯ2 からなるＣＭＰ犠牲層であるキャップ層３６を
形成する。
ＳｉＯ2 からなるＣＭＰ犠牲層であるキャップ層３６を
形成する。
【００３７】４−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層３６及び
配線層間層３５のエッチングを行って、第一層目配線パ
ターン溝３５Ａを形成する。
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層３６及び
配線層間層３５のエッチングを行って、第一層目配線パ
ターン溝３５Ａを形成する。
【００３８】図４（Ｂ）参照 ４−（４） （水素＋アンモニア）プラズマ雰囲気に曝すことに依
り、工程４−（３）に於いて第一層目配線パターン溝３
５Ａを形成する為のマスクとして用いたレジスト膜を除
去してから、スパッタリング法を適用することに依り、
第一層目配線パターン溝３５Ａの内壁も含めて全面に表
面平坦部での厚さが５０〔ｎｍ〕となるＴａＮからなる
バリヤ層３７を形成する。
り、工程４−（３）に於いて第一層目配線パターン溝３
５Ａを形成する為のマスクとして用いたレジスト膜を除
去してから、スパッタリング法を適用することに依り、
第一層目配線パターン溝３５Ａの内壁も含めて全面に表
面平坦部での厚さが５０〔ｎｍ〕となるＴａＮからなる
バリヤ層３７を形成する。
【００３９】４−（５） ＣＶＤ法を適用することに依り、バリヤ層３７上に表面
平坦部での厚さが１０００〔ｎｍ〕となるアルミニウム
層を積層形成し、第一層目配線パターン溝３５Ａが完全
に埋め込まれるようにする。尚、ここで用いたアルミニ
ウムは銅に代替して良い。
平坦部での厚さが１０００〔ｎｍ〕となるアルミニウム
層を積層形成し、第一層目配線パターン溝３５Ａが完全
に埋め込まれるようにする。尚、ここで用いたアルミニ
ウムは銅に代替して良い。
【００４０】４−（６） ＣＭＰ法を適用することに依り、アルミニウム層及びバ
リヤ層３７を研磨して表面を平坦化し、第一層目配線パ
ターン溝３５Ａ内を埋めるバリヤ層３７と第一層目配線
３８を残して他を除去する。
リヤ層３７を研磨して表面を平坦化し、第一層目配線パ
ターン溝３５Ａ内を埋めるバリヤ層３７と第一層目配線
３８を残して他を除去する。
【００４１】４−（７） 不活性ガス中で４００〔℃〕、３０〔分〕の熱処理を施
して低誘電率絶縁層３３を完成させる。
して低誘電率絶縁層３３を完成させる。
【００４２】図５（Ａ） ５−（１） ＣＶＤ法を適用することに依り、厚さ８００〔ｎｍ〕の
ＳｉＯ2 からなるビア用層間層３９を形成する。
ＳｉＯ2 からなるビア用層間層３９を形成する。
【００４３】尚、第一層目配線３７としてアルミニウム
に代えて銅を用いた場合には、銅がＳｉＯ2 中に拡散し
易い為、図示されているように、ＳｉＯ2 からなるビア
用層間層３９の下地として、銅拡散バリヤ層５０を設け
るのであるが、これについては、実施の形態３に於いて
詳述する。 ５−（２） ＣＶＤ法を適用することに依り、厚さ５０〔ｎｍ〕のＳ
ｉＮからなるエッチング・ストッパ層４０を形成する。
に代えて銅を用いた場合には、銅がＳｉＯ2 中に拡散し
易い為、図示されているように、ＳｉＯ2 からなるビア
用層間層３９の下地として、銅拡散バリヤ層５０を設け
るのであるが、これについては、実施の形態３に於いて
詳述する。 ５−（２） ＣＶＤ法を適用することに依り、厚さ５０〔ｎｍ〕のＳ
ｉＮからなるエッチング・ストッパ層４０を形成する。
【００４４】５−（３） スピン・コート法を適用することに依り、４０００〔ｒ
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、厚さ
が０．４〔μｍ〕である低誘電率配線層間層４１を形成
する。
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、厚さ
が０．４〔μｍ〕である低誘電率配線層間層４１を形成
する。
【００４５】５−（４） ＣＶＤ法を適用することに依り、厚さが３００〔ｎｍ〕
のＳｉＯ2 からなるＣＭＰ犠牲層として作用するキャッ
プ層４２を形成する。
のＳｉＯ2 からなるＣＭＰ犠牲層として作用するキャッ
プ層４２を形成する。
【００４６】５−（５） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層４２、低
誘電率配線層間層４１、エッチング・ストッパ層４０、
ビア用層間層３９（要すれば銅拡散バリヤ層５０）のエ
ッチングを行って、所要の第一層目配線３７に対応する
導体プラグ形成予定部分にスルー・ホール３９Ａを形成
する。
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層４２、低
誘電率配線層間層４１、エッチング・ストッパ層４０、
ビア用層間層３９（要すれば銅拡散バリヤ層５０）のエ
ッチングを行って、所要の第一層目配線３７に対応する
導体プラグ形成予定部分にスルー・ホール３９Ａを形成
する。
【００４７】５−（６） 前記工程５−（５）で形成したレジスト膜を除去してか
ら、改めてリソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする
ドライ・エッチング法を適用することに依り、キャップ
層４２、低誘電率配線層間層４１のエッチングを行っ
て、所要のスルー・ホール３９Ａに連なる第二層目配線
パターン溝４１Ａを形成する。
ら、改めてリソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする
ドライ・エッチング法を適用することに依り、キャップ
層４２、低誘電率配線層間層４１のエッチングを行っ
て、所要のスルー・ホール３９Ａに連なる第二層目配線
パターン溝４１Ａを形成する。
【００４８】図５（Ｂ）参照 ５−（７） 工程５−（６）で形成したレジスト膜を除去した後、ス
パッタリング法を適用することに依り、スルー・ホール
３９Ａ内壁及び第二層目配線パターン溝４１Ａ内壁も含
めて全面に表面平坦部での厚さが５０〔ｎｍ〕となるＴ
ｉＮからなるバリヤ層４３を形成する。
パッタリング法を適用することに依り、スルー・ホール
３９Ａ内壁及び第二層目配線パターン溝４１Ａ内壁も含
めて全面に表面平坦部での厚さが５０〔ｎｍ〕となるＴ
ｉＮからなるバリヤ層４３を形成する。
【００４９】５−（８） スパッタ・リフロー法を適用することに依り、バリヤ層
４３上に表面平坦部での厚さが１０００〔ｎｍ〕となる
アルミニウム層を積層形成し、スルー・ホール及び第二
層目配線パターン溝４１Ａが完全に埋め込まれるように
する。
４３上に表面平坦部での厚さが１０００〔ｎｍ〕となる
アルミニウム層を積層形成し、スルー・ホール及び第二
層目配線パターン溝４１Ａが完全に埋め込まれるように
する。
【００５０】５−（９） ＣＭＰ法を適用することに依り、アルミニウム層及びバ
リヤ層４３を研磨して表面を平坦化し、スルー・ホール
３９Ａ内及び第二層目配線パターン溝４１Ａ内を埋める
バリヤ層４３、導体プラグ４４、第二層目配線４５を残
して他を除去する。
リヤ層４３を研磨して表面を平坦化し、スルー・ホール
３９Ａ内及び第二層目配線パターン溝４１Ａ内を埋める
バリヤ層４３、導体プラグ４４、第二層目配線４５を残
して他を除去する。
【００５１】５−（１０） 不活性ガス中で４００〔℃〕、３０〔分〕の熱処理を施
して低誘電率配線層間層４１を完成させる。
して低誘電率配線層間層４１を完成させる。
【００５２】５−（１１） 図示していないが、この後、ＣＶＤ法を適用することに
依り、厚さが１００〔ｎｍ〕のＳｉＯ2 層、及び、厚さ
が５０〔ｎｍ〕のＳｉＮ層からなる保護膜を形成して吸
湿を防止する。
依り、厚さが１００〔ｎｍ〕のＳｉＯ2 層、及び、厚さ
が５０〔ｎｍ〕のＳｉＮ層からなる保護膜を形成して吸
湿を防止する。
【００５３】前記実施の形態２と同じ条件で熱処理を施
した低誘電率の絶縁層を用いてＭＯＳ構造を作成して誘
電率を測定したところ、２．４であった。
した低誘電率の絶縁層を用いてＭＯＳ構造を作成して誘
電率を測定したところ、２．４であった。
【００５４】また、本発明に依る多層配線構造体をもつ
半導体装置と絶縁層としてＳｉＯ2のみを用いて製造し
た半導体装置との応答速度を比較したところ、本発明の
半導体装置では、約２５〔％〕の速度向上がみられた。
半導体装置と絶縁層としてＳｉＯ2のみを用いて製造し
た半導体装置との応答速度を比較したところ、本発明の
半導体装置では、約２５〔％〕の速度向上がみられた。
【００５５】実施の形態３ 実施の形態２と相違するところは、配線の材料として、
アルミニウムではなく銅を用いる点にあり、工程の始め
から工程４−（４）までは実施の形態２と変わりないの
で説明を省略し、その次の工程から説明する。 （１） 工程４−（５）を参照。 スパッタリング法を適用することに依り、バリヤ層３７
上に表面平坦部での厚さが５０〔ｎｍ〕となる銅の種層
を積層形成し、次いで、メッキ法を適用することに依
り、銅の種層に銅をメッキして厚さが１０００〔ｎｍ〕
の銅層を形成し、第一層目配線パターン溝３５Ａが完全
に埋め込まれるようにする。
アルミニウムではなく銅を用いる点にあり、工程の始め
から工程４−（４）までは実施の形態２と変わりないの
で説明を省略し、その次の工程から説明する。 （１） 工程４−（５）を参照。 スパッタリング法を適用することに依り、バリヤ層３７
上に表面平坦部での厚さが５０〔ｎｍ〕となる銅の種層
を積層形成し、次いで、メッキ法を適用することに依
り、銅の種層に銅をメッキして厚さが１０００〔ｎｍ〕
の銅層を形成し、第一層目配線パターン溝３５Ａが完全
に埋め込まれるようにする。
【００５６】（２） 工程４−（６）を参照。 ＣＭＰ法を適用することに依り、銅層及びバリヤ層３７
を研磨して表面を平坦化し、第一層目配線パターン溝３
５Ａ内を埋めるバリヤ層３７と第一層目配線３８を残し
て他を除去する。
を研磨して表面を平坦化し、第一層目配線パターン溝３
５Ａ内を埋めるバリヤ層３７と第一層目配線３８を残し
て他を除去する。
【００５７】（３） 工程４−（７）を参照。 真空中で４００〔℃〕、３０〔分〕の熱処理を施して低
誘電率絶縁層３３を完成させる。
誘電率絶縁層３３を完成させる。
【００５８】（４）ＣＶＤ法を適用することに依り、厚
さ５０〔ｎｍ〕のＳｉＮからなる銅拡散バリヤ層５０を
形成する。尚、銅がＳｉＯ2 中に拡散し易いことは前記
した通りである。
さ５０〔ｎｍ〕のＳｉＮからなる銅拡散バリヤ層５０を
形成する。尚、銅がＳｉＯ2 中に拡散し易いことは前記
した通りである。
【００５９】（５） 工程５−（１）を参照。 ＣＶＤ法を適用することに依り、厚さ８００〔ｎｍ〕の
ＳｉＯ2 からなるビア用層間層３９を形成する。
ＳｉＯ2 からなるビア用層間層３９を形成する。
【００６０】 （６） 工程５−（２）を参照。 ＣＶＤ法を適用することに依り、厚さ５０〔ｎｍ〕のＳ
ｉＮからなるエッチング・ストッパ層４０を形成する。
ｉＮからなるエッチング・ストッパ層４０を形成する。
【００６１】（７） 工程５−（３）を参照。 スピン・コート法を適用することに依り、４０００〔ｒ
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、厚さ
が０．４〔μｍ〕である低誘電率配線層間層４１を形成
する。
ｐｍ〕、３０〔秒〕の条件で樹脂溶液Ａを塗布してから
３００〔℃〕、３〔分〕の条件で熱処理を行って、厚さ
が０．４〔μｍ〕である低誘電率配線層間層４１を形成
する。
【００６２】（８） 工程５−（４）を参照。 ＣＶＤ法を適用することに依り、厚さが３００〔ｎｍ〕
のＳｉＯ2 からなるＣＭＰ犠牲層として作用するキャッ
プ層４２を形成する。
のＳｉＯ2 からなるＣＭＰ犠牲層として作用するキャッ
プ層４２を形成する。
【００６３】（９） 工程５−（５）を参照。 リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層４２、低
誘電率配線層間層４１、エッチング・ストッパ層４０、
ビア用層間層３９、銅拡散バリヤ層５０のエッチングを
行って、所要の第一層目配線３８に対応する導体プラグ
形成予定部分にスルー・ホール３９Ａを形成する。
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とするドライ・エ
ッチング法を適用することに依り、キャップ層４２、低
誘電率配線層間層４１、エッチング・ストッパ層４０、
ビア用層間層３９、銅拡散バリヤ層５０のエッチングを
行って、所要の第一層目配線３８に対応する導体プラグ
形成予定部分にスルー・ホール３９Ａを形成する。
【００６４】（１０） 工程５−（６）を参照。 前記工程５−（５）で形成したレジスト膜を除去してか
ら、改めてリソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする
ドライ・エッチング法を適用することに依り、キャップ
層４２、低誘電率配線層間層４１のエッチングを行っ
て、所要のスルー・ホール３９Ａに連なる第二層目配線
パターン溝４１Ａを形成する。
ら、改めてリソグラフィ技術に於けるレジスト・プロセ
ス、及び、エッチング・ガスをＣＦ4 ＋ＣＨＦ3 とする
ドライ・エッチング法を適用することに依り、キャップ
層４２、低誘電率配線層間層４１のエッチングを行っ
て、所要のスルー・ホール３９Ａに連なる第二層目配線
パターン溝４１Ａを形成する。
【００６５】（１１） 工程５−（７）を参照。 工程５−（６）で形成したレジスト膜を除去した後、ス
パッタリング法を適用することに依り、スルー・ホール
３９Ａ内壁及び第二層目配線パターン溝４１Ａ内壁も含
めて全面に表面平坦部での厚さが５０〔ｎｍ〕となるＴ
ｉＮからなるバリヤ層４３を形成する。
パッタリング法を適用することに依り、スルー・ホール
３９Ａ内壁及び第二層目配線パターン溝４１Ａ内壁も含
めて全面に表面平坦部での厚さが５０〔ｎｍ〕となるＴ
ｉＮからなるバリヤ層４３を形成する。
【００６６】（１２） 工程５−（８）を参照。 スパッタリング法を適用することに依り、バリヤ層４３
上に表面平坦部での厚さが５０〔ｎｍ〕となる銅種層を
積層形成し、次いで、メッキ法を適用することに依り、
銅の種層に銅をメッキして厚さが１０００〔ｎｍ〕の銅
層を形成し、第二層目配線パターン溝４１Ａが完全に埋
め込まれるようにする。
上に表面平坦部での厚さが５０〔ｎｍ〕となる銅種層を
積層形成し、次いで、メッキ法を適用することに依り、
銅の種層に銅をメッキして厚さが１０００〔ｎｍ〕の銅
層を形成し、第二層目配線パターン溝４１Ａが完全に埋
め込まれるようにする。
【００６７】（１３） 工程５−（９）を参照。 ＣＭＰ法を適用することに依り、銅層及びバリヤ層４３
を研磨して表面を平坦化し、スルー・ホール３９Ａ内及
び第二層目配線パターン溝４１Ａ内を埋めるバリヤ層４
３、導体プラグ４４、第二層目配線４５を残して他を除
去する。
を研磨して表面を平坦化し、スルー・ホール３９Ａ内及
び第二層目配線パターン溝４１Ａ内を埋めるバリヤ層４
３、導体プラグ４４、第二層目配線４５を残して他を除
去する。
【００６８】（１４） 工程５−（１０）を参照。 真空中に於いて４００〔℃〕、３０〔分〕の熱処理を施
して低誘電率配線層間層４１を完成させる。
して低誘電率配線層間層４１を完成させる。
【００６９】（１５） 工程５−（１１）を参照。 この後、ＣＶＤ法を適用することに依り、厚さが５０
〔ｎｍ〕のＳｉＮ層からなる保護膜を形成して銅の酸化
を防止する。
〔ｎｍ〕のＳｉＮ層からなる保護膜を形成して銅の酸化
を防止する。
【００７０】デバイス応答速度について、実施の形態４
の半導体装置と絶縁層にＳｉＯ2 のみを用いて製造した
半導体装置とを比較したところ、本発明の半導体装置で
は、約２０〔％〕の速度向上がみられた。
の半導体装置と絶縁層にＳｉＯ2 のみを用いて製造した
半導体装置とを比較したところ、本発明の半導体装置で
は、約２０〔％〕の速度向上がみられた。
【００７１】本発明に於いては、前記説明した実施の形
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
【００７２】（付記１）シリコーン化合物並びに耐熱性
が３００〔℃〕以上である脱離剤を含む溶液を塗布成膜
した層から脱離剤成分を除去して絶縁層を形成する工程
が含まれてなることを特徴とする多層配線形成方法。
が３００〔℃〕以上である脱離剤を含む溶液を塗布成膜
した層から脱離剤成分を除去して絶縁層を形成する工程
が含まれてなることを特徴とする多層配線形成方法。
【００７３】（付記２） シリコーン化合物が一般式 Ｓｉ（Ｒ）x Ｏ2-x ｘ＝０．５〜１ Ｒ：組成比が任意である水素或いはメチル基で表される
ものであることを特徴とする（付記１）記載の多層配線
形成方法。
ものであることを特徴とする（付記１）記載の多層配線
形成方法。
【００７４】（付記３）脱離剤成分の除去を温度１５０
〔℃〕乃至３００〔℃〕の第一の熱処理と温度３００
〔℃〕乃至６００〔℃〕の第二の熱処理で実施すること
を特徴とする（付記１）記載の多層配線形成方法。
〔℃〕乃至３００〔℃〕の第一の熱処理と温度３００
〔℃〕乃至６００〔℃〕の第二の熱処理で実施すること
を特徴とする（付記１）記載の多層配線形成方法。
【００７５】（付記４）第二の熱処理を１×１０-4〔Ｔ
ｏｒｒ〕以下の真空中で実施することを特徴とする（付
記３）記載の多層配線形成方法。
ｏｒｒ〕以下の真空中で実施することを特徴とする（付
記３）記載の多層配線形成方法。
【００７６】（付記５）第二の熱処理を埋め込み配線形
成後に実施することを特徴とする（付記３）或いは（付
記４）記載の多層配線形成方法。
成後に実施することを特徴とする（付記３）或いは（付
記４）記載の多層配線形成方法。
【００７７】（付記６）シリコーン化合物並びにフラー
レンを含む溶液を塗布成膜した層からフラーレン成分を
除去して絶縁層を形成する工程が含まれてなることを特
徴とする多層配線形成方法。
レンを含む溶液を塗布成膜した層からフラーレン成分を
除去して絶縁層を形成する工程が含まれてなることを特
徴とする多層配線形成方法。
【００７８】
【発明の効果】本発明に依る多層配線形成方法に於いて
は、シリコーン化合物並びに耐熱性が３００〔℃〕以上
である脱離剤を含む溶液を塗布成膜した層から脱離剤成
分を除去して絶縁層を形成する工程が含まれる。
は、シリコーン化合物並びに耐熱性が３００〔℃〕以上
である脱離剤を含む溶液を塗布成膜した層から脱離剤成
分を除去して絶縁層を形成する工程が含まれる。
【００７９】前記構成を採ることに依り、狭ギャップの
埋め込みが可能であり、また、ＣＭＰに耐えられる低誘
電率絶縁層の形成が可能であり、従って、配線遅延が少
ない高速動作の多層配線をもつ回路基板を実現すること
ができる。
埋め込みが可能であり、また、ＣＭＰに耐えられる低誘
電率絶縁層の形成が可能であり、従って、配線遅延が少
ない高速動作の多層配線をもつ回路基板を実現すること
ができる。
【図１】本発明に依って作成された低誘電率絶縁層を備
える半導体装置を表す要部切断側面図である。
える半導体装置を表す要部切断側面図である。
【図２】図１に見られる半導体装置の製造工程を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
【図３】図１に見られる半導体装置の製造工程を説明す
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
る為の工程要所に於ける半導体装置を表す要部切断側面
図である。
【図４】半導体装置の製造工程を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
【図５】半導体装置の製造工程を説明する為の工程要所
に於ける半導体装置を表す要部切断側面図である。
に於ける半導体装置を表す要部切断側面図である。
１１ シリコン基板 １２ 素子間分離絶縁層 １３ ゲート絶縁層 １４ ゲート電極 １５ サイド・ウォール １６Ｓ ソース領域 １６Ｄ ドレイン領域 １７ 層間絶縁層 １８ エッチング・ストッパ膜 １９ バリヤ層 ２０ タングステンからなる導体プラグ ２１ バリヤ金属膜 ２２ 配線 ２３ 上乗せ金属膜 ２４ ライナー膜 ２５ 低誘電率絶縁層 ２６ キャップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 克巳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F033 HH08 HH11 HH32 HH33 JJ01 JJ08 JJ11 JJ19 JJ33 KK01 KK08 KK11 KK32 MM05 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP28 PP33 QQ09 QQ11 QQ25 QQ37 QQ48 QQ74 RR04 RR06 RR14 RR21 RR23 SS11 SS22 XX02 XX24 5F058 AA10 AC03 AF04 AG01 AH02 BA20 BC05 BF46 BH01 BH20 BJ02
Claims (5)
- 【請求項１】シリコーン化合物並びに耐熱性が３００
〔℃〕以上である脱離剤を含む溶液を塗布成膜した層か
ら脱離剤成分を除去して絶縁層を形成する工程が含まれ
てなることを特徴とする多層配線形成方法。 - 【請求項２】シリコーン化合物が一般式 Ｓｉ（Ｒ）x Ｏ2-x ｘ＝０．５〜１ Ｒ：組成比が任意である水素或いはメチル基で表される
ものであることを特徴とする請求項１記載の多層配線形
成方法。 - 【請求項３】脱離剤成分の除去を温度１５０〔℃〕乃至
３００〔℃〕の第一の熱処理と温度３００〔℃〕乃至６
００〔℃〕の第二の熱処理で実施することを特徴とする
請求項１記載の多層配線形成方法。 - 【請求項４】第二の熱処理を埋め込み配線形成後に実施
することを特徴とする請求項３記載の多層配線形成方
法。 - 【請求項５】シリコーン化合物並びにフラーレンを含む
溶液を塗布成膜した層からフラーレン成分を除去して絶
縁層を形成する工程が含まれてなることを特徴とする多
層配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279162A JP2002093798A (ja) | 2000-09-14 | 2000-09-14 | 多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000279162A JP2002093798A (ja) | 2000-09-14 | 2000-09-14 | 多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093798A true JP2002093798A (ja) | 2002-03-29 |
Family
ID=18764210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000279162A Withdrawn JP2002093798A (ja) | 2000-09-14 | 2000-09-14 | 多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150151A (ja) * | 2003-11-11 | 2005-06-09 | Seiko Epson Corp | 半導体装置の絶縁膜形成方法及び半導体装置 |
| JP2005353929A (ja) * | 2004-06-14 | 2005-12-22 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
-
2000
- 2000-09-14 JP JP2000279162A patent/JP2002093798A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150151A (ja) * | 2003-11-11 | 2005-06-09 | Seiko Epson Corp | 半導体装置の絶縁膜形成方法及び半導体装置 |
| JP2005353929A (ja) * | 2004-06-14 | 2005-12-22 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
| JP4499487B2 (ja) * | 2004-06-14 | 2010-07-07 | 三星電子株式会社 | 半導体装置の製造方法 |
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