JP4499487B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に係り、特に銅（Ｃｕ）配線と低誘電率の絶縁膜を用いる半導体装置の製造方法に関するものである。

近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。

特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。

さらに、最近は層間絶縁膜として比誘電率の低い低誘電率絶縁膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２）膜から比誘電率ｋが例えば１．５〜３程度のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．６以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。

図１１は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図１１では、デバイス部分等の形成方法は省略している。
図１１（ａ）において、Ｃｕ配線またはコンタクトプラグ層２１１上部にＣＶＤ等の方法により拡散防止膜２１３を成膜し、その上にｌｏｗ−ｋ膜２２０、キャップ膜２２３を成膜する。そして、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部）を前記拡散防止膜２１３、前記ｌｏｗ−ｋ膜２２０、及び前記キャップ膜２２３にそれぞれ形成する。その上に、バリアメタル膜２４０、シードＣｕ膜及び電解メッキＣｕ膜２６０をこの順序で成膜してアニール処理をする。
ＣＭＰにより、Ｃｕ膜２６０を除去（図１１（ｂ））し、バリアメタル膜２４０を除去（図１１（ｃ））することにより、溝である開口部にＣｕ配線を形成する。
さらに多層配線を形成する場合はこのプロセスを繰り返して積層していくのが一般的である。

また、前記ｌｏｗ−ｋ膜上にキャップ膜を形成する前に、フッ素を含むガスを用いてプラズマ処理を行なうとする技術が特許文献３に、還元性のガスを用いてプラズマ処理を行なうとする技術が特許文献４に開示されている。

また、前記ｌｏｗ−ｋ膜とバリアメタルとの間に一定の金属酸化膜を形成する技術が、特許文献５に開示されている。
米国特許番号４９４４８３６ 特開平２−２７８８２２号公報 特開２００３−３０９１７３号公報 特開２００３−１７５６１号公報 特開２００３−２９７８３２号公報

図１２は、ＣＭＰを用いた研磨工程時の半導体装置の断面例を示す図である。
図１２において、図１１に示す前述の方法によってｌｏｗ−ｋ膜２２０を基体２００となるシリコンウエハ上に形成しても、ｌｏｗ−ｋ膜２２０は機械的強度が弱いため、ＣｕをＣＭＰ法により研磨する際、研磨荷重Ｐによってキャップ膜２２３がｌｏｗ−ｋ膜２２０から剥離する問題があった。特にヤング率や硬度が低いｌｏｗ−ｋ材料や、キャップＣＶＤ膜とｌｏｗ−ｋ膜の接着強度が低い材料でこの問題が頻発した。さらに、一旦剥離が発生するとＣｕの延性によって剥離は、大きく広がってしまうといった問題があった。言い換えれば、ＣＭＰ中のＣｕ面に大きく拡大してしまうといった問題があった。

本発明は、Ｃｕの延性によって剥離が大きく広がってしまうことを抑制する方法を提供することを目的とする。

本発明の半導体装置の製造方法は、
基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
前記キャップ絶縁膜を研磨するキャップ絶縁膜研磨工程と、
前記研磨工程後に、前記キャップ絶縁膜と前記低誘電率絶縁膜とに開口部を形成する開口部形成工程と、
前記開口部と前記キャップ絶縁膜上とに導電性材料を堆積させる堆積工程と、
前記導電性材料を研磨する導電性材料研磨工程と、
を備えたことを特徴とする。

後述するように、異物がキャップ絶縁膜の下地膜となる低誘電率絶縁膜の成膜時に付着した場合は、導電性材料を研磨する際に、キャップ絶縁膜が低誘電率絶縁膜から剥離することにつながる可能性が高い。そこで、キャップ絶縁膜を形成後に、前記キャップ絶縁膜を研磨することにより、導電性材料研磨工程前に異物を取り除くことができる。

前記導電性材料として、銅（Ｃｕ）を用いることを特徴とする。

前記キャップ絶縁膜を形成後に、前記キャップ絶縁膜を研磨することにより、異物を取り除くことは、Ｃｕの延性による膜の剥離の拡大抑制に特に有効である。

前記低誘電率絶縁膜として、ポーラスＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポリマー膜とのいずれかを用いたことを特徴とする。

前記低誘電率絶縁膜の中でも、特に、剥離が生じやすいポーラスＭＳＱ膜とポーラスＨＳＱ膜とポリマー膜とに対し、特に有効である。

前記キャップ絶縁膜として、ＳｉＯ_２膜とＳｉＣ膜とＳｉＮ膜とＳｉＯＣ膜とＳｉＯＮ膜とうち少なくとも１つを用いたことを特徴とする。

また、前記低誘電率絶縁膜と剥離が生じやすいＳｉＯ_２膜とＳｉＣ膜とＳｉＮ膜とＳｉＯＣ膜とＳｉＯＮ膜とに対し、特に有効である。

前記キャップ絶縁膜研磨工程において、膜厚方向に１００ｎｍより少ない範囲で前記キャップ絶縁膜を研磨することを特徴とする。

膜厚方向に１００ｎｍより少ない範囲で前記キャップ絶縁膜を研磨するだけで、異物を取り除くことができる。

前記半導体装置の製造方法は、さらに、前記研磨工程後、前記開口部形成工程前に、前記キャップ絶縁膜を研磨された基体上に、再度、前記キャップ絶縁膜を形成する再キャップ絶縁膜形成工程を備えたことを特徴とする。

再キャップ絶縁膜形成工程を備えたことにより、キャップ絶縁膜の膜厚を調整することができる。

キャップ絶縁膜を形成後に、前記キャップ絶縁膜を研磨することにより、異物を取り除くことができるので、その後の工程である導電性材料研磨工程において、導電性材料を研磨する際に、キャップ絶縁膜の低誘電率絶縁膜からの剥離を抑制することができる。キャップ絶縁膜の低誘電率絶縁膜からの剥離を抑制することができるので、Ｃｕの延性による剥離の拡大を抑制することができる。剥離の拡大を抑制することができるので、ウエハ面内均一性を高めることができる。ウエハ面内均一性を高めることができるので、Ｃｕ配線の信頼性を高めることができる。

低誘電率膜を用いたＣｕ膜をＣＭＰ法により研磨する場合は成膜時のパーティクル（ｐａｒｔｉｃｌｅ）などの異物によって剥離が発生することが多い。特に、異物がキャップ膜の下地膜の成膜時に付着した場合はＣＭＰの剥離につながる可能性が高い。これはＣＭＰ剥離が低誘電率膜とキャップ膜の間で起こるためであり、低誘電率膜とキャップ膜の間の密着性が一番弱いからである。最初にキャップ膜の下の異物によって低誘電率膜とキャップ膜の界面で剥がれると、次にその界面に沿って剥離は拡大する。
以下、実施の形態では、ＣＭＰ剥離につながる可能性が高いキャップ膜の下の異物をＣｕ膜のＣＭＰ工程の前に除去し、Ｃｕ膜のＣＭＰ工程では剥離が発生しないようにする方法を説明する。

実施の形態１．
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、炭化シリコン（ＳｉＣ）膜を形成するＳｉＣ膜形成工程（Ｓ１０２）、低誘電率絶縁膜形成工程としてのｌｏｗ−ｋ膜形成工程（Ｓ１０４）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０６）と、キャップ絶縁膜形成工程として、酸化シリコン（ＳｉＯ_２）膜を形成するＳｉＯ_２膜形成工程（Ｓ１０８）と、キャップ絶縁膜研磨工程として、ＳｉＯ_２膜を研磨するＳｉＯ_２研磨工程（Ｓ１１０）と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程及びアニール工程（Ｓ１１８）と、導電性材料研磨工程として、Ｃｕ研磨工程（Ｓ１２０）、バリアメタル研磨工程（Ｓ１２２）と、還元性プラズマ処理するＮＨ_３プラズマ処理工程（Ｓ１２４）と、ＳｉＣ膜形成工程（Ｓ１２６）と、ｌｏｗ−ｋ膜形成工程（Ｓ１２８）という一連の工程を実施する。多層配線化する場合には、さらに、工程を繰り返し積み上げていけばよい。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＣ膜形成工程（Ｓ１０２）からＳｉＯ_２膜形成工程（Ｓ１０８）までを示している。それ以降の工程は後述する。

図２（ａ）において、ＳｉＣ膜形成工程として、基体２００の上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、拡散防止膜としての機能を有する。また、ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。基体２００として、例えば、直径３００ミリのシリコンウエハを用いる。基体２００には、金属配線またはコンタクトプラグ等、デバイス部分が形成されていても構わない。或いは、その他の層が形成されていても構わない。

図２（ｂ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いた低誘電率絶縁膜となるポーラスｌｏｗ−ｋ膜２２０を４００ｎｍの厚さで形成する。半導体装置として用いるには、１５０ｎｍ〜３００ｎｍ程度がより望ましいが、これに限るものではなく、１００ｎｍ〜１０００ｎｍ程度であってもよい。ここで、ポーラスｌｏｗ−ｋ膜２２０を形成することで、比誘電率の低い層間絶縁膜を得ることができる。ポーラスｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のポーラスメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ^−１（９００ｒｐｍ）で成膜した。このウエハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ポーラスＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、比誘電率ｋが２．２のポーラスＭＳＱを形成する。前述のＭＳＱ膜の組成としては、珪素の濃度は２０％から４０％、炭素の濃度は１０％から３０％、酸素の濃度は４０％から６０％が望ましい。
低誘電率絶縁膜は、比誘電率ｋが２．６以下のｌｏｗ−ｋ膜が望ましい。例えば、ポーラスＭＳＱの他、ポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜、芳香族ポリマー膜等であっても構わない。これらは、後述するキャップ絶縁膜との接着性が弱いが、半導体装置の微細化にとって望ましい。よって、これらは、前記低誘電率絶縁膜の中でも、特に、剥離が生じやすいため、剥離を抑制しようとする本実施の形態に用いることは、特に有効である。また、ＣＶＤ法により形成してもよいが、ＣＶＤ膜とスピン塗布膜を比較した場合、特にスピン塗布膜に対して有効である。

そして、Ｈｅプラズマ処理工程として、このポーラスｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ポーラスｌｏｗ−ｋ膜２２０とポーラスｌｏｗ−ｋ膜２２０上に形成する後述するキャップ絶縁膜としてのＣＶＤ−ＳｉＯ_２膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ポーラスｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）、水素（Ｈ_２）、Ｈｅ、酸素（Ｏ_２）、シラン（ＳｉＨ_４）、アルゴン（Ａｒ）、窒素（Ｎ_２）などがあり、これらの中でもＨｅプラズマはポーラスｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。

図２（ｃ）において、キャップ絶縁膜形成工程の一例であるＳｉＯ_２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ絶縁膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ_２を膜厚５０ｎｍ堆積することで、前記ｌｏｗ−ｋ膜２２０上にｌｏｗ−ｋ膜２２０を覆うＳｉＯ_２膜２２２を形成する。ＳｉＯ_２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるＣＶＤ法によるキャップ絶縁膜であるキャップＣＶＤ膜は、ＳｉＯ_２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ_２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ_２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する導電性材料研磨工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。最終的なキャップ絶縁膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。次工程のキャップ絶縁膜研磨工程において研磨される量を考慮の上、本キャップ絶縁膜形成工程において形成するキャップ絶縁膜の厚さとしては１０ｎｍから２００ｎｍが良く、５０ｎｍから１００ｎｍがさらに好ましい。なお、ここでは、キャップ絶縁膜としてＣＶＤ法によるＣＶＤ膜を用いているが、ＳＯＤ膜であっても構わない。

図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１のＳｉＯ_２研磨工程（Ｓ１１０）を示している。それ以降の工程は後述する。

図３において、キャップ絶縁膜研磨工程の一例であるＳｉＯ_２研磨工程において、前記ＳｉＯ_２膜２２２を研磨する。ＳｉＯ_２膜２２２を研磨することで、ｌｏｗ−ｋ膜２２０とＳｉＯ_２膜２２２との間に付着したパーティクルを除去することができる。ここでは、ＣＭＰ法により研磨を行った。ＣＭＰ装置は、Ｓｐｅｅｄｆａｍ−ＩＰＥＣ社のＭｏｍｅｎｔｕｍ３００で、研磨パッドはロデール社製の硬質布ＩＣ１０００を用いた。スラリーは日立化成工業製のＨＳ−Ｔ６０５−８を用いた。

図４は、ＣＭＰ法により研磨を行なう様子を説明するための概念図である。
図４（ａ）に示すように、オービタル回転型のＣＭＰ装置において、定盤８２０上に配置された研磨パッド８２５上に、研磨面を下に向けた基板３００をホルダ８１０が保持する。定盤８２０を図４（ａ）に示すようにオービタル回転させながら、図４（ｂ）に示すように、前記スラリー８４０を研磨パッド８２５の下側から、定盤８２０と研磨パッド８２５に設けられた供給孔８２２を通して供給する。スラリー８４０を研磨パッド８２５の下側から供給することで、スラリー８４０が基板３００面内に供給される。供給されたスラリー８４０は、定盤８２０の回転に伴い、外周部から排出される。ここでは、研磨圧力を１．０３×１０^４Ｐａ（１．５ｐｓｉ）、定盤８２０のオービタル運動の回転数を６００ｍｉｎ^−１（６００ｒｐｍ）、ホルダ８１０の中心軸周りの回転数を２４ｍｉｎ^−１（２４ｒｐｍ）と設定し、キャップＳｉＯ_２膜２２２を研磨量として約２０ｎｍの厚さだけ除去する。比較試料として、ＳｉＯ_２膜２２２を研磨しないものも用意した。

例えば、シリコン酸化膜を平坦化するには、１００ｎｍ以上の研磨を必要とするが、ここでは、キャップ絶縁膜を平坦化することが目的ではなく、パーティクルを除去することが目的であるため、キャップＳｉＯ_２膜２２２の研磨量としては、１００ｎｍより少なくてもよい。ｌｏｗ−ｋ膜２２０とＳｉＯ_２膜２２２との間に付着したパーティクルを除去することができる。もちろん、例えば、２００ｎｍのように、１００ｎｍ以上であっても構わない。また、研磨圧力をかけることで、パーティクルが除去される場合もあるので、研磨量が１ｎｍ以下でもパーティクルを除去することができる場合も存在する。また、研磨圧力として、６．９×１０^２Ｐａ（０．１ｐｓｉ）〜６．９×１０^４Ｐａ（１０ｐｓｉ）が望ましい。より望ましくは、１．０３×１０^４Ｐａ（１．５ｐｓｉ）〜２．０６×１０^４Ｐａ（１０ｐｓｉ）がよい。

図５は、配線形成のための開口部形成工程（Ｓ１１２）からめっき工程及びアニール工程（Ｓ１１８）までを示す工程断面図である。それ以降の工程は後述する。
図５（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ_２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ_２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ_２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。

図５（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ_２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚２５ｎｍ堆積し、バリアメタル膜２４０を形成する。バリアメタル膜として、タンタル（Ｔａ）膜を用いてもよい。或いは、ＴａＮ膜とＴａ膜とを積層してもよい。積層することで、主に、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いてもよい。ＰＶＤ法を用いる場合より被覆率を良くすることができる。

図５（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚７５ｎｍ堆積させた。

図５（ｄ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学的成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、アニール工程として、堆積させた後にアニール処理を１５０℃の温度で３０分間行った。

図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１のＣｕ研磨工程（Ｓ１２０）を示す工程断面図である。それ以降の工程は後述する。

図６（ａ）において、Ｃｕ研磨工程として、ＣＭＰ法によってＳｉＯ_２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０（シード膜２５０を含む）をＣＭＰ研磨により除去する。ここでのＣｕ−ＣＭＰ装置は、図４に示したオービタル型のＳｐｅｅｄｆａｍ−ＩＰＥＣ社のＭｏｍｅｎｔｕｍ３００を、研磨パッドはロデール社製の硬質布ＩＣ１０００を用いた。Ｃｕ−ＣＭＰ用のスラリーとしては日立化成工業製のＨＳ−Ｃ４３０−ＴＵを用いた。研磨圧力は１．０３×１０^４Ｐａ（１．５ｐｓｉ）、定盤８２０のオービタル運動の回転数を６００ｍｉｎ^−１（６００ｒｐｍ）、ホルダ８１０の中心軸周りの回転数を２４ｍｉｎ^−１（２４ｒｐｍ）とした。

図７は、Ｃｕ研磨工程における剥離発生メカニズムを説明するための概念図である。
低誘電率膜を用いたＣｕ膜をＣＭＰ法により研磨する場合は、成膜時のｐａｒｔｉｃｌｅなどの異物によって剥離が発生することが多い。図７（ａ）で示されるように、特に、異物がキャップ絶縁膜の下地膜となるｌｏｗ−ｋ膜の成膜時に付着した場合はＣＭＰの剥離につながる可能性が高い。そして、図７（ｂ）で示されるように、Ｃｕ膜をＣＭＰ法により研磨する場合、ｐａｒｔｉｃｌｅなどの異物が除去される際、密着性が一番弱いｌｏｗ−ｋ膜とキャップ膜の間で剥離する。そして、図７（ｃ）で示されるように、最初にキャップ膜の下の異物によってｌｏｗ−ｋ膜とキャップ膜の界面で剥がれると、Ｃｕの延性により、その界面に沿って剥離は拡大する。異物としては、０．５μｍ程度の大きさものが多い。

図８は、キャップ絶縁膜研磨工程を取り入れた場合の作用を説明するための概念図である。
図８（ａ）で示されるように、特に、異物がキャップ絶縁膜の下地膜となるｌｏｗ−ｋ膜の成膜時に付着した場合、Ｃｕ膜を成膜する前に、キャップ絶縁膜研磨工程によりキャップ絶縁膜を研磨することにより、図８（ｂ）で示されるように、それ以降のＣｕ−ＣＭＰの際に剥離の原因になるｐａｒｔｉｃｌｅなどの異物をあらかじめ除去することができる。その異物はキャップ絶縁膜のＣＭＰでも剥離となるが、しかし、Ｃｕ膜の研磨時と異なり、キャップ絶縁膜は、Ｃｕのような延性がない、或いは延性に富んでいないため、その界面に沿って剥離は拡大しない。次に、図８（ｃ）で示されるように、バリアメタルとＣｕ膜の埋め込みによって、異物が無くなった場所では、図８（ｄ）で示されるように、Ｃｕ−ＣＭＰの際に剥離が発生しない。これは異物が無くなった場所はへこんでＣＭＰの際に圧力が集中しないからである。上記の二つの作用によりＣｕ−ＣＭＰに発生する剥離の抑制ができる。

図９は、キャップ絶縁膜研磨工程後にＣｕ研磨工程を行なった場合と、キャップ絶縁膜研磨工程無しにＣｕ研磨工程を行なった場合とを比較した図である。
図９（左図）に示すように、キャップ絶縁膜研磨を行っていない場合、Ｃｕ−ＣＭＰ後にウエハを観察した結果、ウエハ内の多数の場所で剥離が発生したことが分かった。特に、剥離はＣｕパターンが無いところから始まると直径２０ｍｍ以上に大きく広がっていることが観察された。直径３０ｍｍ以上に大きく広がる場合もあった。これに対し、キャップ絶縁膜研磨工程後にＣｕ研磨工程を行なった場合、Ｃｕ−ＣＭＰ後にウエハを観察した結果、図９（右図）に示すように、キャップ絶縁膜研磨工程により異物が除去された際の小さな跡は観察されたが、剥離は見られなかった。次のバリアメタルＣＭＰでも剥離無くＣＭＰを完了することができた。

図１０は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図１のバリアメタル研磨工程（Ｓ１２２）からｌｏｗ−ｋ膜形成工程（Ｓ１２８）までを示す工程断面図である。それ以降の工程は後述する。

図１０（ａ）において、バリアメタル研磨工程として、ＣＭＰ法によって、バリアメタル膜２４０をＣＭＰ研磨により除去することにより、図１０（ａ）に表したような埋め込み構造を形成する。

図１０（ｂ）において、ＮＨ_３プラズマ処理工程として、図示していないＣＶＤ装置内におけるチャンバの内部にて、下部電極を兼ねた温度が４００℃に制御された基板ホルダの上に基体２００となる半導体基板を設置する。そして、チャンバの内部に上部電極内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ^３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプにより２３３Ｐａのガス圧力になるように真空引きされたチャンバの内部の上記上部電極と下部電極との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。この処理により、Ｃｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、ｌｏｗ−ｋ膜上にある残留有機物を除去することができる。

そして、次の層における絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、還元性プラズマ処理した同じＣＶＤ装置内で４００℃の温度で５０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ_２膜を用いてもよい。

そして、ｌｏｗ−ｋ膜形成工程として、図２（ｂ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。以降、多層配線を必要に応じ順次形成する。

形成されたＣｕ配線の電気抵抗を測定した。蛇行配線（配線幅０．１４マイクロメートルから３マイクロメートル、長さ４０ｍｍ）や櫛形配線（配線間隔０．１４マイクロメートルから３マイクロメートル、長さ４０ｍｍ）を用いて導通／絶縁試験を行った結果、ほぼ１００％の歩留まりが得られた。得られた半導体チップ１２０個中１１６個が良好であった。ＬＳＩの動作試験を行った結果、正常な値が得られた。

以上のように、Ｃｕ−ＣＭＰ工程の前にキャップ膜のＣＭＰを行って、キャップ膜の下の異物をＣＭＰ工程の前に除去することにより、ＣＭＰ工程では剥離が発生しないようにすることができる。よって、層間絶縁膜として低誘電率膜を用いた場合でも剥離が無くＣｕ膜を研磨することができる。

実施の形態２．
キャップ絶縁膜形成工程である図１におけるＳｉＯ_２形成工程（Ｓ１０８）において、実施の形態１では、ＳｉＯ_２研磨工程（Ｓ１１０）でのキャップ膜のＣＭＰで除去される分まで考慮して膜厚を決めていた。実施の形態２では、ＳｉＯ_２研磨工程（Ｓ１１０）後、前記開口部形成工程前に、前記キャップ絶縁膜を研磨された基体上に、再度、前記キャップ絶縁膜を形成する再キャップ絶縁膜形成工程を備える。

再キャップ絶縁膜形成工程を備えたことにより、かかるＳｉＯ_２研磨工程（Ｓ１１０）のキャップ膜のＣＭＰ後に、再度キャップ膜を成膜し、最終的なキャップ膜厚を調節することができる。例えば、１ｎｍ形成することで調整してもよいし、２００ｎｍ形成することで調整してもよい。これら以外の形成厚さでも構わない。

前記各実施の形態において、比誘電率ｋが２．６以下の場合、ｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることが望ましい。その理由は、ポーラス膜である場合、ポアシーリングをＣｕ配線の側壁で行うことが望ましいからである。特に、前述のＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合は、ｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることがより望ましい。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。

以上の説明において、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。

ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。

上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ＣＭＰ法により研磨を行なう様子を説明するための概念図である。 配線形成のための開口部形成工程（Ｓ１１２）からめっき工程及びアニール工程（Ｓ１１８）までを示す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 Ｃｕ研磨工程における剥離発生メカニズムを説明するための概念図である。 キャップ絶縁膜研磨工程を取り入れた場合の作用を説明するための概念図である。 キャップ絶縁膜研磨工程後にＣｕ研磨工程を行なった場合と、キャップ絶縁膜研磨工程無しにＣｕ研磨工程を行なった場合とを比較した図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。 ＣＭＰを用いた研磨工程時の半導体装置の断面例を示す図である。

符号の説明

１５０ 開口部
２００ 基体
２１１ コンタクトプラグ層
２１２，２７５ ＳｉＣ膜
２１３ 拡散防止膜
２２０，２８０ ｌｏｗ−ｋ膜
２２２ ＳｉＯ_２膜
２２３ キャップ膜
２４０ バリアメタル膜
２５０ シード膜
２６０ Ｃｕ膜
３００ 基板
８１０ ホルダ
８２０ 定盤
８２２ 供給孔
８２５ 研磨パッド
８４０ スラリー

Claims (4)

1. 基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
   前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
   前記キャップ絶縁膜を膜厚方向に１００ｎｍより少ない範囲で研磨して異物をとり除くキャップ絶縁膜研磨工程と、
   前記研磨工程後に、前記キャップ絶縁膜を研磨された基体上に、再度、前記キャップ絶縁膜を形成する再キャップ絶縁膜形成工程と、
   前記再キャップ絶縁膜形成工程後に、前記キャップ絶縁膜と前記低誘電率絶縁膜とに開口部を形成する開口部形成工程と、
   前記開口部と前記キャップ絶縁膜上とに導電性材料を堆積させる堆積工程と、
   前記導電性材料を研磨する導電性材料研磨工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記低誘電率絶縁膜として、ポーラスＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜とポリマー膜とのいずれかを用いたことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記キャップ絶縁膜として、ＳｉＯ_２膜とＳｉＣ膜とＳｉＮ膜とＳｉＯＣ膜とＳｉＯＮ膜とうち少なくとも１つを用いたことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記低誘電率絶縁膜として、多孔質の絶縁性材料を用いたことを特徴とする請求項１記載の半導体装置の製造方法。