JP2005167120A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】 強度の弱い、Low-k膜に、Cu配線を形成する場合にも、ストレスマイグレーションの発生を抑えることができるようにする。
【解決手段】 基板上に、低誘電率絶縁膜を形成し、この低誘電率膜に半導体装置において、実際に配線として機能するCu配線と、実際には配線として機能しないダミーCu配線とを形成する。ここで、ダミーCu配線と、Cu配線との距離は所定の距離以下とし、ダミーCu配線により、Cu配線の少なくとも一部が囲まれるようにダミーCu配線を形成する。
【選択図】 図1
【解決手段】 基板上に、低誘電率絶縁膜を形成し、この低誘電率膜に半導体装置において、実際に配線として機能するCu配線と、実際には配線として機能しないダミーCu配線とを形成する。ここで、ダミーCu配線と、Cu配線との距離は所定の距離以下とし、ダミーCu配線により、Cu配線の少なくとも一部が囲まれるようにダミーCu配線を形成する。
【選択図】 図1
Description
この発明は半導体装置及び半導体装置の製造方法に関する。更に、具体的には、比誘電率の低い低誘電率膜と、その低誘電率膜に形成されたCu配線とを含む半導体装置及び半導体装置の製造方法に関するものである。
近年、半導体集積回路の高度集積化、微細化に伴い、各膜に形成されるパターンの微細化も急速に進められている。このような微細パターンを加工する技術の1つに、CMP(Chemical Mechanical Polishing;化学機械研磨)がある。CMPは、特に、多層配線の形成工程における層間絶縁膜の平坦化、金属プラグの形成、埋め込み配線の形成等において、頻繁に用いられる技術である。
一方、半導体集積回路の高速性能化を達成するため、RC遅延の低減が必要となっている。即ち、寄生容量Cと抵抗率Rとを小さくする必要がある。このため、配線材料として抵抗率Rの低い材料を用い、また、絶縁膜材料として比誘電率の低い材料を用いる研究が進められている。
具体的に、絶縁膜の材料として、従来の、比誘電率kが約4.2のSiO2膜に代えて、比誘電率kが約3.5以下の低誘電率絶縁膜(以下、Low-k膜とする)を用いることにより、寄生容量Cを低減することが考えられている。このようなLow-k膜には、例えば、ポリマー(polymer)、HSQ(hydrogen-silsesquioxane)、MSQ(methyl silsesquioxane)などがある。なかでも近年、加熱処理や加工処理における耐性の強いMSQが広く用いられている。
また、更に、比誘電率kが約2.5以下のLow-k膜材料の研究も進められている。このような材料として、Low-k膜中に数Å〜数十Å程度の空孔(ポア)を有する、ポーラスLow-k膜(あるいは、ポーラス絶縁膜)と呼ばれるものがある。
一方、抵抗率Rの低い配線材料としては、現在、CuあるいはCu合金が実用化されている。Cuは、従来、配線材料として用いられてきたAlに比して抵抗率が35%ほど低く、また、エレクトロマイグレーション耐性も高いことから、高集積化する半導体装置において、信頼性の高い配線材料として期待されている。
Cu配線を組み合わせた多層配線構造を有する半導体装置の製造方法は、一般には次のようなものである。まず、Cu配線やコンタクトプラグ等の形成された基板上部に、拡散防止膜、Low-k膜、キャップ膜を形成する。その後、キャップ膜、Low-k膜、拡散防止膜の所定の位置に開口を形成する。この開口に、TaN等のバリアメタル膜と電解めっき用のCuシード膜とを形成する。そして、電解めっきによりビアホール内にCuを埋め込んだ後、アニール処理を行う。その後、CMPにより平坦化を行う。これにより、Cuを材料とした配線構造が形成される。このような方法を一般にダマシン法と称する。更に多層配線を形成する場合には、このような工程を繰り返して積層する。
また、ダマシン法のCMPにおいて、Cu配線の配置パターンの粗密差が大きい場合、ディッシングやエロージョンと呼ばれる平坦性劣化の問題が発生する。これを解決するため、実際のCu配線のほかに、数μmの正方形あるいは長方形のダミーパターンを配線パターンの無い、あるいは少ないエリアに配置して、粗密差を低減することがある(例えば、特許文献1参照)。この場合一般的には、Cu配線とダミーパターンとの距離は、20μm以上で配置される。
他に、ダミー配線を用いるものとして、犠牲線化膜を除去した際に配線が倒壊するのを防ぐものがある(例えば、特許文献2参照)。また、Cu配線を形成するため、最終的に取り除くものではあるが、ダミー配線層を形成するものもある(例えば、特許文献3参照)。
一般に、Low-k膜は、SiO2膜に比して機械的強度が弱い。このため、上述のようなダマシン法によりLow-k膜にCu配線を形成する際、Cu電解メッキ後の約100〜400℃程度のアニール工程において、Cuのストレスマイグレーションが発生し、Low-k膜が変形する場合がある。Cuが変形すると、Low-k膜と、キャップ膜との界面の接着性の弱い部分に、Cuが、マイグレーションしていく問題がある。
上述したように、絶縁膜として、比誘電率が約2.5以下のポーラスLow-k膜を用いる場合もあるが、このようなポーラスLow-k膜は、一般に、ヤング率や硬度が低く、キャップ膜との接着強度が低い。従って、ポーラスLow-k膜を用いる場合、キャップ膜とポーラスLow-k膜との界面で剥離が生じやすく、この界面へのCuのマイグレーションの問題は大きい。具体的に、ヤング率が5GPa以下となると、界面における剥離は更に発生しやすくなる。
この問題は、ヤング率や硬度の高いLow-k膜を用いることにより解決可能であるが、しかしながら、ヤング率や硬度を高くしようとする場合、一般的に、比誘電率kが増加するため寄生容量の低減を図ることができない。このように、Low-k膜の機械的強度が小さいことは、Cu/Low-k配線開発においては大きな問題となっている。
また、上述したように、ダミーパターンを配置することにより粗密差を改善し、CMPにおける平坦性劣化の防止を図る上述のような技術はあるものの、Cuのマイグレーション対策に関しては考慮されておらず、ダミーパターンと、Cu配線間の距離は、20μm以上離れている。従って、このCuに関するマイグレーションの問題を解決することは困難である。
この発明は、上述のような問題を解決し、絶縁膜としてLow-k膜を用いてCu配線を形成する場合にも、Cuのマイグレーションを抑えることができるように改良した半導体装置及び半導体装置の製造方法を提供するものである。
この発明の半導体装置の製造方法は、基板上に低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜に、Cu配線と、前記Cu配線の少なくとも一部を囲むダミーCu配線とを形成するCu配線形成工程と、
を備えるものである。
前記低誘電率絶縁膜に、Cu配線と、前記Cu配線の少なくとも一部を囲むダミーCu配線とを形成するCu配線形成工程と、
を備えるものである。
また、この発明の半導体装置は、基板上に形成された低誘電率絶縁膜と、
前記低誘電率絶縁膜に形成されたCu配線と、
前記低誘電率絶縁膜に、前記Cu配線の少なくとも一部を囲むように形成されたダミーCu配線と、
を備えるものである。
前記低誘電率絶縁膜に形成されたCu配線と、
前記低誘電率絶縁膜に、前記Cu配線の少なくとも一部を囲むように形成されたダミーCu配線と、
を備えるものである。
この発明においては、Cu配線の両側を囲むようにダミーCu配線を形成する。これにより、機械的強度の弱いLow-k膜を絶縁膜として用いて、これにCu配線を形成する場合にも、Cuのマイグレーションの発生を抑えてデバイス特性の良好な半導体装置を形成することができる。
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付することによりその説明を簡略化ないし省略する。
実施の形態1.
図1は、この発明の実施の形態1におけるCu配線構造を説明するための模式図であり、図1(a)は、上面を表し、図1(b)は、図1(a)における断面を表す。
図1に示すように、この実施の形態1においては、基板2は、直径300mmのシリコンウェーハに、必要に応じて、トランジスタや配線層等が形成されたものである。なお、この明細書において「基板」とは、シリコンウェーハ等の単層のものに限らず、必要に応じてトランジスタや下層の配線層等が形成されたものをも含めて表すものとする。
図1は、この発明の実施の形態1におけるCu配線構造を説明するための模式図であり、図1(a)は、上面を表し、図1(b)は、図1(a)における断面を表す。
図1に示すように、この実施の形態1においては、基板2は、直径300mmのシリコンウェーハに、必要に応じて、トランジスタや配線層等が形成されたものである。なお、この明細書において「基板」とは、シリコンウェーハ等の単層のものに限らず、必要に応じてトランジスタや下層の配線層等が形成されたものをも含めて表すものとする。
図1を参照して、基板2上に、SiC膜4、ポーラスMSQ(Methyl Silsesquioxane)膜6、キャップ膜8が形成されている。キャップ膜8及びポーラスMSQ膜6には、Cu配線10が形成されている。Cu配線10は、キャップ膜8、ポーラスMSQ膜6及び必要に応じてSiC膜4を貫通して形成された溝12に、バリアメタル膜14を介してCu16が埋め込まれて構成されている。
また、キャップ膜8、ポーラスMSQ膜6及びSiC膜4に、Cu配線10の両側を囲むようにして、ダミーCu配線20が形成されている。ダミーCu配線20は、Cu配線10の両側を囲んで、キャップ膜8及びポーラスMSQ膜6を貫通して形成された溝22に、バリアメタル膜24を介してCu26が埋め込まれて構成されている。
ここで、ポーラスMSQ膜6の比誘電率は1.8、ヤング率は0.8GPaである。また、MSQのSiとOとCとの組成は、Siが30%、Oが53%、Cが17%である。SiC膜4、ポーラスMSQ膜6、キャップ膜8の膜厚はそれぞれ、約50nm、約300nm、約50nmである。またここで、SiC膜4は、拡散防止膜の役割を果たす。
また、Cu配線10は、実際に配線として用いられるものであり、ダミーCu配線20は、半導体装置において、実際には配線として機能しないダミー配線である。半導体装置においてCu配線10及びダミーCu配線20の最小の配線幅は、約0.14μmである。また、各配線10、20の長さは、共に、約20μmである。ダミーCu配線20は、Cu配線10から0.5μm間隔を空けて配置されている。なお、この明細書において、「長さ」とは配線の長手方向の距離(即ち、図1(a)においては、上下方向)を示し、「幅」とは配線の短手方向の距離(即ち、図1(a)においては、左右方向)を示すものとする。
図2は、実施の形態1における配線構造を説明するためのフロー図である。また、図3〜図6は、実施の形態1における配線構造を形成する各過程における状態を説明するための断面図である。
以下、図2〜図6を用いて、この発明の実施の形態1における配線構造の形成方法について説明する。
以下、図2〜図6を用いて、この発明の実施の形態1における配線構造の形成方法について説明する。
まず、図3に示すように、直径300mmのウェーハ上にトランジスタや配線等が形成された基板2の上に、SiC膜4を形成する(ステップS2)。ここで、SiC膜4は、CVD(Chemical Vapor Deposition)法により膜厚約50nmに堆積する。更に、SiC膜4上にポーラスMSQ膜6を形成する(ステップS4)。ポーラスMSQ膜6は、スピン塗布法により膜厚約300nmに形成する。その後、ホットプレート上でこの基板に、第1のベーク(ステップS6)、第2のベーク(ステップS8)を行う。第1のベークは、窒素雰囲気中、約150℃の温度で約75秒間行う。第2のベークは、同様に窒素雰囲気中、約250℃の温度で約75秒間行う。ベーク後、同様にホットプレート上で、窒素雰囲気中、約450度の温度で約10分間のキュアを行う(ステップS10)。
次に、この基板をCVD装置内に装填し、ヘリウムプラズマを照射することにより表面改質を行う(ステップS12)。このヘリウムプラズマ照射は、ポーラスMSQ膜6と、その上に形成するキャップSiO2膜との接着性を改善するために行うものである。ここで、ヘリウムプラズマガスの流量は約1000sccm、ガス圧力は約1000Pa、高周波パワーは約500W、低周波パワーは約400W、プラズマ照射時間は約15秒間とする。
その後、CVD法により、ポーラスMSQ膜6上に膜厚約50nmのキャップSiO2膜8を形成する(ステップS14)。
次に、図4に示すように、リソグラフィ工程(ステップS16)とドライエッチング工程(ステップS18)とにより、溝12、22を形成する。ここで、溝12、22は、ダマシンCu配線を形成するための溝であり、キャップSiO2膜8、ポーラスMSQ膜6、及び必要に応じてSiC膜4を貫通して形成する。また、溝22は溝12の両側を囲むように形成され、溝22と溝12との間は、約0.5μm離して配置される。
次に、図5に示すように、キャップSiO2膜8表面と溝12、22の内壁とに、バリアメタル膜30であるTaN膜、Ta膜を形成し(ステップS20)、更に、Cuシード膜32を形成する(ステップS22)。TaN膜、Ta膜は、スパッタ法によりそれぞれ、膜厚約10nm、約15nmに形成される。また、Cuシード膜32は、スパッタ法により、膜厚約75nmに形成する。
次に、図6に示すように、電解メッキ法により、Cu34を約800nmの厚さに堆積する(ステップS24)。その後、温度約250℃で約30分間のアニールを行う(ステップS26)。
次に、Cu34とバリアメタル膜30との不要部分をCMPにより除去する(ステップS28)。ここで用いるCMP装置はオービタル方式で、CMP荷重は約1.5psi、オービタル回転数は約600rpm、ヘッド回転数は24rpm、スラリー供給速度は約300cc/分、研磨パッドは発泡ポリウレタン製の単層パッド、CMPスラリーは、Cu用に砥粒フリースラリー、Ta、TaN用に砥粒スラリーを用いる。
このようにして、図1に示すようなCu配線10及びCuダミー配線20を含む半導体装置が形成される。
このようにして、図1に示すようなCu配線10及びCuダミー配線20を含む半導体装置が形成される。
このように、配線構造を形成した後、Cu配線10、ダミーCu配線20の断面SEM観察を行った。これにより、ストレスマイグレーション発生の有無を確認した。その結果、実施の形態1のように、ダミーCu配線20を用いた配線構造においては、ストレスマイグレーションが発生していないことが確認された。
従来のようにダミーCu配線を形成せず、Cu配線10のみを形成した場合には、特に強度の弱いポーラスMSQ膜とキャップSiO2膜との界面にCuが流出する不良が確認される場合が多い。これは特に、Cuメッキ後のアニール工程における熱処理によるCuの熱膨張で発生したものと考えられる。しかし上述したように、この発明の実施の形態1においては、実際のCu配線10に加えて、Cu配線10の両側をダミーCu配線20で囲むようにする。この構造により、ストレスマイグレーション不良が発生するのを抑えることができる。
また、実施の形態1においては、ポーラスMSQ膜6を形成後、プラズマ照射を行うことにより、キャップSiO2膜とポーラスMSQ膜6との接着性を高め、その界面へCuが流出するのを抑制することができる。従って、プラズマ照射を行わない場合に比べて約4倍程度Cu配線とダミーCu配線との距離を離すことが可能となり、具体的にこの実施の形態1においてはCu配線10とダミーCu配線20との距離を2μm程度まで離すこともできる。
なお、実施の形態1においては、Cu配線10の両側(即ち、図1においては、左右)を、ダミーCu配線20で囲む場合について説明した。しかし、単に、Cu配線10の両側にダミーCu配線20を形成したものに限るものではない。例えば、構造上の制約が無ければ、Cu配線10の外周を連続して一周取り囲む構造が望ましい。また、密集したCu配線がある場合には、その全体の最外周を囲むようにしてダミーCu配線を形成するものであってもよい。更に、ダミーCu配線20は完全に連続して一周していないものであってもよい。但し、望ましくは、ダミーCu配線の長さは、連続して約10μm以上あることが望ましい。
また、実施の形態1においては、Cu配線10とダミーCu配線との各長さを約20μmとし、Cu配線10とダミーCu配線20の各最小幅を0.14μmとし、Cu配線10とダミーCu配線20との間を約0.5μm空ける場合について説明した。しかし、この発明において、これらの配線幅、あるいは、ダミー配線と、Cu配線との間隔は、これに限るものではない。例えば、配線長が数μm〜数100μm程度のもの等、他の配線長の場合にも有効である。また、例えば、配線幅は約0.1μm〜約5μm程度のもの等、他の配線幅の場合にも有効である。但しこの発明は、Cu配線10の幅が約500μm以下のものに特に有効である。
また、Cu配線10とダミーCu配線20との間隔は、必ずしもこれに限るものではないが、0.05μm〜20μm程度であることが望ましい。更に望ましくは、この間隔は0.05μm〜5μm程度であるとよい。具体的には、用いるLow-k膜のヤング率(弾性率)が5GPa程度の場合には、Cu配線とダミーCu配線20との間隔は約5μm以下が望ましく、ヤング率が3GPa程度の場合には、配線間の距離は約2μm以下が望ましく、2GPa程度の場合には約1μm以下であることが望ましく、1GPa程度の場合には約0.8μm以下が望ましく、更に、0.7GPa程度の場合には約0.6μm以下、0.5GPa程度の場合には約0.5μm以下、0.3GPa程度の場合には約0.4μm以下、0.2GPa程度の場合には約0.3μm以下が望ましい。
なお、配線間の距離を0.1μm以下にすると、寄生容量が増加する問題はあるが、Cu配線のストレスマイグレーションを抑制するという観点からは、Cu配線とダミーCu配線との距離はできる限り狭い方がよい。
また、ポーラスMSQ膜6を約300nmに成膜する場合について説明した。しかし、この発明はこれに限られるものではない。但し好ましくは、ポーラスMSQあるいはその他のLow-k膜の膜厚は約100〜約2000nm程度であることが望ましい。
また、実施の形態1においては、比誘電率1.8、ヤング率0.8GPaのポーラスMSQ膜6を用いる場合について説明した。この発明において、低誘電率膜はこれに限るものではない。この発明において低誘電率膜は、他の割合で、Si、O、Cを含むものであっても良く、あるいは、他の種類のLow-k膜であってもよい。必ずしもこれに限るものではないが、この発明は、特に、比誘電率が2.5以下、また、ヤング率が5GPa以下のポーラスLow-k膜に有効であり、例えば、シロキサン樹脂に対してはより効果が大きい。また、Low-k膜のSi濃度が約20〜40%、C濃度が約10〜約30%、O2濃度が約40〜60%程度のものであれば、よりこの発明の効果が大きく現れる。
また、実施の形態1においては、ポーラスMSQ膜6とキャップSiO2膜8との接着性を高めるため、ヘリウムプラズマを照射する場合について説明した。しかし、この発明はこれに限るものではなく、プラズマ処理を施さないものであってもよい。また、ヘリウムプラズマに代えて他のプラズマガスを用いるものであってもよい。Heは、特にLow-k膜へのダメージが少ないため有効であるが、他のプラズマガスとしては、例えば、NH3、N2O、H2、O2、SiH4、Ar、N2等が挙げられる。また、これらのガスを混合したものであってもよく、Heガスと他のガスとを混合して用いるとより効果的である。
また、実施の形態1においては、キャップ膜としてSiO2膜8を用いる場合について説明した。しかし、この発明においてはこれに限るものではなく、例えば、SiO2膜の他に、SiC膜、SiCN膜、SiCO膜、SiN膜、あるいは、SiO2膜とSiCO膜との積層膜、SiO2膜とSiCN膜との積層膜などの他の膜であってもよい。また、CMP工程においては、Cu34とバリアメタル膜30のみを除去する場合について説明したが、この発明においては、CMPにおいてキャップSiO2膜8の一部あるいは全てが除去されるものであってもよい。また、このキャップ膜厚は30〜200nmであることが望ましく、また、40〜120nmであることが、実効的な比誘電率を低減する上では、有効であるが、この発明は必ずしもこの膜厚に限るものではない。
また、この発明は、実施の形態1のように、ポーラスMSQ膜6の下層に拡散防止膜が形成されている場合に限るものでもない。
また、バリアメタル膜14、24として、TaN膜とTa膜との積層膜を用いる場合について説明した。しかしこの発明においてバリアメタル膜はこれに限るものではなく、例えば、Ta、TaNの他に、Ti、TiN、WN、WSiN等を用いたものであってもよい。
また、実施の形態1においては、基板2上に1層目のCu配線を形成しているような状態を説明した。しかし、この発明は、1層目のCu配線を形成する場合に限るものではなく、2層目以上のCu配線においても有効に用いることができる。具体的には、例えば、この発明におけるCu配線は、基板2にトランジスタが形成され、このトランジスタの拡散層と上部に形成される配線層とを接続するコンタクトプラグとして有効であり、また、例えば、基板2に下層の配線が形成されている場合に、この配線とキャップSiO2膜8上に形成される上部の配線とを接続するヴィアプラグとしても有効である。また、これらに限るものではなく、他の配線部分にも用いることができる。
その他、本発明における成膜の材料や、成膜方法、その膜厚等は、実施の形態1において説明したものに限られるものではなく、この発明の範囲内において、適宜選択しうるものである。
実施の形態2.
図7は、この発明の実施の形態2における配線構造を説明するための上面模式図である。
図7に示すように、実施の形態2における配線構造では、実施の形態1において説明したCu配線10及び、その両側を囲むダミーCu配線20に加えて、ダミーCu配線40が形成されている。
図7は、この発明の実施の形態2における配線構造を説明するための上面模式図である。
図7に示すように、実施の形態2における配線構造では、実施の形態1において説明したCu配線10及び、その両側を囲むダミーCu配線20に加えて、ダミーCu配線40が形成されている。
ダミーCu配線40は、ダミーCu配線20と同様に、ホール42に、バリアメタル膜44を介して、Cu46を埋め込むことにより構成されている。また、ダミーCu配線40は、上面から見て約1〜2μm角程度の正方形の配線である。ダミーCu配線40は、Cu配線20の両側に、ダミーCu配線40のパターンの密度が約30%以上になるように均一に配置されている。
実施の形態2における配線構造の形成方法は、実施の形態1において説明したものと同様である。但し、実施の形態2においては、溝12、22の形成(ステップ16、18)と同時に、ダミーCu配線40用のホール42の形成も同時に行う。また、バリアメタル膜30、Cuシード膜32の形成、Cuの埋め込み等(ステップS20〜S24)の際、同時に、ホール42内部にもバリアメタル膜、Cuシード膜を形成し、Cuを埋め込む。これにより、他のCu配線10、ダミーCu配線20と同時に、ホール42内にバリアメタル膜44とCu46とが形成されたダミーCu配線40を形成する。
この配線構造において、ダミーCu配線20は、実施の形態1と同様に、ストレスマイグレーション抑制用の配線である。一方、ダミーCu配線40は、エロージョン抑制用のダミーパターンである。
実施の形態2に説明したように、ダミーCu配線20の両側に、更に、エロージョン防止用のダミーCu配線40を形成することにより、Cu配線10と、ダミーCu配線20とにおけるエロージョンの発生を抑えることができる。
また、実施の形態1と同様に、ダミーCu配線20により、Cu配線10を囲むことで、Cu配線10におけるストレスマイグレーションの発生を抑えることができる。また、実施の形態2においては、ダミーCu配線40を形成することにより、ダミーCu配線20においても、ある程度、ストレスマイグレーションが発生するのを抑えることができる。たとえ、ダミー配線であっても、その部分において、ストレスマイグレーションが発生すると、CMPの際に、Low-k膜の剥離等が起きる可能性があるため、ダミー配線のストレスマイグレーションを抑えることは重要である。
なお、実施の形態2においては、ダミーCu配線40が、約1〜2μm角程度の正方形であり、パターン密度が約30%以上となるように配置する場合について説明したが、この発明はこれに限るものではない。ダミーCu配線40は、この範囲の大きさのものに限らず、また、正方形に限るものではない。また、実施の形態2においては、正方形のパターンを規則的に配置したものを説明した。しかし、例えば、Cu配線パターン40を長方形にして、更に、その配置方向を交互に90度ずつずらしたようなものであってもよい。
また、この発明において、ダミーCu配線40のパターン密度は約30%以上に限るものではない。但し、パターン密度は約10%以上であることが望ましく、また更に、約30%以上であることが望ましい。
その他は、実施の形態1と同様であるから説明を省略する。
その他は、実施の形態1と同様であるから説明を省略する。
実施の形態3.
図8は、この発明の実施の形態3における配線構造を説明するための上面模式図である。
図8に示すように、実施の形態3における配線構造は、実施の形態2において説明した配線構造に類似するものである。但し、実施の形態3における配線構造では、ダミーCu配線20が形成されず、Cu配線10の両側にはダミーCu配線40のみが形成される。
図8は、この発明の実施の形態3における配線構造を説明するための上面模式図である。
図8に示すように、実施の形態3における配線構造は、実施の形態2において説明した配線構造に類似するものである。但し、実施の形態3における配線構造では、ダミーCu配線20が形成されず、Cu配線10の両側にはダミーCu配線40のみが形成される。
ダミーCu配線40は、実施の形態2において説明したように、上面から見て、約1〜2μm程度の正方形の配線である。またここでは、Cu配線10に最も近い位置のCuダミー配線40とCu配線10との間隔を約0.1μm程度となるように形成されている。また、ダミーCu配線40のパターン密度は約30%以上となるようにする。
以上のように、エロージョン抑制用のダミーCu配線40のみを形成するだけでも、エロージョン抑制用のダミーパターンは、配線側から見た密度が、ストレスマイグレーション対策用のダミーCu配線より低くなる。従って、ストレスマイグレーションに対する効果は、実施の形態1、2に比べて低いものの、ストレスマイグレーションをある程度抑制することはできる。
なお、ここでは、ダミー配線40とCu配線10との間隔を、0.1μm以下にする場合について説明したが、この発明はこれに限るものではない。但し、必ずしもこれに限るものではないが、この発明において、ダミーCu配線40とCu配線との間隔は、数μm以下であることが望ましく、更に、約1μm以下であることが望ましい。また、この間隔を約0.5μm以下にすれば、更に大きな効果を得ることができる。また、実施の形態3において説明したように、この間隔を約0.1μm以下の距離まで近づけることにより、低ヤング率のLow-k膜においても、ストレスマイグレーションの発生を効率よく抑制することができる。
但し、必ずしもこれに限るものではないが、特に、ダミーCu配線40とCu配線10との距離を0.1μm以下にする場合には、ダミーパターンの密度が、約10%以上あることが望ましく、更に、望ましくは、約30%以上の密度があるとよい。
また、実施の形態3では、正方形のダミーCu配線40を形成する場合について説明した。しかし、実施の形態2と同様に、この発明におけるダミーCu配線40は正方形に限るものではなく、例えば、長方形のもの等であってもよい。また、例えば、長方形のダミーCu配線を、交互に90度回転させて配置したものでもよい。
その他は、実施の形態1、2と同様であるから説明を省略する。
その他は、実施の形態1、2と同様であるから説明を省略する。
実施の形態4.
図9は、この発明の実施の形態4における配線構造を説明するための上面模式図である。
図9に示すように、実施の形態4における配線構造においては、上面からみてL字上に形成されたCu配線50が形成されている。Cu配線50は、実際に配線として用いられるパターンであり、実施の形態1と同様に、ポーラスMSQ膜6及びキャップSiO2膜8を貫通して形成されたL字型の溝52に、バリアメタル膜54を介して、Cu56が埋め込まれて構成されている。
図9は、この発明の実施の形態4における配線構造を説明するための上面模式図である。
図9に示すように、実施の形態4における配線構造においては、上面からみてL字上に形成されたCu配線50が形成されている。Cu配線50は、実際に配線として用いられるパターンであり、実施の形態1と同様に、ポーラスMSQ膜6及びキャップSiO2膜8を貫通して形成されたL字型の溝52に、バリアメタル膜54を介して、Cu56が埋め込まれて構成されている。
また、Cu配線50を、一部において開口する変形したコの字形に取り囲むようにして、ダミーCu配線60が形成されている。即ち、ダミーCu配線60は、Cu配線50の長手方向の両側面側と、短手方向の一側面側とを取り囲むようにして形成されている。ダミーCu配線60は、実施の形態1,2におけるダミーCu配線20と同様に、ストレスマイグレーションを抑制するためのダミー配線である。ダミーCu配線60は、変形コの字型に形成された溝62に、バリアメタル膜64を介して、Cu66が埋め込まれて構成されている。
Cu配線50及びダミーCu配線60の幅は、実施の形態1と同様に、共に約0.14μmである。また、Cu配線50とダミーCu配線60との間隔も、実施の形態1と同様に約0.5μmである。
更に、ダミーCu配線60の外側のスペースに、ダミーCu配線70が形成されている。ダミーCu配線70は、実施の形態2、3におけるエロージョン抑制用のダミーCu配線40と同様の配線である。ダミーCu配線70は、ホール72に、バリアメタル膜74を介してCuが埋め込まれて構成されている。また、実施の形態2、3同様に、ダミーCu配線70は約1〜2μm角程度の正方形であり、ダミーCu配線70のパターン密度が30%以上になるように所定のピッチで配置されている。
以上説明したように、この発明は、Cu配線が直線の場合に限るものではなく、実施の形態4のように、Cu配線50がL字型のような場合にも用いることができる。これによっても、Cu配線50のストレスマイグレーションを抑制することができる。また、ダミーCu配線70を、パターンが粗な部分に所定のピッチで配置することにより、同時にエロージョンを抑えることもできる。また、このダミーCu配線70の配置により、ダミーCu配線60のストレスマイグレーションをもある程度抑えることができる。但し、ダミーCu配線には通電されないため、エレクトロマイグレーション不良は発生しない。
なお、実施の形態4においては、Cu配線50が、L字型の場合について説明した。しかし、この発明はこれに限るものではなく、Cu配線は、他の形状であってもよい。Cu配線の形状に関わらず、この発明においては、Cu配線をダミーCu配線により取り囲むことにより、ストレスマイグレーションの発生を抑えることができる。なお、この場合、Cu配線を一周取り囲むようにダミー配線を形成することが望ましい。但し、構造上の制約などからCu配線を一周取り囲むことができないような場合には、実施の形態4において説明したように、一部においてダミーCu配線が形成されていない部分があってもよい。ただし、ダミーCu配線は連続して約10μm以上の長さを有することが望ましい。
また、この実施の形態4においては、ダミーCu配線60の外側に、更に、ダミーCu配線70を形成する場合について説明したが、この発明はこれに限るものではなく、エロージョン抑制用のダミーCu配線70が配置されていないものであってもよい。また、逆に、ダミーCu配線60を形成せずに、エロージョン抑制用のダミーCu配線70のみを形成するものであってもよい。この場合にも、実施の形態3において説明したようにダミーCu配線とCu配線との間隔を細くすれば、ある程度のストレスマイグレーションの発生を抑えることができる。
なお、この発明において、「Cu配線の少なくとも一部を囲む」とは、例えば、実施の形態1において説明したように、長手方向の両側面に沿って、ダミーCu配線が形成されている場合や、あるいは、実施の形態3のように、ダミーCu配線40を、Cu配線10の両側に、所定の間隔以下の間隔で、所定のピッチで配置した場合や、あるいは、実施の形態4のように、Cu配線50を、一方向においてのみ開口するようにして取り囲んだ場合等が含まれ、Cu配線の周りが、ある程度、ダミーCu配線で囲まれているものであればよい。また、例えば、実施の形態1〜4におけるポーラスMSQ膜6は、この発明における低誘電率絶縁膜に該当する。
また、例えば、実施の形態1において、ステップS4を実行することにより、この発明の低誘電率絶縁膜形成工程が実行され、ステップS16〜S26を実行することにより、この発明のCu配線形成工程が実行される。また、例えば、実施の形態1において、ステップS12を実行することにより、この発明のプラズマ照射工程が実行され、ステップS14を実行することにより、キャップ膜形成工程が実行される。
2 基板
4 SiC膜
6 ポーラスMSQ膜
8 キャップSiO2膜
10、50 Cu配線
20、40、60、70 ダミーCu配線
12、22、52、62 溝
42、72 ホール
14、24、44、54、64、74 バリアメタル
16、26、46、56、66、76 Cu
30 バリアメタル膜
32 Cuシード膜
34 Cu
4 SiC膜
6 ポーラスMSQ膜
8 キャップSiO2膜
10、50 Cu配線
20、40、60、70 ダミーCu配線
12、22、52、62 溝
42、72 ホール
14、24、44、54、64、74 バリアメタル
16、26、46、56、66、76 Cu
30 バリアメタル膜
32 Cuシード膜
34 Cu
Claims (10)
- 基板上に、低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜に、Cu配線と、前記Cu配線の少なくとも一部を囲むダミーCu配線とを形成するCu配線形成工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記低誘電率絶縁膜形成工程後、Cu配線形成工程前に、
前記低誘電率絶縁膜に、プラズマ照射を行うプラズマ照射工程と、
前記低誘電率絶縁膜に、キャップ膜を形成するキャップ膜形成工程と、
を備え、
前記Cu配線形成工程は、前記低誘電率絶縁膜と、前記キャップ膜とに、前記Cu配線と、前記ダミーCu配線とを形成することを特徴とする請求項1に記載の半導体装置の製造方法。 - 基板上に形成された低誘電率絶縁膜と、
前記低誘電率絶縁膜に形成された、Cu配線と、
前記低誘電率絶縁膜に、前記Cu配線の少なくとも一部を囲むように形成されたダミーCu配線と、
を備えることを特徴とする半導体装置。 - 前記ダミーCu配線は、前記Cu配線の少なくとも両側を囲むライン状のダミーCu配線であることを特徴とする請求項3に記載の半導体装置。
- 前記ライン上のダミーCu配線の外側に、一定のピッチで配置されたホールに形成されたダミーCu配線を含むことを特徴とする請求項4に記載の半導体装置。
- 前記Cu配線と、前記ダミーCu配線とは、約20μm以下の間隔を空けて配置することを特徴とする請求項3から5のいずれかに記載の半導体装置。
- 前記Cu配線の幅は、約500μm以下であることを特徴とする請求項3から6のいずれかに記載の半導体装置。
- 前記ダミーCu配線の長さは、連続して、約10μm以上であることを特徴とする請求項3から7のいずれかに記載の半導体装置。
- 前記低誘電率絶縁膜は、ヤング率が、約5GPa以下であることを特徴とする請求項3から8のいずれかに記載の半導体装置。
- 前記低誘電率絶縁膜は、材料中に空孔を有する、比誘電率が約2.5以下の絶縁膜であることを特徴とする請求項3から9のいずれかに記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003407088A JP2005167120A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置及び半導体装置の製造方法 |
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JP2003407088A Pending JP2005167120A (ja) | 2003-12-05 | 2003-12-05 | 半導体装置及び半導体装置の製造方法 |
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Country | Link |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005310807A (ja) * | 2004-04-16 | 2005-11-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2007053220A (ja) * | 2005-08-18 | 2007-03-01 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2008124070A (ja) * | 2006-11-08 | 2008-05-29 | Rohm Co Ltd | 半導体装置 |
US7521803B2 (en) | 2005-10-21 | 2009-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device having first and second dummy wirings varying in sizes/coverage ratios around a plug connecting part |
US20130012023A1 (en) * | 2011-07-06 | 2013-01-10 | Park In-Sun | Method of forming micropattern, method of forming damascene metallization, and semiconductor device and semiconductor memory device fabricated using the same |
-
2003
- 2003-12-05 JP JP2003407088A patent/JP2005167120A/ja active Pending
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