JP4364258B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に係り、例えば、多層配線を形成する製造方法に関する。
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ヴィアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。
そして、最近は層間絶縁膜として比誘電率の低い低誘電率膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．１のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが３以下の低誘電率膜（ｌｏｗ−ｋ膜）を用いることにより、配線間の寄生容量を低減することが試みられている。
現在、多層配線としては、最小配線の配線幅を共通とする配線層グループに分類されて積層される。例えば、デバイス層上のローカル層、ローカル層上の中間層グループ、その上に形成されるセミグローバル層グループ、その上に形成されるグローバル層グループといった具合に形成される。これらのグループ内の各配線層を構成する主たる層間絶縁膜の比誘電率ｋは、配線ルールが共通であるために略同一に形成される。これらの多層配線では、下層側のグループになるほど、比誘電率ｋを小さくする必要から例えばセミグローバル層グループあたりから低誘電率材料が用いられる。
一般にこれら低誘電率材料、とりわけｋが３以下の低誘電率膜では、その機械的強度が非低誘電率膜に比べて弱い。また、より低誘電率な材料ほど機械的強度が弱いという傾向がある。これらｌｏｗ−ｋ材料の導入とこれら材料の機械的強度の低下は多層配線の剥がれ問題を引き起こす。特に、多層配線製造工程の中で、機械的な力が加わるＣＭＰ工程、ウェハをチップ状にスクライブする工程、樹脂で固定する工程、或いはウェハをプロービング評価する場合などに起こりやすい。
ここで、多層配線構造における膜剥がれや変形などの不具合を生じさせないために、多層配線の各配線層を構成する絶縁膜の機械的強度の強弱が積層方向に交互に反復するように構成するとした技術が文献に開示されている（例えば、特許文献１参照）。しかしながら、かかる技術では、比誘電率が大きな補強膜で機械的強度を向上させているために１層毎に交互に比誘電率が大きくなったり小さくなったりしてしまう。そのために、比誘電率が大きくなった層では、本来所望する配線性能を得ることが困難となってしまう。
特開２００６−２１６７４６号公報
本発明は、上述したような従来の問題点を克服し、多層配線において配線層間の剥がれ耐性を向上させた装置或いはその製造方法を提供することを目的とする。
本発明の一態様の半導体装置は、
基体上に積層配置され、共に第１の最小配線幅の多層の配線と積層された複数の絶縁膜部とを有する複数の第１グループの配線層と、
前記複数の第１グループの配線層の最上層上に積層配置され、共に前記第１の最小配線幅よりも大きい第２の最小配線幅の多層の配線と積層された複数の絶縁膜部とを有する複数の第２グループの配線層と、
を備え、
前記複数の第２グループの配線層の最下層の主たる絶縁膜部として、比誘電率が他の前記第２グループの配線層の主たる絶縁膜部の比誘電率と同一で、ヤング率が他の前記第２グループの配線層の主たる絶縁膜部のヤング率より小さく前記第１グループの配線層の主たる絶縁膜部のヤング率より大きい絶縁膜部が用いられたことを特徴とする。
また、本発明の一態様の半導体装置の製造方法は、
基体上に、第１の最小配線幅の第１の配線と、所定の供給エネルギー量でキュアされた第１の絶縁膜とをそれぞれ有する複数の第１の配線層を形成する工程と、
前記複数の第１の配線層の最上層上に、前記第１の最小配線幅よりも大きい第２の最小配線幅の第２の配線と、前記第１の絶縁膜と同一材料が前記所定の供給エネルギー量とは異なる供給エネルギー量でキュアされてなり、ヤング率が前記第１の絶縁膜より大きい第２の絶縁膜とを有する第２の配線層を形成する工程と、
前記第２の配線層上に、前記第２の最小配線幅の第３の配線と、比誘電率が前記第２の絶縁膜と同一で、ヤング率が前記第２の絶縁膜より大きい第３の絶縁膜とをそれぞれ有する少なくとも１層以上の第３の配線層を形成する工程と、
を備えたことを特徴とする。
また、本発明の他の態様の半導体装置の製造方法は、
基体上に、第１の最小配線幅の第１の配線と、第１の絶縁膜とをそれぞれ有する複数の第１の配線層を形成する工程と、
前記複数の第１の配線層の最上層上に、前記第１の最小配線幅よりも大きい第２の最小配線幅の第２の配線と所定の供給エネルギー量でキュアされ、ヤング率が前記第１の絶縁膜より大きい第２の絶縁膜とを有する第２の配線層を形成する工程と、
前記第２の配線層上に、前記第２の最小配線幅の第３の配線と、前記第２の絶縁膜と同一材料が前記所定の供給エネルギー量とは異なる供給エネルギー量でキュアされてなり、比誘電率が前記第２の絶縁膜と同一で、ヤング率が前記第２の絶縁膜より大きい第３の絶縁膜とをそれぞれ有する少なくとも１層以上の第３の配線層を形成する工程と、
を備えたことを特徴とする。
本発明によれば、特定の配線層に加わる応力集中を緩和し、配線層間の剥がれ耐性を向上させることができる。よって、半導体装置の歩留まりを向上させることができる。
実施の形態１．
以下、実施の形態１について、図面を用いて説明する。
図１は、実施の形態１における半導体装置の断面の一例を示す概念図である。
多層配線構造を形成する場合、最小配線の配線幅を共通とする配線層グループに分類されて積層される。図１の例では、基板２００上にローカル（ＬＣ）層グループ、その上に中間（ＩＭ）層グループ、その上にセミグローバル（ＳＧ）層グループ、その上にグローバル（ＧＬ）層グループが形成される。そして、ＬＣ層グループは、例えば、１層の配線層１００で構成される。ＩＭ層グループは、例えば、４層の配線層１１１，１１２，１１３，１１４で構成される。ＳＧ層グループは、例えば、４層の配線層１２１，１２２，１２３，１２４で構成される。ＧＬ層グループは、例えば、２層の配線層１３１，１３２で構成される。各グループの配線層の積層数はこれに限るものではなく、それ以上でも以下でも構わない。ＬＣ層グループからＧＬ層グループに向かってグループ毎に最小配線の配線幅が順に大きくなっていく。また、配線層１００を除く各配線層には、配線と、その配線を下層側配線に接続するためのヴィアプラグとが形成されている。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、Ｃｕ配線より下層の例えばデバイス部分及びこのデバイス部分につながるタングステン（Ｗ）プラグ部分等の図示を省略している。また、ＧＬ層グループの最上層の配線層１３２上には拡散防止膜４２６が形成されている。
各グループ内の各配線層では、最小配線の配線幅を共通にすると共に、その配線幅に見合った比誘電率ｋをもった主たる絶縁膜が形成されている。すなわち、各グループ内の各配線層では、主たる絶縁膜の比誘電率ｋが略同一に形成されている。例えば、ＬＣ層グループでは、主たる絶縁膜２２０の比誘電率ｋが２．５程度、ここでは、ｋ＝２．５±０．１の絶縁膜を用いる。ＩＭ層グループでは、２層で形成される主たる絶縁膜２２０，２２１の比誘電率ｋが２．５程度、ここでは、ｋ＝２．５±０．１の絶縁膜を用いる。ＳＧ層グループでは、配線層１２１の主たる絶縁膜３２０及びその他の配線層１２２〜１２４の主たる絶縁膜３２５の比誘電率ｋが３．０程度、ここでは、ｋ＝３．０±０．１の絶縁膜を用いる。ＧＬ層グループでは、２層で形成される主たる絶縁膜４２０，４２４の比誘電率ｋが４．１程度、ここでは、ｋ＝４．１±０．１の絶縁膜を用いる。
また、各配線層の層間絶縁膜は、主たる絶縁膜を含む多層構造で形成される場合が多い。例えば、主たる絶縁膜の下側にエッチングストッパ用の絶縁膜、上側にキャップ絶縁膜が形成される。ここで、通常、同じグループ内の配線層では、同じ絶縁膜が用いられるが、全く同じにしてしまうと、主たる絶縁膜の線膨張係数が、ＬＣ層グループ及びＩＭ層グループでは、例えば、６６ｐｐｍ／℃程度であるのに対し、ＳＧ層グループ及びＧＬ層グループでは、６ｐｐｍ／℃程度となり、外部から力が加わった場合にＩＭ層グループとＳＧ層グループの境界Ａに応力集中が起こる。そのために、境界Ａで膜剥がれが生じてしまう。また、その際の主たる絶縁膜のヤング率（縦弾性係数：Ｅ）は、ＬＣ層グループ及びＩＭ層グループでは、例えば、５〜７ＧＰａとなり、ＳＧ層グループでは、例えば、１３〜２５ＧＰａとなり、ＧＬ層グループでは、例えば、５０ＧＰａとなる。
このように外部から力が加わって積層膜の剥がれが起こる場合、機械的強度の低いｌｏｗ−ｋ膜層が破壊するのではなく、配線層間での線膨張係数の差が大きな界面で特に剥がれが起こりやすい。また、１つの配線層では複数の絶縁膜が積層して用いられているが、上述した剥がれの問題に対しては、配線層内の絶縁膜間における各界面の密着強度を高めてもあまり効果は得られない。そこで、実施の形態１では、ＳＧ層グループの最下層の配線層１２１の主たる絶縁膜３２０について、比誘電率ｋをＳＧ層グループのその他の配線層１２２〜１２４と略同一（ｋ＝３．０±０．１）に維持しながらヤング率ＥをＩＭ層グループの配線層１１４の主たる絶縁膜２２０及び絶縁膜２２１のヤング率の少なくとも一方より大きく、ＳＧ層グループのその他の配線層１２２〜１２４の主たる絶縁膜３２５のヤング率より小さい値になるように形成する。すなわち、絶縁膜３２０のヤング率Ｅが８〜１７ＧＰａで上述した条件を満たすように形成する。
例えば、絶縁膜２２０のヤング率Ｅが７ＧＰａかつ絶縁膜２２１のヤング率Ｅが５ＧＰａで、配線層１２２〜１２４の絶縁膜３２５のヤング率Ｅが２０ＧＰａのとき、絶縁膜３２０のヤング率Ｅが１７ＧＰａとなるように形成する。或いは、絶縁膜２２０のヤング率Ｅが７ＧＰａかつ絶縁膜２２１のヤング率Ｅが５ＧＰａで、配線層１２２〜１２４の絶縁膜３２５のヤング率Ｅが２５ＧＰａのとき、絶縁膜３２０のヤング率Ｅが１５ＧＰａとなるように形成する。或いは、絶縁膜２２０のヤング率Ｅが５ＧＰａで、配線層１２２〜１２４の絶縁膜３２５のヤング率Ｅが１３ＧＰａのとき、絶縁膜３２０のヤング率Ｅが８ＧＰａとなるように形成する。これらにより応力集中が生じる境界Ａ付近において、ヤング率Ｅの急峻な変化が緩和される。その結果、絶縁膜３２０が緩衝部分となって外部要因の力による膜の剥がれに対する耐性を向上させることができる。以下、各グループの配線層の製造方法について説明する。
図２は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図２において、実施の形態１の半導体装置の製造方法では、ＬＣ配線層形成工程（Ｓ１０２）と、ＩＭ１配線層形成工程（Ｓ１０４）と、ＩＭ２配線層形成工程（Ｓ１０６）と、ＩＭ３配線層形成工程（Ｓ１０８）と、ＩＭ４配線層形成工程（Ｓ１１０）と、ＳＧ１配線層形成工程（Ｓ１１２）と、ＳＧ２配線層形成工程（Ｓ１１４）と、ＳＧ３配線層形成工程（Ｓ１１６）と、ＳＧ４配線層形成工程（Ｓ１１８）と、ＧＬ１配線層形成工程（Ｓ１２０）と、ＧＬ２配線層形成工程（Ｓ１２２）と、拡散防止膜形成工程（Ｓ１２４）という一連の工程を実施する。また、ＳＧ１配線層形成工程（Ｓ１１２）は、その内部工程として、エッチングストッパ（ＥＳ）膜形成工程（Ｓ２０２）と、ｌｏｗ−ｋ膜成膜工程（Ｓ２０４）と、キュア工程（Ｓ２０６）と、キャップ膜形成工程（Ｓ２０８）と、開口部形成工程（Ｓ２１０）と、バリアメタル膜形成工程（Ｓ２１２）と、シード膜形成工程（Ｓ２１４）と、めっき及びアニール工程（Ｓ２１６）と、研磨工程（Ｓ２１８）という一連の工程を実施する。
まず、Ｓ（ステップ）１０２において、ＬＣ配線層形成工程として、基板２００上に配線層１００を形成する。
図３は、実施の形態１におけるＬＣ配線層の断面の一例を示す概念図である。
まず、基板２００上に多孔質の低誘電率絶縁性材料を用いた絶縁膜２２０を例えば１００ｎｍの厚さで形成する。絶縁膜２２０の材料として、多孔質の炭酸化シリコン（ＳｉＯＣ）を用いると好適である。多孔質のＳｉＯＣ膜により、比誘電率ｋが２．５程度の層間絶縁膜を得ることができる。ここでは、一例として、メチルシロキサンを主成分とする材料を用いて絶縁膜２２０を形成する。絶縁膜２２０の材料としては、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いることができる。例えば、スピナーで成膜し、この基板にホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。形成方法は、ＳＯＤ法の他に、化学気相成長（ＣＶＤ）法を用いても構わない。
そして、絶縁膜２２０上にＣＶＤ法によってＳｉＯＣを例えば膜厚２０ｎｍ堆積することで、キャップ絶縁膜２２２を形成する。キャップ絶縁膜２２２として、例えば、比誘電率ｋが３．０程度のＳｉＯＣの他に、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜２２２を形成することで機械的強度が弱いＳｉＯＣの絶縁膜２２０を保護することができる。
そして、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝（トレンチ）をキャップ絶縁膜２２２と絶縁膜２２０内に形成する。そして、スパッタ等の物理気相成長（ＰＶＤ）法により、トレンチ及びキャップ絶縁膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。バリアメタル膜２４０の材料としては、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等のタンタル含有物質、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等のチタン含有物質、もしくはＴａとＴａＮ等これらを組合せて用いた積層膜等が好適である。そして、スパッタ等のＰＶＤ法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成されたトレンチ内壁及び基板２００表面に堆積（形成）させる。そして、このシード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０（銅含有膜の一例）をトレンチ内及び基板２００表面に堆積させる。そして、アニール処理後にかかる状態からトレンチ上に堆積した余分なＣｕ膜２６０とバリアメタル膜２４０とをＣＭＰにより除去してダマシン配線を形成することで配線層１００を形成する。例えば、最小配線の配線幅が６５ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが６５ｎｍ／６５ｎｍで配線高さが１２０ｎｍに形成することができる。
ここで、配線層１００の主たる絶縁膜２２０は、ＳｉＯＣの代わりに有機絶縁膜を用いても好適である。有機絶縁膜の材料としては、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。これらにより比誘電率ｋが３以下の絶縁膜を形成することができる。また、絶縁膜２２０上のキャップ絶縁膜２２２は省略しても構わない。
Ｓ１０４において、ＩＭ１配線層形成工程として、配線層１００上に配線層１１１を形成する。
図４は、実施の形態１におけるＩＭ配線層の断面の一例を示す概念図である。
まず、配線層１００上にＣＶＤ法によってエッチングストッパ膜２１０を例えば膜厚３０ｎｍ堆積することで、エッチングストッパ膜２１０を形成する。エッチングストッパ膜２１０の材料としては、例えば、炭窒化シリコン（ＳｉＣＮ：ｋ＝５．５）、炭化シリコン（ＳｉＣ：ｋ＝３．５）、窒化シリコン（ＳｉＮ：ｋ＝７．０）、或いは、これらの積層膜を用いると好適である。
そして、エッチングストッパ膜２１０上に多孔質の低誘電率絶縁性材料を用いたヴィアプラグ用の絶縁膜２２０を例えば８０ｎｍの厚さで形成する。ここでは、ＬＣ配線層の主たる絶縁膜と同じＳｉＯＣ膜を形成する。多孔質のＳｉＯＣ膜により、比誘電率ｋが２．５程度の層間絶縁膜を得ることができる。よって、絶縁膜２２０の材料としては、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。形成方法としては、例えば、ＳＯＤ法やＣＶＤ法を用いることができる。ここでは、ポリメチルシロキサンをＳＯＤ法で塗布することで、素材を成膜した後に、ホットプレート上で窒素雰囲気中でのベークを行なう。その後、ホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なう。具体的には、ポリメチルシロキサンをＳＯＤ法で塗布した後、ホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行った後、最終的にホットプレート上で窒素雰囲気中で３５０℃３０分の熱キュアを行なう。その後、基板温度４００℃で３０秒の紫外線（ＵＶ）キュアを行なう。このように、熱やＵＶ照射によるエネルギーを所定のエネルギー量で供給してキュアを行なう。これにより、ｋ＝２．６、Ｅ＝７ＧＰａの絶縁膜２２０を形成することができる。
そして、絶縁膜２２０上に配線用の主たる絶縁膜２２１を例えば１００ｎｍの厚さで形成する。絶縁膜２２１は、有機絶縁膜を用いると好適である。有機絶縁膜により、比誘電率ｋが２．５程度の層間絶縁膜を得ることができる。有機絶縁膜の材料としては、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。ここでも、有機材料を成膜した後に、加熱、ＥＢ照射、或いはＵＶ照射といったエネルギーを所定のエネルギー量で供給することでキュアする。これにより、ｋ＝２．４、Ｅ＝５ＧＰａの絶縁膜２２１を形成することができる。
そして、絶縁膜２２１上にＣＶＤ法によってＳｉＯＣを例えば膜厚３０ｎｍ堆積することで、キャップ絶縁膜２２２を形成する。ここでは、ＬＣ配線層のキャップ絶縁膜２２２と同じＳｉＯＣ膜を形成する。よって、キャップ絶縁膜２２２として、例えば、比誘電率ｋが３．０程度のＳｉＯＣや、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜２２２を形成することで機械的強度が弱い有機材料の絶縁膜２２１を保護することができる。
そして、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝（トレンチ）をキャップ絶縁膜２２２と絶縁膜２２１内に形成する。また、ヴィアプラグを埋め込むためのヴィアホールを絶縁膜２２０とエッチングストッパ膜２１０内に形成する。そして、スパッタ等のＰＶＤ法により、ヴィアホール内、トレンチ内及びキャップ絶縁膜２２２表面にＬＣ配線層と同様のバリアメタル膜２４０を形成する。そして、スパッタ等により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜としてバリアメタル膜２４０が形成されたヴィアホール内壁、トレンチ内壁及び基板２００表面に堆積（形成）させる。そして、このシード膜をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０（銅含有膜の一例）をヴィアホール内、トレンチ内及び基板２００表面に堆積させる。そして、アニール処理後にかかる状態からトレンチ上に堆積した余分なＣｕ膜２６０とバリアメタル膜２４０とをＣＭＰにより除去してデュアルダマシン配線を形成することで配線層１１１を形成する。例えば、最小配線の配線幅が７０ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが７０ｎｍ／７０ｎｍで配線高さが１３０ｎｍに形成することができる。また、ヴィア径が７０ｎｍで高さが１１０ｎｍのヴィアプラグを形成することができる。
ここで、絶縁膜２２１は、有機絶縁膜の代わりに、絶縁膜２２０となるＳｉＯＣよりも炭素（Ｃ）濃度が小さいＳｉＯＣを用いても好適である。また、絶縁膜２２１は、有機絶縁膜の代わりに、絶縁膜２２０となるＳｉＯＣよりも膜密度の小さいＳｉＯＣを用いても好適である。Ｃ濃度や膜密度に差を設けることでトレンチ開口の際のエッチングで選択比を得ることができる。或いは、絶縁膜２２１は、有機絶縁膜の代わりに、絶縁膜２２０と同じＳｉＯＣを用い、絶縁膜２２１と絶縁膜２２０の間に例えば５〜１０ｎｍの膜厚のエッチングストッパ膜を挟んでも好適である。ここでのエッチングストッパ膜の材料として、ＳｉＯＣ（ｋ＝３）、ＳｉＣ（ｋ＝３．５）、ＳｉＯ２（ｋ＝４．０）、或いは有機膜を用いることができる。これらの場合、絶縁膜２２０，２２１共に、ＳｉＯＣ絶縁膜となる。或いは、以下のようにしてもよい。
図５は、実施の形態１におけるＩＭ配線層の断面の他の一例を示す概念図である。
図５に示すように、絶縁膜２２１を用いずに主たる絶縁膜をＳｉＯＣの絶縁膜２２０のみで形成してもよい。すなわち、エッチングストッパ膜２１０上に多孔質の低誘電率絶縁性材料を用いた絶縁膜２２０を例えば１８０ｎｍの厚さで形成する。その場合には、トレンチ開口時に時間でエッチング量を制御すればよい。
上述したいずれの場合も、熱やＵＶ照射によるエネルギーを所定のエネルギー量で供給してキュアを行なう。これにより、例えば、ｋ＝２．６、Ｅ＝７ＧＰａのＳｉＯＣ絶縁膜を形成することができる。
Ｓ１０６において、ＩＭ２配線層形成工程として、配線層１１１上に配線層１１２を形成する。配線層１１２の形成方法は、配線層１１１と同様である。続いて、Ｓ１０８において、ＩＭ３配線層形成工程として、配線層１１２上に配線層１１３を形成する。配線層１１３の形成方法も、配線層１１１と同様である。続いて、Ｓ１１０において、ＩＭ４配線層形成工程として、配線層１１３上に配線層１１４を形成する。配線層１１４の形成方法も、配線層１１１と同様である。このようにして、主たる絶縁膜２２０，２２１が所定の供給エネルギー量でキュアされたＩＭ配線層グループの複数（ここでは４層）の配線層１１１，１１２，１１３，１１４が積層される。
Ｓ１１２において、ＳＧ１配線層形成工程として、ＩＭ配線層グループの最上層となる配線層１１４上に、配線層１２１を形成する。
図６は、実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。
図６では、図２のＥＳ膜形成工程（Ｓ２０２）からキャップ膜形成工程（Ｓ２０８）までを示している。それ以降の工程は後述する。
図６（ａ）において、ＥＳ膜形成工程（Ｓ２０２）として、配線層１１４上に、ＣＶＤ法によってエッチングストッパ膜としてＳｉＣＮを例えば膜厚７０ｎｍ堆積することで、エッチングストッパ膜３１０の薄膜を形成する。エッチングストッパ膜３１０の材料としては、例えば、ＳｉＣＮ（ｋ＝５．５）の他に、ＳｉＣ（ｋ＝３．５）、ＳｉＮ（ｋ＝７．０）、或いは、これらの積層膜を用いると好適である。
図６（ｂ）において、ｌｏｗ−ｋ膜成膜工程（Ｓ２０４）として、エッチングストッパ膜３１０上に例えば４００ｎｍの膜厚で絶縁膜３２０を成膜する。ここでは、ＩＭ配線層グループの絶縁膜２２０と同じ材料を用いる。すなわち、ポリメチルシロキサンをＳＯＤ法で塗布する。絶縁膜３２０の材料としては、絶縁膜２２０と同様、メチルシロキサンを主成分とするポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜を用いることができる。
図６（ｃ）において、キュア工程（Ｓ２０６）として、ＩＭ配線層グループの絶縁膜２２０と同一材料が塗布された後、エネルギー線１４０を供給してキュアする。エネルギー線１４０として、例えば、ＵＶを用いる。具体的には、ポリメチルシロキサンが塗布された基板にホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行なう。その後、ホットプレート上でかつ窒素雰囲気中で３５０℃３０分の熱キュアを行なう。その後、基板温度４００℃で波長λが１００ｎｍのＵＶで６００秒のＵＶキュアを行なう。これにより、絶縁膜３２０として、ｋ＝３．０で、Ｅ＝１７ＧＰａのＳｉＯＣ膜を形成することができる。
エネルギー線１４０としては、ＵＶの他に、ＥＢ、イオン、或いは微粒子の照射であっても好適である。例えば、ポリメチルシロキサンが塗布された基板にホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行なう。その後、ホットプレート上でかつ窒素雰囲気中で３５０℃３０分の熱キュアを行なう。その後、基板温度４００℃で、加速電圧１２ｋｅＶ、５００μＣ／ｃｍ２でＥＢキュアを行なう。これにより、絶縁膜３２０として、ｋ＝３．０で、Ｅ＝１７ＧＰａのＳｉＯＣ膜を形成することができる。また、イオンは、希ガスのイオンが好適である。また、これらのエネルギー線１４０でのエネルギー供給の他に、プラズマ処理でエネルギーを供給しても好適である。例えば、アルゴン（Ａｒ）或いはヘリウム（Ｈｅ）のプラズマ処理が好適である。
以上のように、下層のＩＭ配線層グループの主たる絶縁膜２２０と同一材料を用いて、ＩＭ配線層グループの絶縁膜２２０を形成する際の供給エネルギー量とは異なる供給エネルギー量でキュアすることで、ヤング率Ｅと比誘電率ｋを高めることができる。
図６（ｄ）において、キャップ膜形成工程（Ｓ２０８）として、絶縁膜３２０上にＣＶＤ法によってＳｉＯＣを例えば膜厚５０ｎｍ堆積することで、キャップ絶縁膜３２２を形成する。キャップ絶縁膜３２２として、例えば、比誘電率ｋが４．０程度のＳｉＯ２を用いることができる。キャップ絶縁膜３２２を形成することで機械的強度が弱いＳｉＯＣの絶縁膜３２０を保護することができる。
図７は、実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。
図７では、図２の開口部形成工程（Ｓ２１０）からめっき及びアニール工程（Ｓ２１６）までを示している。それ以降の工程は後述する。
図７（ａ）において、開口部形成工程（Ｓ２１０）として、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するためのヴィアホールとなる開口部１５２をキャップ絶縁膜３２２と絶縁膜３２０とエッチングストッパ膜３１０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てキャップ絶縁膜３２２の上にレジスト膜が形成された基板２００に対し、露出したキャップ絶縁膜３２２とその下層に位置する絶縁膜３２０を、エッチングストッパ膜３１０をエッチングストッパとして異方性エッチング法により除去する。続いて、ダマシン配線を作製するためのトレンチとなる開口部１５４をキャップ絶縁膜３２２と絶縁膜３２０内に形成する。ここでも図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てキャップ絶縁膜３２２の上にレジスト膜が形成された基板２００に対し、露出したキャップ絶縁膜３２２とその下層に位置する絶縁膜３２０を異方性エッチング法により除去する。ここでは、時間で深さを制御する。そして、露出したエッチングストッパ膜３１０をエッチング法により除去することで、配線層１２１の開口部１５２，１５４を形成することができる。
図７（ｂ）において、バリアメタル膜形成工程（Ｓ２１２）として、開口部形成工程により形成された開口部１５２，１５４及びキャップ絶縁膜３２２表面にバリアメタル材料を用いたバリアメタル膜３４０を形成する。ＰＶＤ法の１つであるスパッタ法を用いるスパッタリング装置内で例えばＴａ膜の薄膜を例えば膜厚５ｎｍ堆積し、バリアメタル膜３４０を形成する。バリアメタル材料の堆積方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、バリアメタル膜の材料としては、Ｔａの他、ＴａＮ等のタンタル含有物質、Ｔｉ、ＴｉＮ等のチタン含有物質、もしくはＴａとＴａＮ等これらを組合せて用いた積層膜であっても構わない。
図７（ｃ）において、シード膜形成工程（Ｓ２１４）として、スパッタ等のＰＶＤ法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜３５０（銅含有膜の一例）としてバリアメタル膜３４０が形成された開口部１５２，１５４内壁及び基板２００表面に堆積（形成）させる。ここでは、シード膜３５０を例えば膜厚５０ｎｍ堆積させる。
図７（ｄ）において、めっき及びアニール工程（Ｓ２１６）として、シード膜３５０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜３６０（銅含有膜の一例）を開口部１５２，１５４内及び基板２００表面に堆積させる。ここでは、例えば膜厚１０００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を例えば２５０℃の温度で３０分間行なう。
図８は、実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。
図８では、図２の研磨工程（Ｓ２１８）を示している。
図８において、研磨工程（Ｓ２１８）として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部１５２，１５４以外に表面に堆積した配線層となるシード膜３５０を含むＣｕ膜３６０とバリアメタル膜３４０を研磨除去する。その結果、図８に示すように平坦化することができる。以上のように、デュアルダマシン配線を形成することで配線層１２１を形成する。例えば、最小配線の配線幅が１４０ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが１４０ｎｍ／１４０ｎｍで配線高さが２８０ｎｍに形成することができる。また、ヴィア径が１４０ｎｍで高さが２３０ｎｍのヴィアプラグを形成することができる。
Ｓ１１４において、ＳＧ２配線層形成工程として、配線層１２１上に配線層１２２を形成する。配線層１２２の形成方法は、配線層１２１と主たる絶縁膜以外は同様である。
図９は、実施の形態１におけるＳＧ２〜４配線層の断面の一例を示す概念図である。
まず、配線層１２１上にＣＶＤ法によってエッチングストッパ膜３１０を形成する。そして、エッチングストッパ膜３１０上にＣＶＤ法を用いてポアなしＳｉＯＣを例えば４００ｎｍの膜厚で堆積させ、絶縁膜３２５を成膜する。そして、熱やＥＢ照射やＵＶ照射によるエネルギーを所定のエネルギー量で供給してキュアを行なう。これにより、絶縁膜３２０と略同一のｋ＝３．０であって、絶縁膜３２０より大きいＥ＝２０ＧＰａの絶縁膜３２５を形成することができる。ＣＶＤ法によって、ＳｉＯＣ膜を形成する場合には、ＣＶＤ原料ガスのプリカーサの種類やポロジェン材料量やカーボン添加量等を適宜調整することで、所望するヤング率Ｅと比誘電率ｋを得ることができる。形成方法としては、その他に、ＳＯＤ法を用いても構わない。この場合でも比誘電率ｋが異なる複数の原材料の混合比を調整することで所望するヤング率Ｅと比誘電率ｋを得ることができる。そして、絶縁膜３２５上にＣＶＤ法によってＳｉＯ２を例えば膜厚５０ｎｍ堆積することで、キャップ絶縁膜３２２を形成する。
そして、開口したヴィアホール内、トレンチ内にバリアメタル膜３４０を形成する。そして、バリアメタル膜２４０が形成されたヴィアホール内壁、トレンチ内壁にＣｕ膜３６０を堆積させる。このようにデュアルダマシン配線を形成することで配線層１２２を形成する。配線層１２２では、配線層１２１と同様、例えば、最小配線の配線幅が１４０ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが１４０ｎｍ／１４０ｎｍで配線高さが２８０ｎｍに形成することができる。また、ヴィア径が１４０ｎｍで高さが２３０ｎｍのヴィアプラグを形成することができる。
続いて、Ｓ１１６において、ＳＧ３配線層形成工程として、配線層１２２上に配線層１２３を形成する。配線層１２３の形成方法も、配線層１２２と同様である。続いて、Ｓ１１８において、ＳＧ４配線層形成工程として、配線層１２３上に配線層１２４を形成する。配線層１２４の形成方法も、配線層１２２と同様である。このようにして、最下層だけヤング率が小さくなったＳＧ配線層グループの複数（ここでは４層）の配線層１２１，１２２，１２３，１２４が積層される。
ここで、上述した例は、ＳＧ配線層グループの最下層だけ主たる絶縁膜３２０のヤング率を小さくしたが、これに限るものではない。下層側から２層以上の配線層について主たる絶縁膜のヤング率を他のＳＧ配線層グループの配線層のそれより小さくしても構わない。少なくとも１層以上がヤング率の大きなＳＧ配線層グループのその他の層として残るようにすればよい。
Ｓ１２０において、ＧＬ１配線層形成工程として、ＳＧ配線層グループの最上層となる１２４上に配線層１３１を形成する。
図１０は、実施の形態１におけるＧＬ配線層の断面の一例を示す概念図である。
まず、配線層１２４上にＣＶＤ法によってエッチングストッパ膜としてＳｉＣＮを例えば膜厚１００ｎｍ堆積することで、エッチングストッパ膜４１０の薄膜を形成する。エッチングストッパ膜４１０の材料としては、例えば、ＳｉＣＮ（ｋ＝５．５）の他に、ＳｉＣ（ｋ＝３．５）、ＳｉＮ（ｋ＝７．０）、或いは、これらの積層膜を用いると好適である。そして、エッチングストッパ膜４１０上にＣＶＤ法を用いてＳｉＯ２を例えば７００ｎｍの膜厚で堆積させ、絶縁膜４２０を形成する。これにより、ヴィアプラグ用のｋ＝４．１、Ｅ＝５０ＧＰａの主たる絶縁膜４２０を形成することができる。そして、絶縁膜４２０上にＣＶＤ法によってＳｉＮを例えば膜厚１５０ｎｍ堆積することで、エッチングストッパ膜４２２を形成する。エッチングストッパ膜４２２は、材料として、ＳｉＮ以外に、ＳｉＣＮ、ＳｉＣ、或いは、これらの積層膜を用いると好適である。続いて、エッチングストッパ膜４２２上にＣＶＤ法を用いてＳｉＯ２を例えば１０００ｎｍの膜厚で堆積させ、絶縁膜４２４を形成する。これにより、配線用のｋ＝４．１、Ｅ＝５０ＧＰａの主たる絶縁膜４２４を形成することができる。
そして、エッチングストッパ膜４１０をエッチングストッパとして開口したヴィアホール内、及びエッチングストッパ膜４２２をエッチングストッパとして開口したトレンチ内にバリアメタル膜４４０を形成する。そして、バリアメタル膜４４０が形成されたヴィアホール内壁、トレンチ内壁にＣｕ膜４６０を堆積させる。このようにデュアルダマシン配線を形成することで配線層１３１を形成する。以上のように、デュアルダマシン配線を形成することで配線層１３１を形成する。配線層１３１では、例えば、最小配線の配線幅が１０００ｎｍのＣｕ配線を形成することができる。そして、例えば、ラインアンドスペースの最小配線ルールが１０００ｎｍ／１０００ｎｍで配線高さが１１００ｎｍに形成することができる。また、ヴィア径が６００ｎｍで高さが８５０ｎｍのヴィアプラグを形成することができる。
続いて、Ｓ１２２において、ＧＬ２配線層形成工程として、配線層１３１上に配線層１３２を形成する。配線層１３２の形成方法も、配線層１３１同様である。このようにして、ＧＬ配線層グループの複数（ここでは２層）の配線層１３１，１３２が積層される。
Ｓ１２４において、拡散防止膜形成工程として、ＧＬ配線層グループの最上層となる配線層１３２上にＳｉＮを例えば７０ｎｍの膜厚で堆積させ、拡散防止膜４２６を形成する。拡散防止膜４２６は、材料として、ＳｉＮ以外に、ＳｉＣＮ、ＳｉＣ、或いは、これらの積層膜を用いると好適である。
以上のように、絶縁膜２２０と同一材料を使って、キュアの条件を変えることで比誘電率ｋを絶縁膜３２５と略同一に保ちながら、ヤング率Ｅが絶縁膜２２０，２２１より大きく絶縁膜３２５より小さい絶縁膜３２０を形成することができる。
ここで、上述したＳＧ層配線層グループの例では、主たる絶縁膜をＳｉＯＣの１種類で形成していたが、これに限るものではない。
図１１は、実施の形態１におけるＳＧ１配線層の断面の一例を示す概念図である。
図１１に示すように、配線層１２１について、ヴィアプラグ用にＳｉＯＣを用いた絶縁膜３２０を用い、配線用には、他の主たる絶縁膜３２１を用いてもよい。このように、２層のハイブリッド構造にしてもよい。絶縁膜３２１の材料として、例えば、ポリアリーレン、ポリベンゾオキサゾールなどの不飽和結合をもつ有機化合物を用いることができる。この場合でも比誘電率ｋが異なる複数の原材料の混合比を調整することで所望するヤング率Ｅと比誘電率ｋを得ることができる。また、ＳＧ層配線層グループのその他の配線層１２２，１２３，１２４についても主たる絶縁膜を２層のハイブリッド構造にしてもよい。このような場合でも、配線層１２１について、絶縁膜３２０と絶縁膜３２１は、共に、ＳＧ層配線層グループのその他の配線層１２２，１２３，１２４の主たる絶縁膜と比誘電率ｋを略同一にする。そして、ヤング率Ｅについては、絶縁膜３２０と絶縁膜３２１の少なくとも一方が、ＩＭ層配線層グループの主たる絶縁膜２２０，２２１より大きくＳＧ層配線層グループのその他の配線層１２２，１２３，１２４の主たる絶縁膜より小さくする点は同様である。
以上のように構成してもヤング率Ｅの急峻な変化が緩和される。その結果、外部要因の力による膜の剥がれに対する耐性を向上させることができる。
実施の形態２．
実施の形態１では、ＩＭ層配線層グループの絶縁膜２２０と同一材料を使って、キュア条件を変えてＳＧ層配線層グループの最下層の絶縁膜３２０を形成した。実施の形態２では、ＳＧ層配線層グループの各配線層について同一材料を使いながらキュア条件を変えて最下層の主たる絶縁膜だけ、比誘電率ｋを略同一に維持しながらヤング率Ｅを小さくする場合について説明する。もちろん、ヤング率Ｅを小さくする場合でもＩＭ層配線層グループの絶縁膜２２０，２２１の少なくとも一方よりも大きくなるように形成する。半導体装置の構成は、図１と同様である。また、製造方法は、ＳＧ層配線層グループの絶縁膜３２０，３２５の形成方法以外の点について実施の形態１と同様である。
図２のＳ１０２〜Ｓ１１０及び、Ｓ１１２内のＳ２０２までは、実施の形態１と同様である。ＳＧ層配線層グループの最下層の配線層１２１の絶縁膜３２０の形成方法について以下に説明する。
図６（ｂ）において、ｌｏｗ−ｋ膜成膜工程（Ｓ２０４）として、エッチングストッパ膜３１０上に例えば４００ｎｍの膜厚で絶縁膜３２０を成膜する。ここでは、ポリメチルシロキサンをＳＯＤ法で塗布する。
そして、キュア工程（Ｓ２０６）として、熱キュアを行なう。具体的には、ポリメチルシロキサンが塗布された基板にホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行なう。その後、ホットプレート上でかつ窒素雰囲気中で４００℃３０分の熱キュアを行なう。これにより、絶縁膜３２０として、ｋ＝３．０で、Ｅ＝１５ＧＰａのＳｉＯＣ膜を形成することができる。その後のＳ２０８〜Ｓ２１８は、実施の形態１と同様である。
次に、ＳＧ層配線層グループのその他の配線層１２２〜１２４の絶縁膜３２５の形成方法について以下に説明する。絶縁膜３２０と同様の材料をエッチングストッパ膜３１０上に例えば４００ｎｍの膜厚で成膜する。具体的には、ポリメチルシロキサンをＳＯＤ法で塗布する。そして、キュア工程として、ＥＢキュアを行なう。具体的には、ポリメチルシロキサンが塗布された基板にホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行なう。その後、基板温度４００℃で、１．３３×１０３Ｐａ（１０Ｔｏｒｒ）の窒素雰囲気中で、加速電圧２５ｋｅＶ、ドーズ量（照射量）が５００μＣ／ｃｍ２でＥＢキュアを行なう。これにより、絶縁膜３２５として、ｋ＝３．０で、Ｅ＝２５ＧＰａのＳｉＯＣ膜を形成することができる。その後の各工程は、実施の形態１と同様である。
或いは、ＥＢキュアの代わりに、ＵＶキュアでもよい。具体的には、ポリメチルシロキサンが塗布された基板にホットプレート上で窒素雰囲気中での８０℃１分間及び２００℃１分間のプリベークを行なう。その後、基板温度４００℃で、１．３３×１０３Ｐａ（１０Ｔｏｒｒ）の窒素雰囲気中で、波長λが１００ｎｍのＵＶを２０分照射することでＵＶキュアを行なう。この条件によっても、絶縁膜３２５として、ｋ＝３．０で、Ｅ＝２５ＧＰａのＳｉＯＣ膜を形成することができる。
以上のように、ＳＧ層配線層グループの各配線層について同一材料を使い、最下層だけキュア条件を調整して供給エネルギー量を変えることで、最下層の主たる絶縁膜だけ、比誘電率ｋを略同一に維持しながらもヤング率Ｅを小さくすることができる。
実施の形態３．
実施の形態１，２では、キュア条件を調整して供給エネルギー量を変更することで、比誘電率ｋやヤング率Ｅを調整していた。実施の形態３では、ＳＧ層配線層グループの最下層の絶縁膜３２０の原料中のポロジェン材料量を調整することで、得られる絶縁膜３２０において、ヤング率ＥをＩＭ層配線層グループの絶縁膜２２０，２２１の少なくとも一方よりも大きく、比誘電率ｋはＳＧ層配線層グループのその他の層の絶縁膜３２５と略同一に設定する場合について説明する。もちろん、ヤング率ＥをＩＭ層配線層グループの絶縁膜２２０，２２１の少なくとも一方より大きくするものの、ＳＧ層配線層グループの他の層の絶縁膜３２５よりは小さくなくように形成する。半導体装置の構成は、図１と同様である。また、製造方法は、ＩＭ層配線層グループの絶縁膜２２０及びＳＧ層配線層グループの絶縁膜３２０，３２５の形成方法以外の点について実施の形態１と同様である。
図２のＳ１０２は実施の形態１と同様である。Ｓ１０４におけるＩＭ層配線層グループの配線層１１１の絶縁膜２２０の形成について、エッチングストッパ膜２１０上に多孔質の低誘電率絶縁性材料を用いた絶縁膜２２０を例えば１８０ｎｍの厚さで形成する。ここでは、絶縁膜２２０として、ポア２５％入りのＳｉＯＣ膜を用いる。これにより、絶縁膜２２０として、ｋ＝２．４で、Ｅ＝５ＧＰａのＳｉＯＣ膜を形成することができる。なおここで、主たる絶縁膜が、図５に示したように、ＳｉＯＣの絶縁膜２２０だけの構造の場合で説明したが、図４に示したように、ＳｉＯＣの絶縁膜２２０と有機膜の絶縁膜２２１とのハイブリッド構造としても構わない。Ｓ１０６〜Ｓ１１０におけるＩＭ層配線層グループの配線層１１２，１１３，１１４の絶縁膜２２０の形成についても同様である。ＩＭ層配線層グループの配線層１１１，１１２，１１３，１１４のその他の形成方法は、実施の形態１と同様である。
他方、Ｓ１１２におけるＳＧ層配線層グループの最下層の配線層１２１の絶縁膜３２０の形成について、絶縁膜３２０として、ポアなしＳｉＯＣ膜を用いる。これにより、絶縁膜３２０として、ｋ＝３．０で、Ｅ＝８ＧＰａ（７．９ＧＰａ）のＳｉＯＣ膜を形成することができる。なお、ここで、ポアなしＳｉＯＣの絶縁膜３２０を形成する例を説明したが、ポア比率をＩＭ層配線層グループの配線層１１１〜１１４の絶縁膜２２０より低い範囲で調整することで、所望するヤング率Ｅと比誘電率ｋを得ることができる。
そして、Ｓ１１４〜Ｓ１１８におけるＳＧ層配線層グループの配線層１２２，１２３，１２４の絶縁膜３２５の形成について、絶縁膜３２５として、ポアなしＳｉＯＣ膜でかつ別のプリカーサを用いる。これにより、絶縁膜３２５として、ｋ＝３．０で、Ｅ＝１３ＧＰａのＳｉＯＣ膜を形成することができる。その他の形成方法については実施の形態１と同様である。
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
図１は、実施の形態１における半導体装置の断面の一例を示す概念図である。 実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 実施の形態１におけるＬＣ配線層の断面の一例を示す概念図である。 実施の形態１におけるＩＭ配線層の断面の一例を示す概念図である。 実施の形態１におけるＩＭ配線層の断面の他の一例を示す概念図である。 実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。 実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。 実施の形態１におけるＳＧ１配線層の製造方法の工程断面図である。 実施の形態１におけるＳＧ２〜４配線層の断面の一例を示す概念図である。 実施の形態１におけるＧＬ配線層の断面の一例を示す概念図である。 実施の形態１におけるＳＧ１配線層の断面の一例を示す概念図である。
符号の説明
２００ 基板
１００，１１１，１１２，１１３，１１４ 配線層
１２１，１２２，１２３，１２４，１３１，１３２ 配線層
１４０ エネルギー線
１５２，１５４ 開口部
２２０，２２１，３２０，３２１，３２５，４２０，４２４ 絶縁膜
２４０，３４０，４４０ バリアメタル膜
２６０，３６０，４６０ Ｃｕ膜

Claims (5)

  1. 基体上に積層配置され、共に第１の最小配線幅の多層の配線と積層された複数の絶縁膜部とを有する複数の第１グループの配線層と、
    前記複数の第１グループの配線層の最上層上に積層配置され、共に前記第１の最小配線幅よりも大きい第２の最小配線幅の多層の配線と積層された複数の絶縁膜部とを有する複数の第２グループの配線層と、
    を備え、
    前記複数の第２グループの配線層の最下層の主たる絶縁膜部として、比誘電率が他の前記第２グループの配線層の主たる絶縁膜部の比誘電率と同一で、ヤング率が他の前記第２グループの配線層の主たる絶縁膜部のヤング率より小さく前記第１グループの配線層の主たる絶縁膜部のヤング率より大きい絶縁膜部が用いられたことを特徴とする半導体装置。
  2. 前記第１グループの配線層の主たる絶縁膜部は、２層で形成され、
    前記複数の第２グループの配線層の最下層の主たる絶縁膜部は、前記第１グループの配線層の２層の主たる絶縁膜部の少なくとも一方よりもヤング率が大きいことを特徴とする請求項１記載の半導体装置。
  3. 前記複数の第２グループの配線層の最下層の主たる絶縁膜部と前記第１グループの配線層の主たる絶縁膜部は、共に炭酸化シリコン（ＳｉＯＣ）膜が用いられたことを特徴とする請求項１又は２記載の半導体装置。
  4. 基体上に、第１の最小配線幅の第１の配線と、所定の供給エネルギー量でキュアされた第１の絶縁膜とをそれぞれ有する複数の第１の配線層を形成する工程と、
    前記複数の第１の配線層の最上層上に、前記第１の最小配線幅よりも大きい第２の最小配線幅の第２の配線と、前記第１の絶縁膜と同一材料が前記所定の供給エネルギー量とは異なる供給エネルギー量でキュアされてなり、ヤング率が前記第１の絶縁膜より大きい第２の絶縁膜とを有する第２の配線層を形成する工程と、
    前記第２の配線層上に、前記第２の最小配線幅の第３の配線と、比誘電率が前記第２の絶縁膜と同一で、ヤング率が前記第２の絶縁膜より大きい第３の絶縁膜とをそれぞれ有する少なくとも１層以上の第３の配線層を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 基体上に、第１の最小配線幅の第１の配線と、第１の絶縁膜とをそれぞれ有する複数の第１の配線層を形成する工程と、
    前記複数の第１の配線層の最上層上に、前記第１の最小配線幅よりも大きい第２の最小配線幅の第２の配線と所定の供給エネルギー量でキュアされ、ヤング率が前記第１の絶縁膜より大きい第２の絶縁膜とを有する第２の配線層を形成する工程と、
    前記第２の配線層上に、前記第２の最小配線幅の第３の配線と、前記第２の絶縁膜と同一材料が前記所定の供給エネルギー量とは異なる供給エネルギー量でキュアされてなり、比誘電率が前記第２の絶縁膜と同一で、ヤング率が前記第２の絶縁膜より大きい第３の絶縁膜とをそれぞれ有する少なくとも１層以上の第３の配線層を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
WO2010125682A1 (ja) * 2009-04-30 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2011082308A (ja) * 2009-10-06 2011-04-21 Panasonic Corp 半導体装置の製造方法
JP2012004401A (ja) * 2010-06-18 2012-01-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP5995508B2 (ja) 2012-04-27 2016-09-21 キヤノン株式会社 半導体装置および半導体装置の製造方法
US10446522B2 (en) * 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
TWI590350B (zh) * 2016-06-30 2017-07-01 欣興電子股份有限公司 線路重分佈結構的製造方法與線路重分佈結構單元
JP6536710B2 (ja) * 2018-04-26 2019-07-03 大日本印刷株式会社 多層配線構造体
US11670588B2 (en) * 2019-01-09 2023-06-06 Intel Corporation Selectable vias for back end of line interconnects

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3719878B2 (ja) 1999-06-15 2005-11-24 株式会社東芝 半導体装置及びその製造方法
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
US7307343B2 (en) 2002-05-30 2007-12-11 Air Products And Chemicals, Inc. Low dielectric materials and methods for making same
JP4338495B2 (ja) * 2002-10-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
WO2004097931A1 (ja) 2003-04-28 2004-11-11 Fujitsu Limited 半導体装置の製造方法
TWI285938B (en) * 2003-08-28 2007-08-21 Fujitsu Ltd Semiconductor device
JP4230334B2 (ja) 2003-10-31 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP2006140326A (ja) 2004-11-12 2006-06-01 Toshiba Corp 半導体装置
JP2006216746A (ja) 2005-02-03 2006-08-17 Sony Corp 半導体装置
US20070187828A1 (en) 2006-02-14 2007-08-16 International Business Machines Corporation Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法

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