JP2011082308A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】低誘電率膜に対するUVキュア処理による低誘電率膜の下で且つ配線の上に形成されるライナ膜とその下層の膜との間の界面剥離を、UVブロッキング膜を用いずに防ぐことにより、高歩留まりの配線構造を有する信頼性が高い半導体装置を得られるようにする。
【解決手段】基板の上に、第1の絶縁膜11を形成し、形成した第1の絶縁膜11の上部に第1の金属配線12を形成し、第1の絶縁膜11の上に、第1の金属配線12を覆うように第2の絶縁膜13を形成し、第2の絶縁膜13に対して膜質の改質処理を行う。その後に、第2の絶縁膜13の上に第3の絶縁膜14を形成し、形成した第3の絶縁膜14に対してキュア処理を行う。
【選択図】図1

Description

本発明は、半導体装置の製造方法に関し、特に、銅等からなる金属配線と低誘電率膜である層間絶縁膜とを備える半導体装置の製造方法に関する。
近年、半導体集積回路の高集積化に伴う配線パターンの高密度化により、配線同士の間に生じる寄生容量が増大して、信号の遅延が生じている。このため、高速動作が必要な半導体集積回路においては、配線同士の間の寄生容量の低減が要求されている。そこで、現在、配線同士の間の寄生容量を低減させるために、層間絶縁膜の比誘電率の低減化が行われている。
従来、配線同士の間の絶縁膜にはシリコン酸化膜(SiO膜)(比誘電率3.9〜4.2)及びフッ素(F)を含むSiO膜(比誘電率3.5〜3.8)等が多用されてきた。また、一部の半導体集積回路においては、炭素含有シリコン酸化膜(SiOC膜)が用いられており、SiOC膜の堆積後に紫外線照射(UVキュア)処理をすることによりSiOC膜の比誘電率をさらに低減させる技術も提案されている。
しかしながら、SiOC膜である低誘電率膜の堆積後にUVキュア処理を行うと、低誘電率膜の下層の絶縁膜もUV照射を受けてしまうため、低誘電率膜の下層の絶縁膜が損傷するという問題が発生する。この問題に対して、低誘電率膜の下層にUV光が透過しにくい保護膜(UVブロッキング膜)を形成する方法が、例えば特許文献1等に提示されている。
特開2006−165573号公報
しかしながら、前記従来の半導体装置の製造方法によると、低誘電率膜に対するUVキュア処理の際に、低誘電率膜の下に形成されたUVブロッキング膜がUV光に暴露される。このため、UV光に暴露されたUVブロッキング膜の膜ストレスにおいて、引張強さ(テンサイル)が増大する。ここで、UVブロッキング膜の一部が配線の表面の膜(ライナ膜)として使用される場合には、ライナ膜の膜ストレスが高テンサイル化することとなり、ライナ膜とその下層の膜との密着性が低下することにより、ライナ膜とその下層の膜との間に界面剥離が起こる。その結果、歩留まりの低下及び半導体装置の信頼性の低下という問題が新たに生じてしまう。
本発明は、前記従来の問題に鑑み、その目的は、低誘電率膜に対するUVキュア処理による低誘電率膜の下で且つ配線の上に形成されるライナ膜とその下層の膜との間の界面剥離を、UVブロッキング膜を用いずに防ぐことにより、高歩留まりの配線構造を有する信頼性が高い半導体装置を得られるようにすることにある。
本発明は、前記の目的を達成するために、半導体装置の製造方法を、低誘電率膜の下で且つ配線の上に形成されるライナ膜に対して、低誘電率膜の堆積前に、ライナ膜の膜質の改質処理を行う構成とする。
具体的に、本発明に係る半導体装置の製造方法は、基板の上に、第1の絶縁膜を形成し、形成した第1の絶縁膜の上部に第1の配線を形成する工程(a)と、第1の絶縁膜の上に、第1の配線を覆うように第2の絶縁膜を形成する工程(b)と、第2の絶縁膜に対して膜質の改質処理を行う工程(c)と、工程(c)よりも後に、第2の絶縁膜の上に第3の絶縁膜を形成し、形成した第3の絶縁膜に対してキュア処理を行う工程(d)とを備えていることを特徴とする。
本発明に係る半導体装置の製造方法によると、第2の絶縁膜に対して膜質の改質処理を行った後に、第2の絶縁膜の上に第3の絶縁膜を形成し、該第3の絶縁膜に対してキュア処理を行う。このため、第3の絶縁膜のキュア処理の際に、第2の絶縁膜に対してもキュア処理による影響が及ぶことを抑制できるため、第2の絶縁膜の膜ストレスの高テンサイル化を防止することが可能となるので、高歩留まりの配線構造を有する信頼性が高い半導体装置を得ることができる。
本発明に係る半導体装置の製造方法において、第2の絶縁膜は、窒素含有炭化シリコンからなることが好ましい。
この場合、第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、2.5%以上且つ3.0%以下であることが好ましい。
さらにこの場合、第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、0.2%以上且つ0.4%以下であることが好ましい。
第2の絶縁膜が窒素含有炭化シリコンからなる場合、第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は36%以下であることが好ましい。
第2の絶縁膜が窒素含有炭化シリコンからなる場合、第2の絶縁膜の上部のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、第2の絶縁膜の下部のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合よりも低く、且つ、それらの割合の変化率は39%以下であることが好ましい。
第2の絶縁膜が窒素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.85以上且つ1.00以下であることが好ましい。
第2の絶縁膜が窒素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合以下であり、且つ、その比の値は0.55以上且つ1.00以下であることが好ましい。
本発明に係る半導体装置の製造方法において、第2の絶縁膜は、酸素含有炭化シリコンからなることが好ましい。
この場合、第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、10.0%以上且つ12.0%以下であることが好ましい。
さらにこの場合、第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、1.0%以上且つ1.8%以下であることが好ましい。
また、この場合、第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、49.0%以上且つ56.0%以下であることが好ましい。
また、この場合、第2の絶縁膜におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、19.0%以上且つ24.0%以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は14%以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合よりも低く、且つ、それらの割合の変化率は41%以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合よりも高く、且つ、それらの割合の変化率は52%以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜の上部におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜の下部におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は44%以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.95以上且つ1.00以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合以下であり、且つ、その比の値は0.45以上且つ1.00以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合以上であり、且つ、その比の値は1.00以上且つ1.10以下であることが好ましい。
第2の絶縁膜が酸素含有炭化シリコンからなる場合、第2の絶縁膜における第1の配線の上のシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、第2の絶縁膜における第1の絶縁膜の上のシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.80以上且つ1.00以下であることが好ましい。
本発明に係る半導体装置の製造方法において、第2の絶縁膜は、窒素含有炭化シリコンと酸素含有炭化シリコンとの積層構造からなっていてもよい。
本発明に係る半導体装置の製造方法において、膜質の改質処理は、紫外線を照射する処理であることが好ましい。
本発明に係る半導体装置の製造方法において、膜質の改質処理は、電子線を照射する処理であってもよい。
本発明に係る半導体装置の製造方法において、膜質の改質処理は、熱源に曝す処理であってもよい。
本発明に係る半導体装置の製造方法において、膜質の改質処理は、プラズマに曝す処理であってもよい。
この場合、プラズマに曝す処理は、アンモニア、窒素、酸素、ヘリウム、アルゴン及び水素のうちのいずれか1種類又は2種類以上の混合気体を用いることが好ましい。
本発明に係る半導体装置の製造方法において、膜質の改質処理は、イオンの注入処理であってもよい。
この場合、注入処理は、シラン、アンモニア、窒素、酸素、ヘリウム、アルゴン、水素、三フッ化窒素及び四フッ化炭素のうちのいずれか1種類又は2種類以上の混合気体を用いることが好ましい。
本発明に係る半導体装置の製造方法において、キュア処理は、紫外線を照射する処理であることが好ましい。
本発明に係る半導体装置の製造方法において、キュア処理は、電子線を照射する処理であってもよい。
本発明に係る半導体装置の製造方法において、キュア処理は、熱源に曝す処理であってもよい。
本発明に係る半導体装置の製造方法によると、低誘電率膜である絶縁膜のキュア処理による低誘電率膜の下で且つ配線の上に形成されるライナ膜の膜ストレスの高テンサイル化を防止できる。このため、ライナ膜とその下層の膜との間の界面の密着性の低下による界面剥離を防ぐことが可能となるので、高歩留まりの配線構造を有する信頼性が高い半導体装置を得ることができる。
本発明の第1の実施形態に係る半導体装置を示す断面図である。 (a)〜(d)は本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 (a)〜(c)は本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第1の実施形態に係る半導体装置の第2の絶縁膜において、膜質の改質処理を行った場合及び行わなかった場合におけるUVキュア処理による膜ストレスのテンサイルシフト量を示すグラフである。 本発明の第1の実施形態に係る半導体装置の配線の周辺部分の特徴を示す断面図である。 本発明の第2の実施形態に係る半導体装置を示す断面図である。 (a)及び(b)は本発明の第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 (a)〜(d)は本発明の第2の実施形態に係る半導体装置における第2の絶縁膜として窒素含有炭化シリコン(SiCN)膜を用いた場合において、膜質の改質処理後の化学結合量の割合の深さ方向分布を示し、(a)及び(b)はシリコン原子と炭素原子との結合(Si−C)量に対するシリコン原子と水素原子との結合(Si−H)量の割合について示し、(a)は膜質の改質処理を行わない場合のグラフであり、(b)は膜質の改質処理を行った場合のグラフである。(c)及び(d)はSi−C量に対するシリコン原子とメチル基との結合(Si−CH)量の割合について示し、(c)は膜質の改質処理を行わない場合のグラフであり、(d)は膜質の改質処理を行った場合のグラフである。 (a)〜(d)は本発明の第2の実施形態に係る半導体装置における第2の絶縁膜として酸素含有炭化シリコン(SiCO)膜を用いた場合において、膜質の改質処理後の化学結合量の割合の深さ方向分布を示し、(a)及び(b)はSi−C量に対するSi−H量の割合について示し、(a)は膜質の改質処理を行わない場合のグラフであり、(b)は膜質の改質処理を行った場合のグラフである。(c)及び(d)はSi−C量に対するSi−CH量の割合について示し、(c)は膜質の改質処理を行わない場合のグラフであり、(d)は膜質の改質処理を行った場合のグラフである。 (a)〜(d)は本発明の第2の実施形態に係る半導体装置における第2の絶縁膜としてSiCO膜を用いた場合において、膜質の改質処理後の化学結合量の割合の深さ方向分布を示し、(a)及び(b)はSi−C量に対するシリコン原子と酸素原子との結合(Si−O)量の割合について示し、(a)は膜質の改質処理を行わない場合のグラフであり、(b)は膜質の改質処理を行った場合のグラフである。(c)及び(d)はSi−O量に対するSi−H量の割合について示し、(c)は膜質の改質処理を行わない場合のグラフであり、(d)は膜質の改質処理を行った場合のグラフである。
(第1の実施形態)
本発明の第1の実施形態に係る半導体装置について図1を参照しながら説明する。
図1に示すように、シリコン(Si)からなる基板(図示せず)の上に炭素含有酸化シリコン(SiOC)からなる第1の絶縁膜11が形成されている。第1の絶縁膜11の上部には、第1の配線溝が形成され、第1の配線溝の底面上及び側壁上には、窒化タンタル(TaN)からなる第1のバリアメタル12aが形成されている。第1のバリアメタル12aの上には、第1の配線溝を埋め込むように銅(Cu)からなる第1の導電膜12bが形成されて、第1の金属配線12を構成している。第1の絶縁膜11の上には、第1の金属配線12を覆うように、エッチングストッパ膜及び金属拡散防止膜として機能するライナ膜である第2の絶縁膜13が形成されている。
第2の絶縁膜13は比誘電率が6以下の窒素含有炭化シリコン(SiCN)からなる。また、第2の絶縁膜13であるSiCN膜において、フーリエ変換型赤外分光法(Fourier transform infrared spectroscopy:FT−IR法)により求めたシリコンと炭素との化学結合(Si−C)量に対するシリコンと水素との化学結合(Si−H)量の割合は2.5%以上且つ3.0%以下である。また、Si−C量に対するシリコンとメチル基との化学結合(Si−CH)量の割合は0.2%以上且つ0.4%以下であることが望ましい。化学結合量はFT−IRスペクトルから算出しており、Si−Hは測定波数2025cm−1〜2290cm−1、Si−Cは測定波数520cm−1〜1220cm−1、Si−CHは測定波数1220cm−1〜1280cm−1におけるそれぞれの積分面積値である。化学結合量の割合は、それぞれの化学結合成分の積分面積値から算出した割合である。
第2の絶縁膜13は比誘電率が5以下の酸素含有炭化シリコン(SiCO)でもよい。第2の絶縁膜13にSiCO膜を用いた場合、FT−IR法により求めたSi−C量に対するSi−H量の割合は10.0%以上且つ12.0%以下である。また、Si−C量に対するSi−CH量の割合は1.0%以上且つ1.8%以下であることが望ましい。また、Si−C量に対するシリコンと酸素との化学結合(Si−O)量の割合は49.0%以上且つ56.0%以下であることが望ましい。また、Si−O量に対するSi−H量の割合は19.0%以上且つ24.0%以下であることが望ましい。化学結合量はFT−IRスペクトルから算出しており、Si−Hは測定波数2025cm−1〜2290cm−1、Si−Cは測定波数600cm−1〜900cm−1、Si−CHは測定波数1220cm−1〜1280cm−1、Si−Oは測定波数900cm−1〜1220cm−1におけるそれぞれの積分面積値である。化学結合量の割合は、それぞれの化学結合成分の積分面積値から算出した割合である。
第2の絶縁膜13は比誘電率が6以下のSiCNと比誘電率が5以下のSiCOとの積層構造からなる膜でもよい。
第2の絶縁膜13の上には、第3の絶縁膜14及び第4の絶縁膜15が順次形成されている。第4の絶縁膜15及び第3の絶縁膜14の上部には第2の配線溝が形成され、第2の配線溝の下には、第3の絶縁膜14及び第2の絶縁膜13を貫通し、第1の金属配線12を露出するビアホールが形成されている。第2の配線溝の底面上及び側壁上並びにビアホールの側壁上には、TaNからなる第2のバリアメタル16aが形成されている。第2のバリアメタル16aの上には、第2の配線溝及びビアホールを埋め込むようにCuからなる第2の導電膜16bが形成されて、第2の金属配線16及びビア17が形成されている。第1の金属配線12と第2の金属配線16とは第2の絶縁膜13及び第3の絶縁膜14を貫通するビア17を介して電気的に接続されている。
次に、本発明の第1の実施形態に係る半導体装置の製造方法について図2〜図5を参照しながら説明する。
まず、図2(a)に示すように、基板(図示せず)の上にSiOCからなる第1の絶縁膜11を形成し、第1の絶縁膜11の上にレジストを塗布し、リソグラフィ法を用いて第1の配線溝のパターンを形成する。次に、形成したパターンをマスクとしてドライエッチング法により第1の絶縁膜11の上部に第1の配線溝を形成し、続いて、アッシング法によりレジストを除去する。次に、スパッタリング法により第1の配線溝の底面上及び側壁上並びに第1の絶縁膜の上に、TaNからなる第1のバリアメタル12aを形成し、電気めっき法により第1のバリアメタル12aの上に第1の配線溝を埋め込むように、Cuからなる第1の導電膜12bを形成する。その後、化学機械研磨(Chemical Mechanical Polishing:CMP)法により、第1の配線溝の外部における第1の絶縁膜11の上の余剰の第1のバリアメタル12a及び第1の導電膜12bを除去して、第1のバリアメタル12aと第1の導電膜12bとからなる第1の金属配線12を形成する。
次に、図2(b)に示すように、第1の絶縁膜11の上に第1の金属配線12を覆うように、化学気相成長(Chemical Vapor Deposition:CVD)法を用いてオルガノシランとアンモニア(NH)とを原料とした比誘電率が6以下で膜厚が20nmのSiCNからなる第2の絶縁膜13を形成する。ここで、第2の絶縁膜13は、例えば、成膜温度は370℃、テトラメチルシランの流量は440ml/min(0℃、1atm)、NHの流量は500ml/min(0℃、1atm)、ヘリウム(He)の流量は5000ml/min(0℃、1atm)、成膜圧力は665Pa、RF電力は1000W(高周波27.1MHz)及び210W(低周波13.56MHz)の条件によるCVD法によって形成されるSiCN膜である。また、第2の絶縁膜13はCVD法を用いてオルガノシランと二酸化炭素(CO)とを原料とした比誘電率が5以下のSiCOからなる膜でもよい。第2の絶縁膜13は、例えば成膜温度は370℃、テトラメチルシランの流量は450ml/min(0℃、1atm)、COの流量は2850ml/min(0℃、1atm)、Heの流量は3000ml/min(0℃、1atm)、成膜圧力は530Pa、RF電力は830W(高周波27.1MHz)及び230W(低周波13.56MHz)の条件によるCVD法によって形成されるSiCO膜である。また、第2の絶縁膜13はCVD法を用いてオルガノシランとNHとを原料とした比誘電率が6以下のSiCN膜と、CVD法を用いてオルガノシランとCOとを原料とした比誘電率が5以下のSiCO膜との積層膜でもよい。
次に、図2(c)に示すように、第2の絶縁膜13に紫外線(UV)照射による膜質の改質処理を行う。UV照射の条件等については後に説明する。
次に、図2(d)に示すように、第2の絶縁膜13の上に、CVD法により比誘電率が3以下で膜厚が125nmのSiOCからなる第3の絶縁膜14を形成し、第3の絶縁膜14に対してUVキュア処理を行う。UV照射の条件等については後に説明する。
一般に、UVキュア処理に用いられるキュア光(UV光)は、被キュア層の下層に透過するため、被キュア層の下層に位置する絶縁膜は、UVキュア処理時のUV光により損傷を受けやすい。具体的には、被キュア層を透過した余分なキュアエネルギーが下層の絶縁膜に加わり、下層の絶縁膜に欠陥を形成する。これを防止するために絶縁膜にUV光の影響が出ないように被キュア層の下層にキュア光遮断層(UVブロッキング膜)を配置し、UV光の遮蔽を行っている。しかしながら、この方法では、UVブロッキング膜よりも下の膜に対するUV光の影響は抑制できても、UVブロッキング膜自体のUV光の吸収に対する対策がなされておらず、UVブロッキング膜の欠陥を抑制できない。そこで本実施形態においては、被キュア層を透過した余分なUV光を吸収させないようにするために、前述の第2の絶縁膜13に対する膜質の改質処理を行っている。これにより、問題となっている第3の絶縁膜14を透過して下層に届いたUV光の第2の絶縁膜13による吸収を抑え、第3の絶縁膜14のUVキュア処理時の下層の第2の絶縁膜13の膜損傷を防ぐことが可能となる。
次に、図3(a)に示すように、第3の絶縁膜14の上に膜厚が80nmの第4の絶縁膜15を形成し、第4の絶縁膜15の表面にレジスト(図示せず)を塗布し、リソグラフィ法を用いてビアホールのパターンを形成する。
次に、図3(b)に示すように、形成したパターンをマスクとしてドライエッチングを行い、第2の絶縁膜13、第3の絶縁膜14及び第4の絶縁膜15を貫通し第1の金属配線12を露出するビアホール17Aを形成する。続いて、アッシングを行うことによりレジストを除去する。
次に、図3(c)に示すように、第4の絶縁膜15にレジスト(図示せず)を再度塗布し、リソグラフィ法を用いて第2の配線溝のパターンを形成する。その後、このパターンをマスクとして、ドライエッチングを行い、第3の絶縁膜14の上部及び第4の絶縁膜15に第2の配線溝を形成する。続いて、アッシングを行うことによりレジストを除去する。その後、スパッタリング法により第2の配線溝の底面上及び側壁上、ビアホール17Aの側壁上並びに第4の絶縁膜15の上に、TaNからなる第2のバリアメタル16aを形成する。次に、電気めっき法により第2のバリアメタル16aの上に、ビアホール17A及び第2の配線溝を埋め込むように、Cuからなる第2の導電膜16bを形成する。続いて、CMP法により第2の配線溝の外部の第4の絶縁膜15の上の余剰の第2のバリアメタル16a及び第2の導電膜16bを除去し、第2のバリアメタル16a及び第2の導電膜16bからなる第2の金属配線16及びビア17を形成する。
以下に、第2の絶縁膜13に対するUV照射の条件を説明する。
UV照射は、He若しくは窒素(N)の雰囲気下又はHe若しくはNとその他の元素を1種類以上とを含む雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜1.013×10Pa(=1atm)、UV照度は30mW/cm〜500mW/cm、UV導入電力は30W〜500W、UV照射時間は30s〜1200sの条件により行う。本実施形態において、第2の絶縁膜の13の膜質の改質処理として、UV照射を行ったが、この方法に限定されるものではない。
第1に、第2の絶縁膜13に電子線を照射してもよい。電子線の照射は、He雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜10−4Pa、電子線パワーは10kW〜100kW、電子線の照射時間は30s〜500sの条件により行う。
第2に、第2の絶縁膜13を熱源に曝してもよい。熱暴露は、He、N又は水素(H)雰囲気下において、温度は100℃〜1200℃、圧力は10−4Pa〜1.013×10Pa(=1atm)、暴露時間は10min〜120minの条件により行う。
第3に、第2の絶縁膜13をプラズマに曝してもよい。プラズマ暴露は、NH、N、酸素(O)、He、アルゴン(Ar)及びHのいずれか、又はこれらのうちの2種類以上を含む雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜1.013×10Pa(=1atm)、RF電力は100W〜1000W、プラズマ暴露の時間は5s〜10minの条件により行う。
第4に、第2の絶縁膜13にイオンの注入処理を行ってもよい。注入処理は、シラン(SiH)、NH、N、O、He、Ar、H、三フッ化窒素(NF)及び四フッ化炭素(CF)のいずれか、又はこれらのうちの2種類以上を含む気体をイオン化し、ガスクラスタイオンビーム法により注入する。加速電位は3kV〜100kV、照射量は1010ions/cm〜1018ions/cmの条件により行う。
上記の第1〜第4のいずれの方法においても、第2の絶縁膜13は前記の効果を得ることができる。
以下に、第3の絶縁膜14に対するUV照射の条件を説明する。
UV照射は、He若しくはNの雰囲気下又はHe若しくはNとその他元素を1種類以上とを含む雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜1.013×10Pa(=1atm)、UV照度は30mW/cm〜500mW/cm、UV導入電力は30W〜500W、UV照射時間は30s〜1200sの条件により行う。本実施形態においては、第3の絶縁膜14のキュア処理として、UV照射処理を行ったが、この方法に限定されるものではない。
第1に、第3の絶縁膜14に電子線を照射してもよい。電子線照射は、He雰囲気下において、温度300℃〜500℃、圧力は10−8Pa〜10−4Pa、電子線パワーは10kW〜100kW、電子線照射時間は60s〜500sの条件により行う。
第2に、第3の絶縁膜14を熱源に曝してもよい。熱暴露は、He、N又はH雰囲気下において、温度100℃〜1200℃、圧力は10−4Pa〜1.013×10Pa(=1atm)、暴露時間は10min〜120minの条件により行う。
以下に、第3の絶縁膜14に対するUVキュア処理が第2の絶縁膜13に与える影響と膜質の改質処理との関係について図4を参照しながら説明する。
図4に示すように、第2の絶縁膜13がSiCN膜、SiCO膜及びSiCN膜とSiCO膜との積層膜のうちのいずれの膜であっても、膜質の改質処理がUVキュア処理による膜ストレスにおける引張強さ(テンサイル)の増大に対して抑制効果があることが分かる。なお、この評価では加速試験のため、第2の絶縁膜13に直接UVキュア処理を施している。
[表1]及び[表2]は、上記の方法により第2の絶縁膜13に対して膜質の改質処理を行った場合及び行わなかった場合におけるそれぞれの化学結合量の割合を示し、また、UVキュア処理による膜ストレスのテンサイルシフト量を示している。[表1]は第2の絶縁膜13にSiCN膜を用いた場合を示し、[表2]は第2の絶縁膜13にSiCO膜を用いた場合を示している。
Figure 2011082308
Figure 2011082308
[表1]に示すように、膜質の改質処理を行ったSiCN膜は、膜質の改質処理を行わなかったSiCN膜と比較してSi−C量に対するSi−H量の割合及びSi−C量に対するSi−CH量の割合が低く、UVキュア処理による膜ストレスのテンサイルシフト量が小さいことが分かる。一般に、SiCN膜は過剰な光エネルギー及び熱エネルギーを受けると、結合エネルギーが比較的弱いSi−H及びSi−CHの開裂が起こる。膜質の改質処理は、これら不安定な結合をあらかじめ除去することにより、第3の絶縁膜14のキュア処理時に透過して第2の絶縁膜13にまで届く過剰な光エネルギー及び熱エネルギーによるこれらの開裂反応を防いでいる。
[表2]に示すように、膜質の改質処理を行ったSiCO膜は、膜質の改質処理を行わなかったSiCO膜と比較してSi−C量に対するSi−H量の割合、Si−C量に対するSi−CH量の割合及びSi−C量に対するSi−H量の割合が低く、Si−C量に対するSi−CH量の割合が高く、キュア処理による膜ストレスのテンサイルシフト量が小さいことが分かる。一般に、SiCO膜は過剰な光エネルギー及び熱エネルギーを受けると、結合エネルギーが比較的弱いSi−H及びSi−CHの開裂が起こり、Si−O量が増加する。膜質の改質処理は、これら不安定な結合をあらかじめ除去することにより、第3の絶縁膜14のキュア処理時に透過して第2の絶縁膜13にまで届く過剰な光エネルギー及び熱エネルギーによるこれらの開裂反応を防いでいる。
上記の方法により形成された半導体装置の配線周辺の特徴について図5を参照しながら説明する。
図5に示すように、第2の絶縁膜13は、第1の絶縁膜11の上に形成されている第2の絶縁膜13aと第1の金属配線12の上に形成されている第2の絶縁膜13bとに分けられ、これらの化学結合量の比の値は異なる。
[表3]及び[表4]に第1の金属配線の上の第2の絶縁膜13bと第1の絶縁膜の上の第2の絶縁膜13aとの化学結合量の比の値、具体的に、第1の絶縁膜の上の第2の絶縁膜13aの比較する2種の化学結合量の比の値を1とした場合における第1の金属配線の上の第2の絶縁膜13bの比較する2種の化学結合量の比の値を示す。[表3]は第2の絶縁膜13にSiCN膜を用いた場合を示し、[表4]は第2の絶縁膜13にSiCO膜を用いた場合を示している。
Figure 2011082308
Figure 2011082308
[表3]に示すように、Si−H/Si−Cの化学結合量の比の値は、第1の絶縁膜の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線の上の第2の絶縁膜13bにおいて0.85以上且つ1.0以下となる。また、Si−CH/Si−Oの化学結合量の比の値は、第1の絶縁膜の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線12の上の第2の絶縁膜13bにおいて0.55以上且つ1.0以下となる。いずれの化学結合量の比の値も第1の金属配線の上の第2の絶縁膜13bでは減少していることから、第1の金属配線の上の第2の絶縁膜13bでは第1の絶縁膜の上の第2の絶縁膜13aよりもキュアエネルギーを受けていると考えられる。この理由としては、第3の絶縁膜14のキュア処理時にSiCN膜を透過した光エネルギー及び熱エネルギーが第1の金属配線12の上面において反射し、再びSiCN膜に作用したためである。
[表4]に示すように、Si−H/Si−Cの化学結合量の比の値は、第1の絶縁膜の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線12の上の第2の絶縁膜13bにおいて0.95以上且つ1.0以下となる。また、Si−CH/Si−Oの化学結合量の比の値は、第1の絶縁膜の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線12の上の第2の絶縁膜13bにおいて0.45以上且つ1.0以下となる。また、Si−O/Si−Cの化学結合量の比の値は、第1の絶縁膜11の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線12の上の第2の絶縁膜13bにおいて1.0以上且つ1.1以下となる。また、Si−H/Si−Oの化学結合量の比の値は、第1の絶縁膜の上の第2の絶縁膜13aにおいて1.0とすると、第1の金属配線の上の第2の絶縁膜13bにおいて0.8以上且つ1.0以下となる。Si−H/Si−C、Si−CH/Si−O及びSi−H/Si−Oの化学結合量の比の値は、第1の金属配線の上の第2の絶縁膜13bにおいて減少し、且つSi−O/Si−Cの化学結合量の比の値は第1の金属配線の上の第2の絶縁膜13bにおいて増加していることから、第1の金属配線の上では第1の絶縁膜の上よりもキュアエネルギーを受けていると考えられる。この理由としては、第3の絶縁膜のキュア処理時にSiCO膜を透過した光エネルギー及び熱エネルギーが第1の金属配線12の上面において反射し、再びSiCO膜に作用したためである。
本発明の第1の実施形態に係る半導体装置の製造方法によると、第3の絶縁膜のキュア処理による第2の絶縁膜の膜ストレスの高テンサイル化を防止することができるため、第2の絶縁膜とその下層の膜との間の界面の密着性の低下による界面剥離を防ぐことが可能となるので、高歩留まりの配線構造を有する信頼性の高い半導体装置を得ることができる。
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置について図6を参照しながら説明する。第2の実施形態において、第1の実施形態と同一の部材については同一の符号を付け、説明を省略する。
図6に示すように、第1の絶縁膜11の上には、第1の金属配線12を覆うように、エッチングストッパ膜及び金属拡散防止膜として機能するライナ膜である第2の絶縁膜13形成されている。
第2の絶縁膜13は比誘電率が6以下のSiCNからなる。第2の絶縁膜13であるSiCN膜において、FT−IR法により求めたSi−C量に対するSi−Hの量の割合は、第2の絶縁膜の下部(第1の絶縁膜11と接する面側の部分)13dにおける割合よりも第2の絶縁膜の上部(第3の絶縁膜14と接する面側の部分)13cにおける割合の方が低い。また、その化学結合量の割合の変化率((第2の絶縁膜の下部13dの化学結合量の割合−第2の絶縁膜の上部13cの化学結合量の割合)/第2の絶縁膜の下部13dの化学結合量の割合)は36%以下である。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCN膜の上部におけるSi−C量に対するSi−H量の割合は2.5%以上且つ3.0%以下である。また、Si−C量に対するSi−CH量の割合は、第2の絶縁膜の下部13dよりも第2の絶縁膜の上部13cの方が低く、その化学結合量の割合の変化率が39%以下であることが望ましい。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCN膜の上部におけるSi−C量に対するSi−CH量の割合は0.2%〜0.4%であることが望ましい。化学結合量はFT−IRスペクトルから算出しており、Si−Hは測定波数2025cm−1〜2290cm−1、Si−Cは測定波数520cm−1〜1220cm−1、Si−CHは測定波数1220cm−1〜1280cm−1におけるそれぞれの積分面積値である。化学結合量の割合はそれぞれの化学結合成分の積分面積値から算出した割合である。
第2の絶縁膜13は、比誘電率が5以下のSiCO膜でもよい。第2の絶縁膜13にSiCO膜を用いた場合、FT−IR法により求めたSi−C量に対するSi−H量の割合は、第2の絶縁膜の下部13dにおける化学結合量の割合よりも第2の絶縁膜の上部13cにおける化学結合量の割合の方が低い。また、その化学結合量の割合の変化率は14%以下である。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCO膜の上部におけるSi−C量に対するSi−H量の割合は10.0%以上且つ12.0%以下である。また、Si−C量に対するSi−CH量の割合は、第2の絶縁膜の下部13dにおける化学結合量の割合よりも第2の絶縁膜の上部13cにおける化学結合量の割合の方が低く、その化学結合量の割合の変化率が41%以下であることが望ましい。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCO膜の上部におけるSi−C量に対するSi−CH量の割合は1.0%以上且つ2.0%以下であることが望ましい。また、Si−C量に対するSi−O量の割合は、第2の絶縁膜の下部13dにおける化学結合量の割合よりも第2の絶縁膜の上部13cにおける化学結合量の割合の方が高く、その化学結合量の割合の変化率が52%以下であることが望ましい。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCO膜の上部におけるSi−C量に対するSi−O量の割合は49.0%以上且つ56.0%以下であることが望ましい。また、Si−O量に対するSi−H量の割合は、第2の絶縁膜の下部13dにおける化学結合量の割合よりも第2の絶縁膜の上部13cの化学結合量の割合の方が低く、その化学結合量の割合の変化率は44%以下であることが望ましい。FT−IR法により求めた第2の絶縁膜の上部13cであるSiCO膜の上部におけるSi−O量に対するSi−H量の割合は19.0%以上且つ24.0%以下であることが望ましい。化学結合量はFT−IRスペクトルから算出しており、Si−Hは測定波数2025cm−1〜2290cm−1、Si−Cは測定波数600cm−1〜900cm−1、Si−CHは測定波数1220cm−1〜1280cm−1、Si−Oは測定波数900cm−1〜1220cm−1におけるそれぞれの積分面積値である。化学結合量の割合はそれぞれの化学結合成分の積分面積値から算出した割合である。
第2の絶縁膜13は比誘電率が6以下のSiCNと比誘電率が5以下のSiCOの積層構造からなる膜でもよい。
次に、本発明の第2の実施形態に係る半導体装置の製造方法について図7〜図10を参照しながら説明する。第2の実施形態において、第1の実施形態と同一の部材については同一の符号を付け、その説明を省略し、また、同一工程についても説明を省略し、差異点のみについて説明する。
図7(a)に示すように、第1の絶縁膜11の上に第1の金属配線12を覆うように、CVD法を用いてオルガノシランとNHとを原料とした比誘電率が6以下で膜厚が20nmのSiCNからなる第2の絶縁膜13を形成する。ここで、第2の絶縁膜13は、例えば成膜温度は370℃、テトラメチルシランの流量は440ml/min(0℃、1atm)、NHの流量は500ml/min(0℃、1atm)、Heの流量は5000ml/min(0℃、1atm)、成膜圧力は665Pa、RF電力は1000W(高周波27.1MHz)及び210W(低周波13.56MHz)の条件によるCVD法によって形成されるSiCN膜である。また、第2の絶縁膜13はCVD法を用いてオルガノシランとCOとを原料とした比誘電率が5以下のSiCOからなる膜でもよい。例えば成膜温度は370℃、テトラメチルシランの流量は450ml/min(0℃、1atm)、COの流量は2850ml/min(0℃、1atm)、Heの流量は3000ml/min(0℃、1atm)、成膜圧力は530Pa、RF電力は830W(高周波27.1MHz)及び230W(低周波13.56MHz)の条件によるCVD法によって形成されるSiCO膜である。また、第2の絶縁膜13はCVD法を用いてオルガノシランとNHとを原料とした比誘電率が6以下のSiCN膜と、CVD法を用いてオルガノシランとCOとを原料とした比誘電率が5以下のSiCO膜との積層膜でもよい。続いて、第2の絶縁膜13にUV照射処理を行う。UV照射の条件等は後に説明する。
次に、図7(b)に示すように、第1の実施形態と同様に、第3の絶縁膜14及び第4の絶縁膜15を形成し、第2のバリアメタル16a及び第2の導電膜16bからなる第2の金属配線16及びビア17を形成する。
以下に、第2の絶縁膜13に対するUV照射の条件について説明する。
UV照射は、He若しくはNのいずれか、又はHe若しくはNとその他の元素の1種類以上とを含む雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜1.013×10Pa(=1atm)、UV照度は30mW/cm〜500mW/cm、UV導入電力は30W〜500W、UV照射時間は15s〜600sにより行う。本実施形態において、第2の絶縁膜の13の膜質の改質処理として、UV照射を行ったが、この方法に限定されるものではない。
第1に、第2の絶縁膜13に電子線を照射してもよい。電子線の照射は、He雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜10−4Pa、電子線パワーは10kW〜100kW、電子線の照射時間は30s〜250sの条件により行う。
第2に、第2の絶縁膜13を熱源に曝してもよい。熱暴露は、He、N又はH雰囲気下において、温度は100℃〜1200℃、圧力は10−4Pa〜1.013×10Pa(=1atm)、暴露時間は10min〜60minの条件により行う。
第3に、第2の絶縁膜13をプラズマに曝してもよい。プラズマ暴露は、NH、N、O、He、Ar及びHのいずれか、又はこれらのうちの2種類以上を含む雰囲気下において、温度は300℃〜500℃、圧力は10−8Pa〜1.013×10Pa(=1atm)、RF電力は100W〜1000W、暴露時間は5s〜5minの条件により行う。
第4に、第2の絶縁膜13に注入処理を行ってもよい。注入処理はSiH、NH、N、O、He、Ar、H、NF及びCFのいずれか、又はこれらのうちの2種類以上を含む気体をイオン化したガスクラスタイオンビーム法により注入する。また、加速電位は3kV〜100kV、照射量は1010ions/cm〜1017ions/cmの条件により行う。
上記第1〜第4のいずれの方法においても、第2の絶縁膜13は前記の効果を得ることができる。
以下に、第2の絶縁膜13の膜物性と膜質の改質処理との関係について図8〜図10を参照しながら説明する。
図8(a)〜(d)に示すように、膜質の改質処理を加えた第2の絶縁膜13であるSiCN膜は、膜質の改質処理を行っていない場合と比較して膜の上部におけるSi−C量に対するSi−H量の割合とSi−C量に対するSi−CH量の割合とが低いことが分かる。一般に、SiCN膜は過剰な光エネルギー及び熱エネルギーを受けると、結合エネルギーが比較的弱いSi−H及びSi−CHの開裂が起こる。膜質の改質処理では膜の上部のこれら不安定な結合をあらかじめ除去することにより、第3の絶縁膜14のキュア処理時に透過して第2の絶縁膜13にまで届く過剰な光エネルギー及び熱エネルギーによるこれらの開裂反応を防いでいる。
図9(a)〜(d)及び図10(a)〜(d)に示すように、第2の絶縁膜13としてSiCO膜を用いた場合、膜質の改質処理を加えたSiCO膜は、改質処理を行っていない場合と比較して膜の上部におけるSi−C量に対するSi−H量の割合、Si−C量に対するSi−CH量の割合及びSi−C量に対するSi−H量の割合が低く、Si−C量に対するSi−CH量の割合が高いことが分かる。一般に、SiCO膜は過剰な光エネルギー及び熱エネルギーを受けると、結合エネルギーが比較的弱いSi−H及びSi−CHの開裂が起こり、Si−Oが増加する。膜質の改質処理では膜の上部におけるこれら不安定な結合をあらかじめ除去することにより、第3の絶縁膜14のキュア処理時に透過して第2の絶縁膜13にまで届く過剰な光エネルギー及び熱エネルギーによるこれらの開裂反応を防いでいる。
本発明の第2の実施形態に係る半導体装置の製造方法によると、第3の絶縁膜のキュア処理による第2の絶縁膜の膜ストレスの高テンサイル化を防止することができるため、第2の絶縁膜とその下層の膜との間の界面の密着性の低下による界面剥離を防ぐことが可能となるので、高歩留まりの配線構造を有する信頼性の高い半導体装置を得ることができる。
本発明に係る半導体装置の製造方法は、高歩留まりの配線構造を有する信頼性の高い半導体装置を得ることができ、銅等からなる金属配線と低誘電率の層間絶縁膜とを備えた半導体装置の製造方法等に有用である。
11 第1の絶縁膜
12 第1の金属配線
12a 第1のバリアメタル
12b 第1の導電膜
13 第2の絶縁膜
13a 第2の絶縁膜(第1の絶縁膜の上側部分)
13b 第2の絶縁膜(第1の金属配線の上側部分)
13c 第2の絶縁膜(上部)
13d 第2の絶縁膜(下部)
14 第3の絶縁膜
15 第4の絶縁膜
16 第2の金属配線
16a 第2のバリアメタル
16b 第2の導電膜
17A ビアホール
17 ビア

Claims (32)

  1. 基板の上に、第1の絶縁膜を形成し、形成した第1の絶縁膜の上部に第1の配線を形成する工程(a)と、
    前記第1の絶縁膜の上に、前記第1の配線を覆うように第2の絶縁膜を形成する工程(b)と、
    前記第2の絶縁膜に対して膜質の改質処理を行う工程(c)と、
    前記工程(c)よりも後に、前記第2の絶縁膜の上に第3の絶縁膜を形成し、形成した第3の絶縁膜に対してキュア処理を行う工程(d)とを備えていることを特徴とする半導体装置の製造方法。
  2. 前記第2の絶縁膜は、窒素含有炭化シリコンからなることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、2.5%以上且つ3.0%以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、0.2%以上且つ0.4%以下であることを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は36%以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
  6. 前記第2の絶縁膜の上部のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、前記第2の絶縁膜の下部のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合よりも低く、且つ、それらの割合の変化率は39%以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
  7. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.85以上且つ1.00以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
  8. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合以下であり、且つ、その比の値は0.55以上且つ1.00以下であることを特徴とする請求項2に記載の半導体装置の製造方法。
  9. 前記第2の絶縁膜は、酸素含有炭化シリコンからなることを特徴とする請求項1に記載の半導体装置の製造方法。
  10. 前記第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、10.0%以上且つ12.0%以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 前記第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、1.0%以上且つ1.8%以下であることを特徴とする請求項10に記載の半導体装置の製造方法。
  12. 前記第2の絶縁膜におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、49.0%以上且つ56.0%以下であることを特徴とする請求項10に記載の半導体装置の製造方法。
  13. 前記第2の絶縁膜におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、19.0%以上且つ24.0%以下であることを特徴とする請求項10に記載の半導体装置の製造方法。
  14. 前記第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は14%以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  15. 前記第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、前記第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合よりも低く、且つ、それらの割合の変化率は41%以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  16. 前記第2の絶縁膜の上部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、前記第2の絶縁膜の下部におけるシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合よりも高く、且つ、それらの割合の変化率は52%以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  17. 前記第2の絶縁膜の上部におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜の下部におけるシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合よりも低く、且つ、それらの割合の変化率は44%以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  18. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.95以上且つ1.00以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  19. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子とメチル基との化学結合量の割合以下であり、且つ、その比の値は0.45以上且つ1.00以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  20. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と炭素原子との化学結合量に対するシリコン原子と酸素原子との化学結合量の割合以上であり、且つ、その比の値は1.00以上且つ1.10以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  21. 前記第2の絶縁膜における前記第1の配線の上のシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合は、前記第2の絶縁膜における前記第1の絶縁膜の上のシリコン原子と酸素原子との化学結合量に対するシリコン原子と水素原子との化学結合量の割合以下であり、且つ、その比の値は0.80以上且つ1.00以下であることを特徴とする請求項9に記載の半導体装置の製造方法。
  22. 前記第2の絶縁膜は、窒素含有炭化シリコンと酸素含有炭化シリコンとの積層構造からなることを特徴とする請求項1に記載の半導体装置の製造方法。
  23. 前記膜質の改質処理は、紫外線を照射する処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  24. 前記膜質の改質処理は、電子線を照射する処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  25. 前記膜質の改質処理は、熱源に曝す処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  26. 前記膜質の改質処理は、プラズマに曝す処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  27. 前記プラズマに曝す処理は、アンモニア、窒素、酸素、ヘリウム、アルゴン及び水素のうちのいずれか1種類又は2種類以上の混合気体を用いることを特徴とする請求項26に記載の半導体装置の製造方法。
  28. 前記膜質の改質処理は、イオンの注入処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  29. 前記注入処理は、シラン、アンモニア、窒素、酸素、ヘリウム、アルゴン、水素、三フッ化窒素及び四フッ化炭素のうちのいずれか1種類又は2種類以上の混合気体を用いることを特徴とする請求項28に記載の半導体装置の製造方法。
  30. 前記キュア処理は、紫外線を照射する処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  31. 前記キュア処理は、電子線を照射する処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
  32. 前記キュア処理は、熱源に曝す処理であることを特徴とする請求項1に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082703A (ja) * 2019-11-19 2021-05-27 キオクシア株式会社 半導体装置およびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012004401A (ja) * 2010-06-18 2012-01-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
CN103681596B (zh) * 2012-09-26 2016-08-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
CN105448810A (zh) * 2014-06-26 2016-03-30 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN105374740B (zh) * 2014-08-29 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7354852B2 (en) * 2004-12-09 2008-04-08 Asm Japan K.K. Method of forming interconnection in semiconductor device
US20070085208A1 (en) * 2005-10-13 2007-04-19 Feng-Yu Hsu Interconnect structure
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007273494A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 絶縁膜形成用組成物及び半導体装置の製造方法
JP4364258B2 (ja) * 2007-05-15 2009-11-11 株式会社東芝 半導体装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021082703A (ja) * 2019-11-19 2021-05-27 キオクシア株式会社 半導体装置およびその製造方法

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