JP4666308B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関し、特に低誘電率の誘電体を層間絶縁膜に用いた半導体装置とその製造方法に関する。
半導体集積回路装置の高集積化、高速動作化と共に、トランジスタは微細化され、配線も微細化されている。半導体装置の動作速度は、配線の時定数ＲＣ（Ｒは抵抗、Ｃは寄生容量）の影響を大きく受ける。配線が微細化されると、配線ピッチも狭くなり、配線幅が減少する。配線の断面積を減少すれば、抵抗Ｒが増大する。
微細化される配線の抵抗を低くするため、アルミニウム配線に代わって、銅配線が用いられるようになった。銅配線はエッチングでパターニングする精度が低いため、ダマシン（埋め込み）配線が採用される。絶縁膜中に配線用溝（トレンチ）やビア孔を形成し、配線パターンとビア導電体とを構成する銅配線を埋め込み、不要部をエッチバックや化学機械研磨（ＣＭＰ）により除去する。
配線の幅を狭くしつつ、抵抗増大を防ぐには配線高さを高くすることになる。配線間を絶縁する絶縁膜が同一材料で形成されている場合、配線間隔を減少したり、配線高さを増加させると、配線の寄生容量が増大する。寄生容量の増加は、半導体装置の高速動作を妨げることになる。配線間を絶縁する材料を、比誘電率４．２程度の酸化シリコンから誘電率のより低い材料に変更することが望まれている。
低誘電率の絶縁材料の１つとして、酸化シリコンを基材とし、多孔質化した多孔質（ポーラス）酸化シリコン（シリカ）がある。空孔は，真空ないしガスで満たされるとすれば、比誘電率は約１であり、空孔率が高まるほど誘電率は低くなると期待される。
特開２００４−８８０４７号公報 特開２００５−４５１７６号公報 多孔質酸化シリコンは、空孔率を上げていくと、それに伴って誘電率が下がるが、ヤング率や硬度で表される膜の機械的強度も下がってしまう。膜の機械的強度の低い多孔質酸化シリコン膜を層間絶縁膜に用いて多層配線を形成すると、多層配線形成時の熱的、機械的ストレスや、パッケージ封止時にかかるストレスにより、層間クラックが生じやすくなる。
多孔質又は非多孔質の低誘電率絶縁膜とエッチングマスクや化学機械研磨（ＣＭＰ）ストッパとして用いられる窒化シリコン等の絶縁膜との接着性が悪く、異種膜間で剥離が生じることがある。接着性を向上するため、膜形成前に下地膜表面を改質処理して接着性を向上する提案もある。改質処理の方法として、アルゴンプラズマに曝して下地表面を荒らし、アンカリング力を増加したり、ＳｉＯＦ膜表面のＦ濃度を低下させたりする方法、超音波振動を印加して膜表面の粗さを増加する方法、紫外線を照射して膜表面を酸化する方法などが開示されている。
特開２００２−３７００５９号公報
本発明の目的は、層間絶縁膜に用いる低誘電率膜の機械的強度を増加することである。
ポーラス絶縁膜の空孔率を増加させると、誘電率の低減と共に膜の機械的強度も低下する。
本発明の他の目的は、ポーラス絶縁膜の機械的強度を増加することである。
機械的強度増加に伴う層間絶縁膜としての特性の低下（誘電率の増加など）は極力避けることが望ましい。
本発明の１観点によれば、
（ａ）複数の半導体素子を形成した半導体基板上方に第１ポーラスシリカ膜を塗布する工程と、
（ｂ）前記第１ポーラスシリカ膜に紫外光を照射するか、または水素プラズマ処理をして機械的強度を増加させる工程と、
（ｃ）前記機械的強度を増加させる工程の後、前記第１ポーラスシリカ膜上方に、第２ポーラスシリカ膜を塗布する工程と、
（ｄ）前記第２ポーラスシリカ膜中に配線パターン、前記第１ポーラスシリカ膜中にビア導電体を有する埋め込み配線を形成する工程と、
を含み、前記第２ポーラスシリカ膜には紫外光の照射および水素プラズマ処理を行わない半導体装置の製造方法
が提供される。
ビア導電体を囲む下層絶縁膜は機械的強度が増加しているので、配線構造全体としての機械的強度が向上する。
ビア導電体の面内密度は配線パターンの面内密度より低いので、機械的強度増加に伴う誘電率増加の影響は抑制される。
本発明者は、現在入手可能な種々の塗布型ポーラスシリカを評価、検討した。ポーラスシリカで最も誘電率の低いものは、比誘電率２．２程度であり、ヤング率は１０ＧＰａ程度、ナノインデンテーション法による硬度は０．９程度であった。このようなポーラスシリカを層間絶縁膜に使用して、多層配線構造を形成すると、層間クラックが発生してしまうことがわかった。
本発明者は、ポーラスシリカ膜を成膜後処理することにより、機械的強度等がどのように変化するかを実験的に調べた。処理として、紫外線を照射する処理と、水素プラズマに曝す処理を実験した。
図１Ａは、実験内容を概略的に示す断面図である。シリコン基板１の上に、ポーラスシリカ材料をスピン塗布して塗布膜２を形成した。用いたポーラスシリカ材料は、触媒化成工業株式会社製の商品名：ナノクラスタリングシリカ（ＮＣＳ）である。この材料は、成分としてテトラアルキルアンモニウムハイドロオキサイドを含み、１５０℃でベーキングすることで溶媒の除去を行い、２５０℃、３５０℃のベーキングでＳｉＯ結合の架橋を進めると言われている。スピン塗布には、東京エレクトロン製スピンコート機（商品名ＡＣＴ８）を用いた。塗布後、所定の１５０℃、２５０℃、３５０℃でそれぞれ１分間塗布膜２をベークした。
このようにしてポーラスシリカ膜２を形成したシリコン基板１を、紫外線（ＵＶ)処理装置のサセプタ１０上に載置し、３５０℃に加熱し、ポーラスシリカ膜２に上方から紫外線３を照射した。紫外線照射により、ポーラスシリカ膜の機械的強度が増大することがわかった。そこで、多層配線の層間絶縁膜として要求される機械的強度を満たすように、ＵＶ処理条件を選択した。
図１Ｂに示すように、紫外線処理の条件は、
基板温度：３５０℃
ＵＶ光波長：２００ｎｍ〜３００ｎｍ、
照射エネルギ：２２０ｍＷ／ｃｍ２、
照射時間：６００秒、
雰囲気：Ｈｅ、
圧力：１．２ｔoｒｒ
であった。ＵＶ処理後、ヤング率、硬度、比誘電率を測定した。ヤングと硬度は、ナノインデンテーション法を用いて測定し、比誘電率は、水銀プローブを用いて測定した。ヤング率と硬度は膜の機械的強度を示す特性と考えられる。比誘電率は低誘電率の誘電体の本来の特徴であり、処理により余り増大しないことが望まれる。
図１Ｃは、紫外線処理前と紫外線処理後のポーラスシリカ膜のヤング率、硬度、比誘電率を比較して示す。
ヤング率は１０から１２に増大し、硬度は０．９から１．１に増大した。層間クラックを防止するのに効果のある機械的強度の増加と考えられる。比誘電率は、２．２から２．３に増加した。
図１Ｄは、水素プラズマ処理を概略的に示す断面図である。ポーラスシリカ膜２は、上記同様にしてシリコン基板１上に作成した。水素プラズマ装置中のサセプタ１１上にシリコン基板を載置し、４００℃に加熱した。ポーラスシリカ膜２に上方から水素プラズマ４を照射した。塗布膜はプラズマに接する。プラズマ処理は、低誘電率構造を破壊しない程度のパワーに選択した。水素プラズマ処理によっても、ポーラスシリカ膜の機械的強度が増大することが判った。そこで、多層配線の層間絶縁膜として要求される機械的強度を満たすように、水素プラズマ処理条件を選択した。
図１Ｅに示すように、水素プラズマ処理の条件は、
基板温度：４００℃、
Ｈ２流量：４０００ｓｃｃｍ、
圧力：２．３ｔoｒｒ、
投入電力（１３．５６ＭＨｚ）：１００Ｗ（投入電力から反射電力を引いた実効値）、
プラズマ処理時間：８０秒、
であった。
図１Ｆは、水素プラズマ処理前と水素プラズマ処理後のポーラスシリカ膜のヤング率、硬度、比誘電率を比較して示す。ヤング率は１０から１２に増大し、硬度は０．９から１．１に増大した。層間クラックを防止するのに効果のある機械的強度の増加と考えられる。比誘電率は、２．２から２．３に増加した。
紫外線処理と水素プラズマ処理とで同等程度の機械的強度の増加を得ると、同等程度の比誘電率の増加があることがわかる。水素プラズマは、紫外線を発光し紫外線照射の機能も有する。同等程度の効果は、処理によって生じている現象が同等ないし類似であることを示唆する。紫外線は、化学反応のエネルギに相当する。ポーラスシリカ材料は、Ｓｉ−ＯＨ，Ｓｉ−ＯＣｘＨｙなどの架橋反応可能な物質を含んでいる。膜の機械的強度の増大が、膜形成物質の架橋反応による可能性が大きい。
図１Ｇは、可能性のある架橋反応を示す反応式である。架橋反応が進行して、キュアリングが進めば、膜の機械的強度は増大すると考えられる。
この類推が正しいとすれば、紫外線や水素プラズマでキュアリングできる材料としては、ＳｉＯＨ，ＳｉＯＣｘＨｙの側鎖構造を持つ有機ＳＯＧやＣＶＤ膜等が考えられる。紫外線の波長も、２００ｎｍ〜３００ｎｍに限られない。処理時間は６０〜９００秒が適当であろう。また、塗布膜に紫外線相当のエネルギを与えれば、架橋反応を促進できると考えられる。紫外線、水素プラズマに限らず、他のガスのプラズマ、電子ビームなど他の種類のエネルギビームを照射しても類似の効果が期待できよう。処理による機械的強度の増大は、目的に合わせて選択可能である。より大きい機械的強度の増大を得ること、より少ない機械的強度の増大を得ることも可能である。
上述の実験的結果に基づき、４種類の層間絶縁膜と銅配線の構成を設計した。図２Ａ−２Ｅは、第１の種類の層間絶縁膜と銅配線の構成の作成工程を示す。
図２Ａに示すように、シリコン基板２１に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２２を形成し、イオン注入によってｎ型ウェルＮＷ，ｐ型ウェルＰＷを作成する。素子分離領域２２は、シリコン基板を熱酸化した酸化シリコンライナ、その上にＣＶＤによって作成した窒化シリコンライナ、残りの領域を埋め込む、高密度プラズマ（ＨＤＰ）ＣＶＤによって作成した酸化シリコン膜を含む。
素子分離領域２２に囲まれたシリコン基板表面を熱酸化し、ゲート絶縁膜２３を作成する。ゲート絶縁膜２３の上にポリシリコンを堆積し、パターニングしてゲート電極２４を作成する。ゲート電極２４をマスクとしてイオン注入を行い、エクステンション領域２５を作成する。ゲート電極２４を覆って、基板上に酸化シリコン等の絶縁膜を堆積し、異方性エッチングを行って、ゲート電極側壁上にサイドウォールスペーサ２６を作成する。サイドウォールスペーサ２６をマスクとしてイオン注入を行い、高濃度のソース／ドレイン領域２７を作成する。このようにして、ｐ型ウェルＰＷにｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）が作成される。ｎ型ウェルＮＷにはｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）が作成される。ＮＭＯＳとＰＭＯＳに対しては、イオン注入工程等、必要に応じてホトレジストで分けて別工程を行う。
トランジスタを覆って、シリコン基板上にフォスフォシリケートガラス（ＰＳＧ）等の下方層間絶縁膜２８を形成し、ソース／ドレイン領域２７などに達するコンタクト孔をエッチングし、バリアメタル層を介してタングステンを埋め込んで導電性プラグ２９を形成する。なお、ここまでの工程は、公知の工程であり、他の公知の工程に置換したり、一部追加したりすることもできる。
下方層間絶縁膜２８の上に、ＳｉＣのエッチストッパ膜ＥＳ１をＣＶＤで厚さ５０ｎｍ程度堆積し、その上に厚さ２００ｎｍ程度のポーラスシリカ膜ＰＳ１を形成し、その上にＳｉＣのキャップ層ＣＬ１をＣＶＤで厚さ５０ｎｍ程度堆積する。これら３層ＥＳ１，ＰＳ１，ＣＬ１を貫通するトレンチをエッチングし、銅配線層を埋め込み、キャップ層ＣＬ１上の不要部を化学機械研磨（ＣＭＰ）で除去し、第１銅配線ＣＷ１を形成する。
図２Ｂに示すように、第１銅配線ＣＷ１を覆って、キャップ層ＣＬ１上に、銅の拡散を防止する銅拡散防止膜ＤＢ１を厚さ５０ｎｍ程度のＳｉＣ膜で形成する。銅拡散防止膜ＤＢ１の上に、ポーラスシリカ材料を塗布し、ベークしてポーラスシリカ膜ＰＳ２Ｌを形成する。ポーラスシリカ膜ＰＳ２Ｌは、後にダマシン配線のビア導電体を囲む部分となる。
図２Ｃに示すように、ポーラスシリカ膜ＰＳ２Ｌに紫外線ＵＶを照射して、ＵＶ処理を行う。ＵＶ処理は、図１Ａ−１Ｃを参照して説明したものとする。ポーラスシリカ膜ＰＳ２Ｌは、機械的強度が増大し、ヤング率約１２ＧＰａ，硬度約１．１となる。比誘電率は、約２．２から約２．３に増大する。
図２Ｄに示すように、処理後のポーラスシリカ膜ＰＳ２Ｌの上にＳｉＣのエッチストッパ膜ＥＳ２をＣＶＤで厚さ５０ｎｍ程度堆積し、その上に厚さ２００ｎｍ程度のポーラスシリカ膜ＰＳ２Ｕを形成する。このポーラスシリカ膜ＰＳ２Ｕは、ダマシン配線の配線パターンを囲む部分であり、塗布後ベークしてポーラスシリカとはするが、紫外線処理は行わず、誘電率を低い状態に保つ。
図２Ｅに示すように、第１銅配線ＣＷ１の接続箇所に対応する開口を有するマスクを用いて、ポーラスシリカ膜ＰＳ２Ｕ，エッチストッパ膜ＥＳ２，ポーラスシリカ膜ＰＳ２Ｌを貫通し、銅拡散防止膜ＤＢ１を露出するビア孔をエッチングし、ビア孔内に詰め物をした後，配線パターンの開口を有するマスクを用いて、ポーラスシリカ膜ＰＳ２Ｕに配線用トレンチをエッチングする。このエッチングにおいて、エッチストッパ膜ＥＳ２表面で一旦エッチングをストップさせ、ビア孔内の詰め物も除去する。その後、ビア孔およびトレンチの底面に露出したＳｉＣ膜ＤＢ１，ＥＳ２をエッチングして、第１銅配線ＣＷ１の接続部を露出する。その後、バリアメタル層、銅シード層をスパッタリングし、銅層をメッキし、層間絶縁膜上の不要部をＣＭＰで除去する。このようにして，層間絶縁膜に埋め込まれた第２銅配線ＣＷ２を作成する。上述の工程に従い、第１の種類の層間絶縁膜と銅配線の構成のサンプルを作成した。
図３Ａ−３Ｃは、第２の種類の層間絶縁膜と銅配線の構成の作成工程を示す。
図３Ａ，３Ｂは、図２Ａ，２Ｂ同様、シリコン基板２１に半導体素子ＮＭＯＳ、ＰＭＯＳを形成し、シリコン基板上に下方層間絶縁膜２８、下方層間絶縁膜２８に埋め込まれた導電性プラグ２９、導電性プラグを覆って、ＳｉＣ膜ＥＳ１，ＤＢ１で挟まれたポーラスシリカ膜ＰＳ１の層間絶縁膜を形成し、層間絶縁膜に第１銅配線ＣＷ１を埋め込み、第１銅配線を覆って銅拡散防止膜ＤＢ１，ポーラスシリカ膜ＰＳ２Ｌを作成する工程を示す。
図３Ｃに示すように、シリコン基板をプラズマ装置内に搬入し、図１Ｄ−１Ｆを参照して説明した水素プラズマ処理を行う。水素プラズマＰＬは、紫外線も発光する。水素プラズマ処理により、ポーラスシリカ膜ＰＳ２Ｌの機械的強度は増大し、ヤング率は約１２ＧＰａ，硬度は約１．１になる。比誘電率は約２．３まで増加する。水素プラズマ処理を終えた状態は、図２Ｃで紫外線処理を終えた状態と同様であると考えられる。
その後、図２Ｄ，２Ｅに示す工程を行い、ダマシン配線の第２銅配線ＣＷ２を作成する。上述の工程に従い、第２の種類の層間絶縁膜と銅配線の構成のサンプルを作成した。
図４Ａ，４Ｂは、第３および第４の種類の層間絶縁膜と銅配線の構成の作成方法を示す。図２Ａ−２Ｃまたは図３Ａ−３Ｃに示す工程に従って機械的強度を増加したポーラスシリカ膜ＰＳ２Ｌまでを作成する。
図４Ａに示すように、ポーラスシリカ膜ＰＳ２Ｌ上に厚さ２００ｎｍ程度のポーラスシリカ膜ＰＳ２Ｕを形成する。このポーラスシリカ膜ＰＳ２Ｕは、ダマシン配線の配線パターンを囲む部分であり、塗布後ベークしてポーラスシリカとはするが、紫外線処理や水素プラズマ処理は行わず、誘電率を低い状態に保つ。
図４Ｂに示すように、第１銅配線ＣＷ１の接続箇所に対応する開口を有するマスクを用いて、ポーラスシリカ膜ＰＳ２Ｕ，ポーラスシリカ膜ＰＳ２Ｌを貫通し、銅拡散防止膜ＤＢ１を露出するビア孔をエッチングし、ビア孔内に詰め物をした後，配線パターンの開口を有するマスクを用いて、ポーラスシリカ膜ＰＳ２Ｕに配線用トレンチをコントロールエッチングする。ビア孔内の詰め物を除去し、ビア孔の底面に露出したＳｉＣ膜ＤＢ１をエッチングして、第１銅配線ＣＷ１の接続部を露出する。その後、バリアメタル層、銅シード層をスパッタリングし、銅層をメッキし、層間絶縁膜上の不要部をＣＭＰで除去する。第３および第４の種類の層間絶縁膜と銅配線の構成は、第１および第２の種類の層間絶縁膜と銅配線の構成からエッチストッパ膜ＥＳ２を省略したものに相当する。第３および第４の種類の層間絶縁膜と銅配線の構成のサンプルも作成した。
以上４種類のサンプルの製造工程途中、層間絶縁膜のクラックは見られなかった。
図５は、実施例による８層の銅配線と最上アルミ配線とを含む多層配線を有する半導体装置を示す。ポーラスシリカ膜ＰＳ２Ｕより下の構成は、第３、第４の種類の層間絶縁膜と銅配線の構成と同様である。ポーラスシリカ膜ＰＳ２Ｕの上に厚さ５０ｎｍＳｉＣのキャップ層ＣＬ２を形成した後、第２銅配線ＣＷ２を形成する。さらに、銅拡散防止膜ＤＢ（ｉ−１）、下側ポーラスシリカ膜ＰＳｉＬ、上側ポーラスシリカ膜ＰＳｉＵ，ＳｉＣのキャップ層ＣＬｉ（ｉは銅配線層の順番に相当する数字）を１組の層間絶縁膜として、ｉ＝３〜８までの層間絶縁膜を積層する。下側ポーラスシリカ膜ＰＳｉＬは紫外線又は水素プラズマで処理し、機械的強度を増加させる。各層間絶縁膜にはダマシン構造の銅配線ＣＷｉ（ｉ＝３〜８）を埋め込む。８層の銅配線が積層される。
なお、図２Ｅに示すように、第１、第２の種類のサンプル同様、各層間絶縁膜の上側ポーラスシリカ膜ＰＳｉＬと下側ポーラスシリカ膜ＰＳｉＬの間にＳｉＣのエッチストップ膜ＥＳｉを挿入した構成も作成できる。
銅配線ＣＷ８を覆って、キャップ層ＣＬ８の上に銅拡散防止膜ＤＢ８を形成し、さらに酸化シリコン膜ＩＬ１を形成する。酸化シリコン膜ＩＬ１にビア孔を形成し、タングステンビアＶＭを埋め込む。酸化シリコン膜ＩＬ１上にタングステンビアＶＭに接続されるアルミ配線ＴＡＬを形成する。アルミ配線ＴＡＬを覆って、酸化シリコン膜ＩＬ２を形成し、パッド部に開口を形成する。さらにパッシベーション膜ＰＳを形成し、パッド部を開口する。このようにして多層配線を有する半導体装置を形成する。
下側ポーラスシリカ膜ＰＳｉＬの処理を紫外線照射で行ったものと、水素プラズマで行ったもの、それぞれにおいて上側ポーラスシリカ膜ＰＳｉＬと下側ポーラスシリカ膜ＰＳｉＬの間にＳｉＣのエッチストップ膜ＥＳｉを挿入したものの、４種類の層間絶縁膜と銅配線との構成に従った４種類のサンプルを実際に作成し、パッケージに封止し，ワイヤボンディング試験を行った。層間絶縁膜にはクラックによる破壊、剥離は見られず、期待通りの層間絶縁膜の機械的強度の向上が認められた。
配線パターンを埋め込む層間絶縁膜は、機械的強度は低いが、誘電率の低い誘電体で形成し、ビア導電体を埋め込む層間絶縁膜は機械的強度を上げることにより、層間絶縁膜の破壊を防止することができる。ビア導電体を埋め込む層間絶縁膜は誘電率が増加するが、ビア導電体は面内密度が低く、ビア導電体間の間隔を確保できるので、配線全体の寄生容量の増加は抑制できる。
以上実施例に従って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、処理中の基板温度は３５０℃、４００℃に限らない。但し、処理中の基板温度は、複数のベーク温度の内の最高のベーク温度以上の温度とするのが好ましいであろう。その他、種々の変更、改良、組合わせ、置換などが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
複数の半導体素子を有する半導体基板と、
前記半導体基板上方に形成された埋め込み配線であって、下層の導電体と接続するためのビア導電体と、ビア導電体上に接続された配線パターンとを有する埋め込み配線と、
前記埋め込み配線周囲を囲む層間絶縁膜であって、ビア導電体を囲む下層絶縁膜と配線パターンを囲む上層絶縁膜とを含み、前記下層絶縁膜と上層絶縁膜とは同一出発材料から形成され、前記下層絶縁膜は前記上層絶縁膜より高い機械的強度を有する層間絶縁膜と、
を有する半導体装置。
（付記２）
前記下層絶縁膜と前記上層絶縁膜との間に配置され、エッチストッパとして機能する材質の中層絶縁膜をさらに有する付記１記載の半導体装置。
（付記３）
前記中層絶縁膜は、ＳｉＣで形成された付記２記載の半導体装置。
（付記４）
前記下層絶縁膜と前記上層絶縁膜は、ポーラス絶縁膜で形成された付記１〜３のいずれか１項記載の半導体装置。
（付記５）
前記ポーラス絶縁膜がポーラスシリカで形成された付記５記載の半導体装置。
（付記６）
前記下層絶縁膜は前記上層絶縁膜より１ＧＰａ以上大きいヤング率を有する付記５記載の半導体装置。
（付記７）
前記埋め込み配線は、バリア層と銅層との積層で形成された付記１〜６のいずれか１項記載の半導体装置。
（付記８）
前記下層絶縁膜の下に形成された絶縁性銅拡散防止膜をさらに含む付記７記載の半導体装置。
（付記９）
（ａ）複数の半導体素子を形成した半導体基板上方に下層絶縁膜を塗布する工程と、
（ｂ）前記下層絶縁膜を処理して機械的強度を増加させる工程と、
（ｃ）前記下層絶縁膜上方に、上層絶縁膜を塗布する工程と、
（ｄ）前記上層絶縁膜中に配線パターン、前記下層絶縁膜中にビア導電体を有する埋め込み配線を形成する工程と、
を含む半導体装置の製造方法。
（付記１０）
前記工程（ｂ）は、前記下層絶縁膜内で架橋反応を生じさせる付記９記載の半導体装置の製造方法。
（付記１１）
前記工程（ｂ）は、紫外光を照射することを含む付記９または１０記載の半導体装置の製造方法。
（付記１２）
前記紫外光は、波長２００ｎｍ〜３００ｎｍの成分を含む付記１１記載の半導体装置の製造方法。
（付記１３）
前記工程（ｂ）は、水素プラズマで処理することを含む付記９または１０記載の半導体装置の製造方法。
（付記１４）
前記工程（ａ）と（ｃ）とは、同一ポーラス絶縁材料を塗布する付記９〜１３のいずれか１項記載の半導体装置の製造方法。
（付記１５）
前記ポーラス絶縁材料はポーラスシリカである付記１４記載の半導体装置の製造方法。
（付記１６）
前記工程（ａ）と（ｃ）とは、塗布膜を次第に昇温する複数のベーク温度でベークする工程を含む付記１４または１５記載の半導体装置の製造方法。
（付記１７）
前記工程（ｂ）は、前記下層絶縁膜のベーク後、前記複数のベーク温度の内、最高のベーク温度以上に基板を加熱して行う付記１６記載の半導体装置の製造方法。
（付記１８）
（ｅ）前記工程（ｂ）と（ｃ）の間に、エッチストッパとして機能する中層絶縁膜を前記下層絶縁膜の上に形成する工程をさらに含み、
前記工程（ｄ）は、前記上層絶縁膜から前記下層絶縁膜まで貫通するビア孔を形成する工程と、前記中層絶縁膜をエッチストッパとして用いて少なくとも前記上層絶縁膜に配線パターン用トレンチを形成する工程と、を含む付記９〜１７のいずれか１項記載の半導体装置の製造方法。
（付記１９）
（ｆ）前記工程（ｄ）の後、前記埋め込み配線を覆って前記上層絶縁膜の上に絶縁性銅拡散防止膜を形成する工程をさらに含む付記９〜１８のいずれか１項記載の半導体装置の製造方法。
図１Ａ−１Ｇは、本発明者の行った実験、その結果、予測される反応を示す断面図、表、および化学反応式である。 ／ 図２Ａ−２Ｅは、第１の種類の層間絶縁膜と銅配線の構成の作成工程を概略的に示す断面図である。 図３Ａ−３Ｃは、第２の種類の層間絶縁膜と銅配線の構成の作成工程を概略的に示す断面図である。 図４Ａ，４Ｂは、第３、第４の種類の層間絶縁膜と銅配線の構成の作成工程を概略的に示す断面図である。 実施例による、多層配線を有する半導体装置の構成を概略的に示す断面図である。
符号の説明
１ シリコン基板、
２ ポーラスシリカ膜、
２１ シリコン基板、
２２ 素子分離領域（ＳＴＩ）、
２３ ゲート絶縁膜、
２４ ゲート電極、
２５ エクステンション領域、
２６ サイドウォールスペーサ、
２７ ソース／ドレイン領域、
２８ 下方層間絶縁膜、
２９ 導電性プラグ、
ＮＷ ｎ型ウェル、
ＰＷ ｐ型ウェル、
ＮＭＯＳ ｎチャネルＭＯＳトランジスタ、
ＥＳ エッチストッパ膜、
ＰＳ ポーラスシリカ膜、
ＣＬ キャップ層、
ＤＢ 銅拡散防止膜、
ＣＷ 銅配線、
ＵＶ 紫外線、
ＰＬ プラズマ、

Claims (3)

  1. （ａ）複数の半導体素子を形成した半導体基板上方に第１ポーラスシリカ膜を塗布する工程と、
    （ｂ）前記第１ポーラスシリカ膜に紫外光を照射するか、または水素プラズマ処理をして機械的強度を増加させる工程と、
    （ｃ）前記機械的強度を増加させる工程の後、前記第１ポーラスシリカ膜上方に、第２ポーラスシリカ膜を塗布する工程と、
    （ｄ）前記第２ポーラスシリカ膜中に配線パターン、前記第１ポーラスシリカ膜中にビア導電体を有する埋め込み配線を形成する工程と、
    を含み、前記第２ポーラスシリカ膜には紫外光の照射および水素プラズマ処理を行わない半導体装置の製造方法。
  2. 前記工程（ａ）と（ｃ）とは、同一ポーラスシリカ材料を塗布する請求項１に記載の半導体装置の製造方法。
  3. （ｅ）前記工程（ｂ）と（ｃ）の間に、エッチストッパとして機能する中層絶縁膜を前記第１ポーラスシリカ膜の上に形成する工程をさらに含み、
    前記工程（ｄ）は、前記第２ポーラスシリカ膜から前記第１ポーラスシリカ膜まで貫通するビア孔を形成する工程と、前記中層絶縁膜をエッチストッパとして用いて少なくとも前記第２ポーラスシリカ膜に配線パターン用トレンチを形成する工程と、を含む請求項１または２に記載の半導体装置の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US8850451B2 (en) * 2006-12-12 2014-09-30 International Business Machines Corporation Subscribing for application messages in a multicast messaging environment
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
US20120032323A1 (en) * 2009-04-30 2012-02-09 Masahiro Matsumoto Semiconductor device and method of manufacturing the same
JP5412320B2 (ja) * 2009-05-26 2014-02-12 株式会社コベルコ科研 被覆ソーワイヤ
JP2011082308A (ja) * 2009-10-06 2011-04-21 Panasonic Corp 半導体装置の製造方法
JP5529571B2 (ja) * 2010-02-08 2014-06-25 キヤノン株式会社 画像符号化装置及びその制御方法
US8889544B2 (en) * 2011-02-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer as a chemical-mechanical polishing stop layer
KR20120118323A (ko) * 2011-04-18 2012-10-26 삼성전자주식회사 반도체 소자 및 그 제조방법
US9054110B2 (en) 2011-08-05 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Low-K dielectric layer and porogen
US9330989B2 (en) 2012-09-28 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for chemical-mechanical planarization of a metal layer
CN104347478B (zh) * 2013-07-24 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20150340322A1 (en) * 2014-05-23 2015-11-26 Rf Micro Devices, Inc. Rf switch structure having reduced off-state capacitance
WO2016151684A1 (ja) * 2015-03-20 2016-09-29 株式会社日立国際電気 半導体装置の製造方法、記録媒体及び基板処理装置
CN109314046A (zh) * 2016-09-23 2019-02-05 株式会社国际电气 基板处理装置、半导体装置的制造方法以及记录介质
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
EP3571710B1 (en) * 2017-01-17 2022-03-16 ZF Friedrichshafen AG Method of manufacturing an insulation layer on silicon carbide
JP6877290B2 (ja) * 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
JP6918386B1 (ja) * 2020-12-09 2021-08-11 株式会社アビット・テクノロジーズ 絶縁膜の製造方法
US11912877B2 (en) * 2022-01-18 2024-02-27 Patrick Brant Aluminum-based coupling agents

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216153A (ja) * 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 多孔質膜の形成方法、配線構造体及びその形成方法
JP2004260076A (ja) * 2003-02-27 2004-09-16 Fujitsu Ltd 被膜形成用塗布液、絶縁膜及びその製造方法ならびに半導体装置
JP2005203794A (ja) * 2004-01-16 2005-07-28 Internatl Business Mach Corp <Ibm> 低誘電率および超低誘電率のＳｉＣＯＨ誘電体膜ならびにその形成方法
JP2005317835A (ja) * 2004-04-30 2005-11-10 Semiconductor Leading Edge Technologies Inc 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156671A (en) * 1999-03-10 2000-12-05 United Microelectronics Corp. Method for improving characteristic of dielectric material
JP3990920B2 (ja) 2001-03-13 2007-10-17 東京エレクトロン株式会社 膜形成方法及び膜形成装置
US6984892B2 (en) * 2001-03-28 2006-01-10 Lam Research Corporation Semiconductor structure implementing low-K dielectric materials and supporting stubs
JP3886779B2 (ja) * 2001-11-02 2007-02-28 富士通株式会社 絶縁膜形成用材料及び絶縁膜の形成方法
JP3974023B2 (ja) 2002-06-27 2007-09-12 富士通株式会社 半導体装置の製造方法
JP4338495B2 (ja) * 2002-10-30 2009-10-07 富士通マイクロエレクトロニクス株式会社 シリコンオキシカーバイド、半導体装置、および半導体装置の製造方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4868742B2 (ja) * 2003-05-21 2012-02-01 富士通株式会社 半導体装置
JP4057972B2 (ja) 2003-07-25 2008-03-05 富士通株式会社 半導体装置の製造方法
TWI285938B (en) * 2003-08-28 2007-08-21 Fujitsu Ltd Semiconductor device
US6924242B2 (en) * 2003-10-23 2005-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. SiOC properties and its uniformity in bulk for damascene applications
JP2006128543A (ja) * 2004-11-01 2006-05-18 Nec Electronics Corp 電子デバイスの製造方法
CN1787186A (zh) * 2004-12-09 2006-06-14 富士通株式会社 半导体器件制造方法
JP2006216746A (ja) * 2005-02-03 2006-08-17 Sony Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216153A (ja) * 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 多孔質膜の形成方法、配線構造体及びその形成方法
JP2004260076A (ja) * 2003-02-27 2004-09-16 Fujitsu Ltd 被膜形成用塗布液、絶縁膜及びその製造方法ならびに半導体装置
JP2005203794A (ja) * 2004-01-16 2005-07-28 Internatl Business Mach Corp <Ibm> 低誘電率および超低誘電率のＳｉＣＯＨ誘電体膜ならびにその形成方法
JP2005317835A (ja) * 2004-04-30 2005-11-10 Semiconductor Leading Edge Technologies Inc 半導体装置

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