JP4868742B2 - 半導体装置 - Google Patents

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Description

本発明は一般に半導体装置に係り、特に多層配線構造を有する半導体装置に関する。
従来より、半導体装置を微細化することにより、スケーリング則に沿った動作速度の高速化が図られている。一方、最近の高密度半導体集積回路装置では、個々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、かかる多層配線構造では、半導体装置が非常に微細化された場合、多層配線構造中の配線パターンが近接し、配線パターン間の寄生容量による配線遅延の問題が生じる。このような寄生容量は、配線パターンの距離に反比例し、配線パターン間の絶縁物の誘電率に比例する。
そこで、前記多層配線構造中における配線遅延の問題を解決すべく、多層配線構造中で層間絶縁膜に誘電率の低いものを用いて、寄生容量を低下させることが検討されている。層間絶縁膜として従来使われてきたＣＶＤ−ＳｉＯ２膜の誘電率は４程度である。この誘電率を低下させるために、ＣＶＤ−ＳｉＯ２膜にフッ素を添加したＳｉＯＦ膜を用いた場合でも誘電率は３．３〜３．５程度が限界であり、近年の高密度半導体集積回路においては寄生容量の低減効果が十分ではなく、必要な動作速度が得られない場合がある。
そのため、さらに誘電率の低い、いわゆる低誘電率層間絶縁膜としてスピンコートによる塗布法により形成される多孔質絶縁膜を用いることが着目されている。前記多孔質絶縁膜は、加熱により蒸発または分解する有機樹脂などを塗布材料に添加してスピンコート法により塗布した後、塗布材料を加熱することによって有機樹脂などを蒸発または分解させて絶縁膜を多孔質化して形成される。
このように、絶縁膜を多孔質化することによって絶縁膜の誘電率を２．５以下に低下させることが可能であり、これを低誘電率層間絶縁膜として半導体装置に用いることが検討されてきた。
また、前記したような配線遅延は、配線間の寄生容量と配線抵抗の積に比例するため、従来配線材料として用いられてきたＡｌに換わって、配線材料としては抵抗値の低いＣｕが用いられるようになってきている。
図１は、前記した多孔質絶縁膜を用いた半導体装置１００の断面図の一部である。
図１を参照するに、半導体装置１００は、Ｓｉ基板１０１上の素子分離膜１０２により分離された素子領域上に形成された、前記Ｓｉ基板１０１上のゲート絶縁膜１０４Ａ、当該ゲート絶縁膜１０４Ａ上に形成されたゲート電極１０４、および当該ゲート電極１０４の両側に形成された拡散層１０５Ａ、１０５Ｂを含む。
前記ゲート電極１０４は側壁面が側壁絶縁膜１０３Ａ，１０３Ｂにより覆われ、さらに前記Ｓｉ基板１０１上には、層間絶縁膜１０６としてＰＳＧ膜（リンガラス膜）が、前記ゲート電極１０４および側壁絶縁膜１０３Ａ，１０３Ｂを覆うように形成されている。
前記層間絶縁膜１０６上には、ストッパ膜１０７を介して、低誘電率層間絶縁膜である多孔質絶縁膜１１０が形成され、前記層間絶縁膜１１０中にはＣｕ配線１１７および当該Ｃｕ配線１１７を囲むようにバリア膜１１７Ａが形成されている。
前記Ｃｕ配線１１７は、前記層間絶縁膜１０６中に形成されたコンタクトプラグ１０８を介して、前記拡散層１０５Ｂに電気的に接続されている。
前記層間絶縁膜１１０上には、保護膜１１１およびストッパ膜１１２が形成され、さらに当該ストッパ膜１１２上には、Ｃｕプラグ部１１８および当該Ｃｕプラグ部１１８を囲むように形成されたバリア膜１１８Ａを含む多孔質絶縁膜１１３が形成されている。
前記Ｃｕプラグ部１１８は、前記バリア膜１１８Ａを介して、前記Ｃｕ配線部１１７に電気的に接続された構造となっている。
さらに、前記多孔質絶縁膜１１３上には、ストッパ膜１１４が形成され、当該ストッパ膜１１２上には、Ｃｕ配線部１１９および当該Ｃｕ配線部１１９を囲むように形成されたバリア膜１１９Ａを含む多孔質絶縁膜１１５が形成されている。また、前記多孔質絶縁膜１１５上には、前記多孔質絶縁膜１１５をエッチングする際に用いた保護膜１１６が形成されている。
前記Ｃｕ配線１１９は、前記Ｃｕプラグ１１８に電気的に接続された構造となっている。
応用物理 １９９９年、第６８巻、第１１号、ＵＬＳＩ多層配線技術Ｐ１２１４−１２７８
図１の半導体装置１００はこのように低誘電率層間絶縁膜である多孔質絶縁膜と、配線抵抗が低いＣｕ配線パターンとを組み合わせて使うため、配線遅延が少なく、高速動作を行うことが可能である。
しかし、図１の構造において特に０．１μｍ設計ルール前後の非常に厳しい微細化を行った場合、多層配線構造内においてＣｕ配線の断線・変形や、それに伴う多孔質絶縁膜の破損などの不具合が生じることがある。
図２は、図１の構造において、前記Ｃｕ配線部１１７、１１９およびＣｕプラグ部１１８が接続された状態を示した斜視図である。但し図中、Ｃｕ配線部およびＣｕプラグ部の周囲に形成されている多孔質絶縁膜は図示を省略してある。
図２を参照するに、例えば前記Ｃｕ配線部１１７および１１９は、前記Ｓｉ基板１０１に略平行に形成されており、前記Ｃｕプラグ部１１８に比べて体積が大きい。前記Ｃｕプラグ１１８は略円筒形状をしているが断面積がＣｕ配線部に比べて小さく、Ｃｕ配線１１７および１１９に挟まれるように設置されている。
このような構造をしているため、半導体装置において、Ｃｕを介して伝わる応力は、Ｃｕプラグ部に集中しやすい傾向にある。また、特にＣｕプラグ部周囲の絶縁膜が多孔質絶縁膜からなり、多孔質絶縁膜は内部に空孔を有するために弾性率が低く、このため、例えば応力により多孔質絶縁膜が容易に変形してしまい、Ｃｕプラグ部に応力集中が生じる原因のひとつとなっている。
図３には、図２において前記Ｃｕプラグ部１１８の中心を通る、前記Ｓｉ基板１０１に略垂直なＸ方向でのＣｕ配線部およびＣｕプラグ部内での応力をシミュレーションにより評価したものを示した図である。この場合、Ｃｕ配線部およびＣｕプラグ部周囲の多孔質絶縁膜の弾性率の値を５ＧＰａ、硬度の値を０．６ＧＰａとして計算を行っている。
図３を参照するに、Ｃｕ配線部にかかる応力に比べて、Ｃｕプラグ部にかかる応力が大きく、Ｃｕ材料を用いた多層配線構造においては、Ｃｕプラグ部に応力集中が生じていることがわかる。
図１に示した構造では、前記多孔質絶縁膜１１５上にキャップ層を介してコンタクトパッドが形成され、当該コンタクトパッドにワイヤボンディングによってワイヤが接続される工程において、Ｃｕプラグ部の断線や変形、さらにＣｕプラグ部の変形に伴う周囲の多孔質絶縁膜の破損などの問題が顕著になる。
また、例えば多層配線化による積層膜によるストレス、熱応力などでも前記したようなＣｕプラグの断線・変形および多孔質絶縁膜の破損などの問題が生じてしまう可能性がある。
これは、図１および図２に示した構造においてはＣｕ配線やＣｕプラグの周囲に形成された多孔質絶縁膜の弾性率が、ＣＶＤ−ＳｉＯ２膜などの無機絶縁膜に比べて小さいため、Ｃｕプラグへの応力集中が生じやすくなっているためと考えられ、特にワイヤボンディング工程に伴う応力による多層配線構造の変形および断線は深刻な問題となる。
本発明では、上記の問題点を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
本発明のより具体的な課題は、多孔質絶縁膜を含む多層配線構造を有する半導体装置において、Ｃｕプラグ部への応力の集中を抑制できる素子構造を提供することにある。
本発明では、上記の課題を、基板と、前記基板上に形成された、Ｃｕ配線部を含む第１の絶縁層と、前記基板上に形成された、前記Ｃｕ配線部に電気的に接続されるＣｕビアプラグ部を含む第２の絶縁層とを有し、前記第１の絶縁層は弾性率が５ＧＰａ以上、硬度が０．６ＧＰａ以上の多孔質絶縁膜からなり、前記第２の絶縁層の弾性率が１０ＧＰａ以上、硬度が１ＧＰａ以上であることを特徴とする半導体装置により、解決する。
本発明によれば、多層配線構造を有する半導体装置において、Ｃｕビアプラグ部を含む絶縁層に、弾性率１０ＧＰａ以上、硬度が１ＧＰａ以上の絶縁膜、Ｃｕ配線部を含む絶縁層に弾性率５ＧＰａ以上、硬度０．６ＧＰａ以上の多孔質絶縁膜を用いることで、Ｃｕビアプラグ部に応力が集中することを抑制して、Ｃｕビアプラグ部の断線や変形、絶縁膜、多孔質絶縁膜の破損などを防止することが可能となる。
また、Ｃｕ配線部を含む絶縁層には、低誘電率となる多孔質絶縁膜を用いているため、Ｃｕ配線間の寄生容量を低減して配線遅延の影響を小さくし、半導体装置の高速動作を可能にする。
図１は、従来の多層配線構造を有する半導体装置の構成を示す概略図である。
図２は、従来の多層配線構造を有する半導体装置の、Ｃｕ配線部とＣｕプラグ部の構造を示す斜視図である。
図３は、従来の多層配線構造中における応力分布を示す図である。
図４は、本発明の第１実施例による多層配線構造を有する半導体装置の構成を示す概略図である。
図５は、本発明による多層配線構造を有する半導体装置の、Ｃｕ配線部とＣｕプラグ部の構造を示す斜視図である。
図６は、本発明の効果を示す図である。
図７Ａ〜Ｆは、図４の半導体装置の製造工程を示す図（その１）である。
図８Ａ〜Ｅは、図４の半導体装置の製造工程を示す図（その２）である。
図９Ａ〜Ｈは、図８Ａ〜Ｅに示した半導体装置の製造工程の変更例である。
図１０は、本発明の第２実施例による多層配線構造を有する半導体装置の構成を示す概略図である。
図１１Ａ〜Ｂは、多層配線構造を有する半導体装置に、コンタクトパッドを形成した状態を示す図である。
次に、本発明を実施するための最良の形態を図面に基づき、以下に説明する。
図４は、本発明による半導体装置３０の構成を示す断面図である。図４を参照するに、半導体装置３０は、Ｓｉ基板１上の素子分離膜２により分離された素子領域上に形成された、前記Ｓｉ基板１上のゲート絶縁膜４Ａ、当該ゲート絶縁膜４Ａ上に形成されたゲート電極４、および当該ゲート電極４の両側に形成された拡散層５Ａ、５Ｂを含む。
前記ゲート電極４は側壁面が側壁絶縁膜３Ａ，３Ｂにより覆われ、さらに前記Ｓｉ基板１上には、層間絶縁膜６としてＰＳＧ膜（リンガラス膜）が、前記ゲート電極４および側壁絶縁膜３Ａ、３Ｂを覆うように形成される。
前記層間絶縁膜６には、前記拡散層５ｂに通じるコンタクトホールが形成されており、当該コンタクトホール内壁にはＴｉＮからなるバリア膜８が形成され、さらに前記バリア膜８が形成された当該コンタクトホールにはＷ（タングステン）からなるコンタクトプラグ９が埋め込まれている。
前記層間絶縁膜６上には、ストッパ膜７を介して、低誘電率層間絶縁膜である多孔質絶縁膜１０が形成され、前記多孔質絶縁膜１０中にはＣｕ配線１７および当該Ｃｕ配線１７を囲むようにバリア膜１７Ａが形成されている。
前記多孔質絶縁膜１０は、多孔質シリカ膜からなり、当該多孔質シリカ膜は、例えば後述するスピンコートによる塗布法により、形成される。また、前記多孔質絶縁膜１０は、膜中に空孔が形成されている、誘電率の低い、いわゆる低誘電率層間絶縁膜であり、誘電率は２．５以下にすることが可能である。例えば本実施例に用いられる前記多孔質シリカ膜の場合、誘電率は略２．２である。
前記Ｃｕ配線部１７は、前記バリア膜１７Ａを介して、前記ストッパ膜７に形成された開口部に挿通されている前記コンタクトプラグ９に電気的に接続されている。前記コンタクトプラグ９は、前記バリア膜８を介して前記拡散層５Ｂに電気的に接続される構造となっている。
また、前記多孔質絶縁膜１０の上には保護膜１１、ストッパ膜１２が形成されて、当該ストッパ膜１２の上には、例えばＣＶＤ法（化学気相体積法）によって形成されるＳｉＯＣからなる絶縁膜１３が形成され、前記絶縁膜１３中には、Ｃｕプラグ部１８および当該Ｃｕプラグ部１８を囲むようにバリア膜１８Ａが形成されている。
前記Ｃｕプラグ部１８は、前記バリア膜１８Ａを介して、前記エッチストッパ膜１２および前記保護膜１１に形成された開口部より前記Ｃｕ配線部１７に電気的に接続される。
さらに、前記エッチストッパ膜１４上には、前記多孔質絶縁膜１０と同一の方法で形成した、多孔質シリカからなる多孔質絶縁膜１５が形成され、当該多孔質絶縁膜１５中にはＣｕ配線１９および当該Ｃｕ配線１９を囲むようにバリア膜１９Ａが形成されている。例えば、後述するように、デュアルダマシン法によって前記Ｃｕプラグ部１８およびＣｕ配線部１９が実質的に同一工程において形成される場合は、前記Ｃｕプラグ部１８は前記エッチストッパ膜１４の開口部から前記配線部１９に連続的に形成される構造になっている。また、前記多孔質絶縁膜１５上には、前記多孔質絶縁膜１５をエッチングする際に用いた保護膜１６が形成されている。
このように、多層配線構造を有する半導体装置３０においては、Ｃｕプラグ部を分離する絶縁膜に、例えばＣＶＤにより形成されるＳｉＯＣからなる絶縁膜１３を用いている。これは、前記ＳｉＯＣ膜が、Ｃｕ配線部の分離に用いられている多孔質シリカ膜より弾性率と硬度が大きいためである。
その結果、前記Ｃｕプラグ部１８に応力が集中することを抑制して、前記Ｃｕプラグ部１８が、断線、変形すること、またそれに伴い、絶縁膜や多孔質シリカ膜が破損するなどの問題が発生することを抑制する効果がある。
図５は、前記Ｃｕ配線部１７、１９およびＣｕプラグ部１８が形成されている状態を示す斜視図である。但し、Ｃｕ配線部１７、１９の周囲に形成された多孔質シリカ膜と、Ｃｕプラグ部１８の周囲に形成された絶縁膜は図示を省略してある。
図５を参照するに、例えば前記Ｃｕ配線部１７および１９は、前記Ｓｉ基板１に略平行に形成されており、前記Ｃｕプラグ部１８に比べて体積が大きい。前記Ｃｕプラグ１８は略円筒形状をしているが断面積がＣｕ配線部に比べて小さく、Ｃｕ配線部１７および１９に挟まれるように設置されている。
このような構造をしているため、半導体装置において、Ｃｕを介して伝わる応力は、Ｃｕプラグ部に集中しやすい傾向にある。
そのため、本発明においては、Ｃｕプラグ部を分離するＣｕプラグ部周囲の絶縁膜を、Ｃｕ配線部の周囲の多孔質絶縁膜より硬いもの、すなわち弾性率、硬度が大きいものを用いてＣｕプラグ部に応力集中が生じることを効果的に抑制している。
図６には、図５において前記Ｃｕプラグ１８の中心を通る、前記Ｓｉ基板１に略垂直なＸ方向での応力を算定したものを示した図である。この場合、前記Ｃｕ配線部周囲の多孔質絶縁膜１０、１５の弾性率の値を５ＧＰａ、硬度の値を０．６Ｐａ、Ｃｕプラグ部周囲の絶縁膜１３の弾性率の値を１０ＧＰａ、硬度の値を１．２ＧＰａとして計算を行っている。また、計算結果には、比較のために、Ｃｕプラグ部周囲にも多孔質絶縁膜を用いた従来例の結果も併記してある。
図６を参照するに、本発明においては、従来例に比べて、Ｃｕプラグ部分にかかる応力が小さく抑えられていることがわかる。これは、Ｃｕプラグ部を分離する、Ｃｕプラグ部周囲に形成された絶縁膜の弾性率および硬度が大きいため、Ｃｕ配線部およびＣｕ配線部周囲の多孔質絶縁膜に応力がかかる場合に、Ｃｕプラグ部周囲の絶縁膜の弾性変形が抑制され、Ｃｕプラグ部にかかる応力が抑制されるためである。その結果、Ｃｕプラグ部の断線や変形、およびそれに伴う絶縁膜や多孔質絶縁膜の破損を防止することが可能となる。
前記図６に示したように、応力を算定した結果、Ｃｕ配線部の周囲に形成するＣｕ配線部を分離する多孔質絶縁膜の弾性率を５Ｇｐａ以上、硬度を０．６ＧＰａ以上、またＣｕプラグ部の周囲に形成される、Ｃｕプラグ部を分離する絶縁膜の弾性率を１０ＧＰａ以上、硬度を１ＧＰａ以上とすることで、Ｃｕプラグ部にかかる応力が、Ｃｕプラグ部の降伏応力の限界以下に抑制することが可能なことが見出され、Ｃｕプラグ部の断線・変形、絶縁膜や多孔質絶縁膜の破損が防止できることが明らかとなった。
次に図４に示した、前記絶縁膜１３および前記多孔質絶縁膜１０、１５について説明する。
まず、前記絶縁膜１３については、弾性率が１０ＧＰａ以上で、硬度が１ＧＰａ以上の絶縁膜であれば、特に膜の種類は限定されるものではない。
例えば、プラズマＣＶＤにより形成されるＳｉＯ２膜、ＳｉＣ膜、ＳｉＮ膜、ＳｉＯＮ膜、ＦＳＧ（ＳｉＯＦ）膜、ＳｉＯＣ膜などを用いることが可能である。また、有機ＳＯＧ（スピン・オン・グラス、スピンコート法により形成された塗布膜）、無機ＳＯＧ膜などを用いることが可能である。
一般に、Ｃｕビアプラグ部は、隣接する他のＣｕビアプラグ部との間隔が、Ｃｕ配線部の配線間隔に比べて大きいため、配線遅延に関してＣｕビアプラグ部間の寄生容量が、Ｃｕ配線部ほど問題にならない。
そのため、Ｃｕビアプラグ部を分離する絶縁膜には、多孔質絶縁膜より誘電率が大きいものを用いても、半導体装置の動作速度に与える影響が小さい。そのため、例えばＣＶＤ法により形成されたＳｉＯＣ膜など、弾性率、硬度が大きな値を示す膜を用いて、Ｃｕプラグ部にかかる応力を抑制しながら、半導体装置の動作速度に与える影響を抑制した多層配線構造を形成することが可能となる。
例えば、プラズマＣＶＤ法により形成されるＳｉＯＣ膜を用いた場合、必要な弾性率および硬度の値を満足しながら、ＣＶＤ−ＳｉＯ２膜などに比べて誘電率を低く抑えることが可能である。具体的には、テトラメチルシランガスを用いたプラズマＣＶＤ法により形成されたＳｉＯＣ膜の場合、弾性率が１５ＧＰａ、硬度が２．１ＧＰａであり、誘電率は３．１である。
このようにして形成されたＳｉＯＣからなる絶縁膜を、図４に示した前記半導体装置３０では絶縁膜１３として用いている。
次に、前記多孔質絶縁膜１０、１３に関して説明する。本発明の多層配線構造を有する半導体装置において、Ｃｕ配線部を分離する多孔質絶縁膜は、前記したように弾性率５ＧＰａ以上、硬度が０．６ＧＰａ以上有することが必要である。また、前記したように、Ｃｕ配線部は近接するＣｕ配線部との距離が小さいため、絶縁膜を多孔質化して誘電率を小さくし、配線間の寄生容量を抑制することで配線遅延の影響を抑えて半導体装置の動作速度を確保する必要が有る。
このような多孔質絶縁膜としては、例えばＣＶＤ法により形成する多孔質ＳｉＯＣ膜があり、また塗布法により形成される膜では多孔質シリカ膜を用いることが可能である。
例えば、塗布法により、多孔質シリカ膜を形成する場合は、前記したように弾性率５ＧＰａ以上、硬度０．６ＧＰａ以上を確保するため、テトラアルキルアンモニウムハイドロオキサイド（ＴＡＡＯＨ）の存在下で加水分解して得られる有機ケイ素化合物を含む液状組成物を用いることが好ましい。
前記塗布型多孔質シリカ膜では、塗布溶剤として多孔質シリカ前駆体のシロキサン樹脂を溶解できれば特に限定されず、メチルアルコール、エチルアルコール、プロビルアルコール、イソプロピルアルコール，ブチルアルコール，イソブチルアルコール，ｔｅｒｔ−ブチルアルコールなどのアルコール系、フェノール、クレゾール、ジエチルフェノール、トリエチルフェノール、プロピルフェノール、ノニルフェノール、ビニルフェノール、アリルフェノール、ノニルフェノールなどのフェノール系、シクロヘキサノン，メチルイソブチルケトン，メチルエチルケトンなどのケトン系、メチルセロソルブ，エチルセロソルブなどのセロソルブ系，ヘキサン，オクタン，デカンなどの炭化水素系、プロピレングリコール，プロピレングリコールモノメチルエーテル，プロピレングリコールモノメチルエーテルアセテートなどのグリコール系などを用いることが可能である。
また、多孔質シリカ膜の形成方法は、例えば、多孔質シリカ膜を形成する被処理基板に、液状組成物を塗布する塗布工程、該被処理基板を８０〜３５０℃の温度で加熱する第１の熱処理工程、および該被処理基板を３５０〜４５０℃の温度でキュアする第２の熱処理工程を含む。
また、前記第１および第２の熱処理工程は、酸素濃度が１００ｐｐｍ以下の不活性ガス雰囲気の中で行う事が好ましい。これは、形成される多孔質シリカ膜が酸化することで、耐湿性が低下することを防止するためである。
次に、さらに具体的に、前記多孔質シリカ膜を形成した例を以下に示す。
例えば、まずテトラエトキシシラン２０．８ｇ（０．１ｍｏｌ）、メチルトリエトキシシラン１７．８ｇ（０．１ｍｏｌ）グリシドキシプロピルトリメトキシシラン２３．６ｇ（０．１ｍｏｌ）メチルイソブチルケトン３９．６ｇ（２００ｍｌ）を反応容器に仕込み、１％のテトラメチルアンモニウムハイドロキサイド水溶液を１６．２ｇ（０．９ｍｏｌ）を１０分間で滴下し、滴下終了後２時間の熟成反応を行った。
次に、硫酸マグネシウム５ｇを添加し、過剰の水分を除去した後、ロータリーエバポレータにて熟成反応により生成したエタノールを反応溶液が５０ｍｌになるまで除去した。得られた反応溶液にメチルイソブチルケトンを２０ｍｌ添加して多孔質シリカ前躯体塗布溶液を作製した。
作成した多孔質シリカ前躯体塗布溶液を基板上にスピン・オン・コートにより塗布し、２５０℃、３分間加熱処理を行った後、形成された膜の架橋率を測定した。架橋率の測定には、ＦＴ−ＩＲ（フーリエ変換型赤外線分光装置）を用い、９５０ｃｍ−１付近のＳｉ−ＯＨの吸収強度から算出した結果、架橋率は７５％であった。
次に、Ｎ２ガス雰囲気の電気炉にて４００℃、３０分の条件でキュアのための加熱工程を行った。得られた膜の誘電率を、水銀プローバを用いて電気特性を測定した結果から算出したところ、２．２４であった。また、形成された多孔質シリカ膜の弾性率は８ＧＰａ、硬度は０．９ＧＰａであった。
このようにして形成された多孔質シリカ膜を、図４に示した前記半導体装置３０においては、前記多孔質絶縁膜１０、１５として用いている。
次に、図４に示した前記半導体装置３０の製造方法に関して記述する。
図７Ａ〜Ｆは、図４に示す半導体装置３０を形成する方法であり、前記Ｃｕ配線部１７を形成するまでの工程を示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図７Ａを参照するに、Ｓｉウェハ１上には、素子間分離膜２で分離された素子領域に、拡散層５Ａと拡散層５Ｂ、側壁絶縁膜３Ａ、３Ｂを有してゲート絶縁膜４Ａ上に設けられたゲート電極４が形成されている。
次に、図７Ｂにおいて、前記Ｓｉ基板１上には、層間絶縁膜６としてＰＳＧ膜（リンガラス膜）が、前記ゲート電極４および側壁絶縁膜３Ａ、３Ｂを覆うように形成される。
前記層間絶縁膜６上には、ストッパ膜７が形成されて、ドライエッチングによって、電極取り出し用のコンタクトホールが形成される。このコンタクトホールにスパッタ法でＴｉＮからなるバリア膜８を５０ｎｍ形成した後に、ＷＦ６と水素を混合し、還元することでＷからなるコンタクトプラグ９を埋め込み、さらにＣＭＰにより研削および平坦化を行い、図７Ｂに示す状態とする。
次に、図７Ｃにおいて、平坦化された前記ストッパ膜７およびコンタクトプラグ９上に、前記した方法によって、多孔質シリカ膜からなる前記多孔質絶縁膜１０を２５０ｎｍ形成し、当該多孔質絶縁膜１０上に、ＴＥＯＳ（テトラエトキシシラン）−ＳｉＯ２からなる保護膜１１を５０ｎｍ積層する。
次に、図７Ｄにおいて、前記保護膜１１上に形成した配線パターンを施したレジスト層をマスクにＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマによるドライエッチングにより、配線溝１０Ａを加工する。
次に、図７Ｅにおいて、前記配線溝１０Ａに、Ｃｕの前記多孔質絶縁膜１０への拡散バリアとして働くＴｉＮからなるバリア膜１７Ａを５０ｎｍと、電解メッキの際に電極として働くＣｕシード層１７ａを５０ｎｍをスパッタにより形成する。
さらに、図７Ｆにおいて、電解メッキによりＣｕ配線部１７を６００ｎｍ積層した後、ＣＭＰにより配線部以外のメタルを除去し、図７Ｆに示す状態の配線層を形成した。
また、図７Ｆの状態から、前記Ｃｕプラグ部１８およびＣｕ配線部１９などを形成する方法としては、Ｃｕプラグ部とＣｕ配線部を同時に形成するデュアルダマシン法と、Ｃｕプラグ部とＣｕ配線部を別々に形成するシングルダマシン法があるが、まず図８Ａ〜Ｅにおいて、デュアルダマシン法を用いた場合について、説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図８Ａを参照するに、図７Ｆの状態より、シランとアンンモニアガスを用いたプラズマＣＶＤにより、Ｃｕ拡散防止を目的としたＳｉＮからなるストッパ膜１２を５０ｎｍ形成し、当該ストッパ膜１２の上に前記したプラズマＣＶＤ法により形成したＳｉＯＣからなる絶縁膜１３を２５０ｎｍ積層する。
さらに前記絶縁膜１３上に、シランとアンンモニアガスを用いたプラズマＣＶＤによりＳｉＮからなるストッパ膜１４を５０ｎｍ形成した後、当該ストッパ膜１４上に、前記多孔質絶縁膜１０と同様の方法で、多孔質シリカ膜からなる多孔質絶縁膜１５を４００ｎｍ形成し、当該多孔質絶縁膜１５の上に、ＴＥＯＳ−ＳｉＯ２からなる保護膜１６を５０ｎｍ積層する。
次に、図８Ｂにおいて、前記保護膜１６上にレジストによりビアパターンを形成し、当該レジストをマスクにして、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより、ドライエッチングによって、ビアホール１３Ａを形成する。また、その際に、前記保護膜１６、前記多孔質絶縁膜１５、前記ストッパ膜１４、１２および前記絶縁膜１３は、それぞれ膜の組成が異なるため、エッチングの際には、ＣＦ４／ＣＨＦ３のガス比を変更してドライエッチングを行い、前記保護膜１６、多孔質絶縁膜１５、ストッパ膜１４、絶縁膜１３およびストッパ膜１２の順に加工した。
次に、図８Ｃにおいて、Ｃｕ配線部のパターン形状を施したレジストをマスクにして、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマを用いたドライエッチングにより、配線溝１５Ａを形成した。
次に、図８Ｄにおいて、前記ビアホール１３Ａおよび前記配線溝１５Ａの内壁に、Ｃｕが前記絶縁膜１３および多孔質絶縁膜１５中へ拡散することを防止する、拡散バリアとしてＴｉＮからなるバリア膜１８Ａおよび１９Ａをそれぞれ５０ｎｍ形成する。さらに当該バリア膜１８Ａおよび１９Ａの上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１８ａおよび１９ａを、５０ｎｍスパッタにより形成する。
次に、図８Ｅにおいて、電解メッキ法により、Ｃｕを１４００ｎｍ積層し、Ｃｕプラグ部１８およびＣｕ配線部１９を形成し、さらにＣＭＰにより配線パターン部以外のメタルを除去して、３層配線を形成した。
また、図８Ａ〜Ｅまでのデュアルダマシン工程は、次に図９Ａ〜Ｈに示すシングルダマシン工程に置き換えることが可能である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図９Ａを参照するに、前記した図７Ｆの状態より、シランとアンンモニアガスを用いたプラズマＣＶＤにより、Ｃｕ拡散防止を目的としたＳｉＮからなるストッパ膜１２を５０ｎｍ形成し、当該ストッパ膜１２の上に前記したプラズマＣＶＤ法により形成したＳｉＯＣからなる絶縁膜１３を２５０ｎｍ積層し、さらに前記絶縁膜１３上に、シランとアンンモニアガスを用いたプラズマＣＶＤによりＳｉＮからなるストッパ膜１４を５０ｎｍ形成する。
次に、図９Ｂにおいて、前記保護膜１４上にレジストによりビアパターンを形成し、当該レジストをマスクにして、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマにより、ドライエッチングによって、ビアホール１３Ａ’を形成する。
次に、図９Ｃにおいて、前記ビアホール１３Ａ’の内壁に、Ｃｕが前記絶縁膜１３へ拡散することを防止する、拡散バリアとしてＴｉＮからなるバリア膜１８Ａ’を５０ｎｍ形成する。さらに当該バリア膜１８Ａ’の上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１８ａ’を５０ｎｍスパッタにより形成する。
次に、図９Ｄにおいて、電解メッキ法により、Ｃｕを１４００ｎｍ積層し、Ｃｕプラグ部１８’を形成し、さらにＣＭＰによりＣｕプラグ部以外のメタルを除去して、Ｃｕプラグ部１８’を含む層が形成される。
次に、図９Ｅにおいて、前記した方法で、多孔質シリカ膜からなる多孔質絶縁膜１５を４００ｎｍ形成し、当該多孔質絶縁膜１５の上に、ＴＥＯＳ−ＳｉＯ２からなる保護膜１６を５０ｎｍ積層する。
次に、図９Ｆにおいて、Ｃｕ配線部のパターン形状を施したレジストをマスクにして、ＣＦ４／ＣＨＦ３ガスを原料としたＦプラズマを用いたドライエッチングにより、配線溝１５Ａ’を形成する。
次に、図９Ｇにおいて、前記配線溝１５Ａ’の内壁に、Ｃｕが前記多孔質絶縁膜１５へ拡散することを防止する、拡散バリアとしてＴｉＮからなるバリア膜１９Ａ’を５０ｎｍ形成する。さらに当該バリア膜１９Ａ’の上に、Ｃｕの電解メッキの際に電極として働くＣｕのシード層１９ａ’を５０ｎｍスパッタにより形成する。
次に、図９Ｈにおいて、電解メッキ法により、Ｃｕを１４００ｎｍ積層し、Ｃｕ配線部１９’を形成し、さらにＣＭＰによりＣｕ配線部部以外のメタルを除去して、３層配線が完成する。
また、前記した図８Ａ〜Ｅおよび図９Ａ〜Ｈにおいては、３層配線を形成したが、さらに多層配線化を行う事が可能である。例えば、図１０には、５層配線を形成した例を示す。
図１０を参照するに、例えば図８Ｅに示した３層配線が形成された状態から、さらに図８Ａ〜Ｅの工程を繰り返すことにより、ストッパ膜２０、絶縁膜２１、多孔質絶縁膜２３、保護膜２４、Ｃｕプラグ部２５、Ｃｕ配線部２６、バリア膜２５Ａ、２６Ａを含む５層配線を形成することが可能である。また、これら多層配線の形成には、シングルダマシン法を用いてもよい。
このように、シングルダマシン工程、デュアルダマシン工程を任意に組み合わせて、本発明による多層配線構造を有する半導体装置を製造することが可能である。
図７Ａ〜Ｆおよび図８Ａ〜Ｅに示した工程を用いて制作される多層配線において、Ｃｕプラグ部の歩留まりを調べたことろ、１００万個の連続の歩留まりで９５％以上であった。
次に、図４に示す半導体装置３０にコンタクトパッドを形成し、ワイヤボンディングを行った場合の結果を示す。
図１１Ａは図４に示した前記半導体装置３０に、さらにキャップ層２７、当該キャップ層２７上にパッド２８を形成した状態を示したものである。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。なお、比較のために、前記半導体装置３０において、ＳｉＯＣ膜からなる前記絶縁層１３を、多孔質シリカ膜からなる多孔質絶縁膜１３’に変更した場合の例を、図１１Ｂに示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図１１Ａに示した場合において、前記コンタクトパッド２８にワイヤボンディングを行ったところ、ボンディング圧力による破壊・変形などの不具合は生じなかった。一方、図１１Ｂに示した場合は、同様にコンタクトパッド２８にワイヤボンディングを行ったところ、前記多孔質絶縁膜１３’にクラックが生じる不具合が発生した。これは、ボンティング工程においてかかる応力によってコンタクトプラグ部に応力集中が生じ、コンタクトプラグの変形、および多孔質絶縁膜の破損が生じているものと考えられる。
図１１Ａに示した、本発明による多層配線構造を有する半導体装置においては、Ｃｕプラグ部を分離する絶縁膜に、弾性率１０ＧＰａ以上、硬度１ＧＰａ以上の絶縁膜を用いているために、ボンディングなどによる圧力によって多層配線構造が破壊・変形が乗じることを防止し、安定な多層配線構造となっている。さらに、配線の多層化によるストレスや、熱ストレスに対しても安定な構造である。
また、Ｃｕ配線部を分離する層間絶縁膜には、誘電率２．５以下である低誘電率層間絶縁膜である多孔質絶縁膜を用いているため、Ｃｕ配線間の寄生容量を小さくして配線遅延の影響を押さえ、高速で動作する半導体装置とすることができる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、多層配線構造を有する半導体装置において、Ｃｕビアプラグ部を含む絶縁層に、弾性率１０ＧＰａ以上、硬度が１ＧＰａ以上の絶縁膜、Ｃｕ配線部を含む絶縁層に弾性率５ＧＰａ以上、硬度０．６ＧＰａ以上の多孔質絶縁膜を用いることで、Ｃｕビアプラグ部に応力が集中することを抑制して、Ｃｕビアプラグ部の断線や変形、絶縁膜、多孔質絶縁膜の破損などを防止することが可能となった。
また、Ｃｕ配線部を含む絶縁層には、低誘電率となる多孔質絶縁膜を用いているため、Ｃｕ配線間の寄生容量を低減して配線遅延の影響を小さくし、半導体装置の高速動作を可能にした。

Claims (9)

  1. 基板と、
    前記基板上に形成された、Ｃｕ配線部を含み多孔質絶縁膜からなる第１の絶縁層と、
    前記基板上に形成された、前記Ｃｕ配線部に電気的に接続されるＣｕビアプラグ部を含む第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層の間に形成されたストッパ膜と、
    を有し、
    前記多孔質絶縁膜は、多孔質シリカ膜からなり、
    前記第２の絶縁層はＳｉＯＣ膜であり、
    前記第２の絶縁膜の弾性率と硬度が前記第１の絶縁膜の弾性率と硬度よりも大きいことを特徴とする半導体装置。
  2. 前記多孔質シリカ膜は、誘電率が２．５以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記多孔質シリカ膜はスピンコート法にて形成され、テトラアルキルアンモニウムハイドロオキサイド（ＴＡＡＯＨ）の存在下で加水分解して得られる有機ケイ素化合物を含む液状組成物をスピンコート法によって基板に塗布し、加熱することで形成されることを特徴とする請求項１記載の半導体装置。
  4. 前記第２の絶縁層が、プラズマＣＶＤ法により形成されることを特徴とする請求項１記載の半導体装置。
  5. 前記基板はＳｉからなり、前記基板上には活性素子が形成されることを特徴とする請求項１記載の半導体装置。
  6. 前記Ｃｕ配線部は前記第１の絶縁層をエッチングして配線溝を形成し、当該配線溝にＣｕを埋め込むことで形成されることを特徴とする請求項１記載の半導体装置。
  7. 前記ビアプラグ部は前記第２の絶縁層をエッチングしてビアホールを形成し、当該ビアホールにＣｕを埋め込むことで形成されることを特徴とする請求項６記載の半導体装置。
  8. 前記第１の絶縁層は、前記第２の絶縁層の第１の主面および第２の主面に、それぞれ前記ストッパ膜を介して形成されることを特徴とする請求項１記載の半導体装置。
  9. 前記第１の絶縁層は弾性率が５ＧＰａ以上、硬度が０．６ＧＰａ以上である多孔質絶縁膜からなり、前記第２の絶縁層の弾性率が１０ＧＰａ以上、硬度が１ＧＰａ以上であることを特徴とする請求項１記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102379036B (zh) * 2009-04-30 2015-04-08 瑞萨电子株式会社 半导体器件及其制造方法
JP5671220B2 (ja) * 2009-08-25 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US10707165B2 (en) 2017-04-20 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an extra low-k dielectric layer and method of forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
JP2002524849A (ja) * 1998-08-27 2002-08-06 アライドシグナル・インコーポレイテッド ナノ細孔シリカの機械的強度を最適化する方法
JP2001274239A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
US6410462B1 (en) * 2000-05-12 2002-06-25 Sharp Laboratories Of America, Inc. Method of making low-K carbon doped silicon oxide
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
JP2002164428A (ja) * 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP2002305193A (ja) * 2001-04-05 2002-10-18 Sony Corp 半導体装置とその製造方法
KR100442867B1 (ko) * 2001-12-07 2004-08-02 삼성전자주식회사 반도체 소자의 듀얼 다마신 구조 형성방법

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