JP5671220B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5671220B2
JP5671220B2 JP2009194145A JP2009194145A JP5671220B2 JP 5671220 B2 JP5671220 B2 JP 5671220B2 JP 2009194145 A JP2009194145 A JP 2009194145A JP 2009194145 A JP2009194145 A JP 2009194145A JP 5671220 B2 JP5671220 B2 JP 5671220B2
Authority
JP
Japan
Prior art keywords
dielectric constant
insulating film
low dielectric
film
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009194145A
Other languages
English (en)
Other versions
JP2011049217A (ja
Inventor
典明 小田
典明 小田
真一 隣
真一 隣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009194145A priority Critical patent/JP5671220B2/ja
Priority to US12/837,069 priority patent/US8330276B2/en
Publication of JP2011049217A publication Critical patent/JP2011049217A/ja
Application granted granted Critical
Publication of JP5671220B2 publication Critical patent/JP5671220B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
銅配線と低誘電率な配線層絶縁膜とを有する多層配線構造を備える半導体装置においては、配線層絶縁膜と層間絶縁膜とで同じ材料の膜を用いることが一般的である。そのような半導体装置は、例えば、非特許文献１に記載されている。
なお、特許文献１には、埋め込み配線を形成した後に、これを覆うように圧縮応力を有する拡散防止膜を形成し、その後、紫外線照射を伴う熱処理を行うことにより、配線層絶縁膜の硬度及び弾性率を増加させることが記載されている。
特許文献２には、埋め込み配線を形成した後で、配線層絶縁膜に紫外線照射を行うことによって、配線層絶縁膜の上部を低密度化し、配線間容量を低減させることが記載されている。また、特許文献２の技術では、配線層絶縁膜をその表裏に亘って改質するのではなく、層間絶縁膜の上部のみを改質する。
特許文献３には、紫外線照射を行うことによって、多孔質の配線層絶縁膜の表層部を緻密化することが記載されている。また、特許文献３の技術では、配線層絶縁膜をその表裏に亘って改質するのではなく、配線層絶縁膜の表層部のみを改質する。
特開２００７−２１４４０３号公報 特開２００６−３１９１１６号公報 特開２００６−１９０８７２号公報
Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２００３ ＩＩＴＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ） Ｊｕｎｅ２−４、２００３ ２．５ ｐ．１５−１７
しかしながら、配線層絶縁膜と層間絶縁膜とが同じ材料の膜であると、層間絶縁膜の膜強度が不足し、層間絶縁膜にクラックが生じたり、層間絶縁膜の膜剥がれが生じたりする可能性がある。
本発明は、第１の配線層絶縁膜と、前記第１の配線層絶縁膜に埋め込み形成されている複数の第１の銅配線と、前記第１の銅配線上及び前記第１の配線層絶縁膜上に形成されている層間絶縁膜と、前記層間絶縁膜上に形成されている第２の配線層絶縁膜と、前記第２の配線層絶縁膜に埋め込み形成されている複数の第２の銅配線と、を有し、前記第１の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている第１の低誘電率膜を含み、前記第２の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている第２の低誘電率膜を含み、前記層間絶縁膜は、前記第１及び第２の配線層絶縁膜よりも高強度であることを特徴とする半導体装置を提供する。
本発明によれば、層間絶縁膜が配線層絶縁膜の低誘電率膜よりも高強度であるので、層間絶縁膜の膜強度を十分に確保することができる。よって、層間絶縁膜へのクラックの発生や、層間絶縁膜の膜剥がれが好適に抑制された半導体装置を提供することができる。
また、本発明は、第１の配線層絶縁膜を形成する工程と、前記第１の配線層絶縁膜に複数の第１の銅配線を埋め込み形成する工程と、前記第１の銅配線上及び前記第１の配線層絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第２の配線層絶縁膜を形成する工程と、前記第２の配線層絶縁膜に複数の第２の銅配線を埋め込み形成する工程と、をこの順に行い、前記第１の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第１の低誘電率膜を含み、前記第２の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第２の低誘電率膜を含み、前記層間絶縁膜を形成する前記工程では、前記層間絶縁膜を前記第１及び第２の低誘電率膜よりも高強度に形成することを特徴とする半導体装置の製造方法を提供する。
本発明によれば、層間絶縁膜の膜強度を十分に確保することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。 第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。 配線層絶縁膜を構成する材料と層間絶縁膜（ビア層間絶縁膜）を構成する材料との好ましい組み合わせの例を示す図である。 第１の実施形態による効果を説明するための図である。 第２の実施形態に係る半導体装置の製造方法により製造される半導体装置の構成を示す断面図である。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置の要部の構成を示す断面図である。図２及び図３は第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図であり、それぞれ半導体装置の要部の切断端面を示す。図４は配線層絶縁膜を構成する材料と層間絶縁膜（ビア層間絶縁膜）を構成する材料との好ましい組み合わせの例を示す図である。図５は第１の実施形態による効果を説明するための図である。
本実施形態に係る半導体装置は、第１の配線層絶縁膜（例えば、第１の低誘電率膜４及び第１のキャップ絶縁膜５を含む）と、第１の配線層絶縁膜に埋め込み形成されている複数の第１の銅配線８と、第１の銅配線８上及び第１の配線層絶縁膜上に形成されている層間絶縁膜（例えば、第２の低誘電率膜１０）と、層間絶縁膜上に形成されている第２の配線層絶縁膜（例えば、第３の低誘電率膜１１及び第２のキャップ絶縁膜１２を含む）と、第２の配線層絶縁膜に埋め込み形成されている複数の第２の銅配線１６と、を有している。第１の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている第１の低誘電率膜（例えば、第１の低誘電率膜４）を含み、第２の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている第２の低誘電率膜（例えば、第３の低誘電率膜１１）を含む。層間絶縁膜は、第１及び第２の配線層絶縁膜よりも高強度である。
本実施形態に係る半導体装置の製造方法では、第１の配線層絶縁膜（例えば、第１の低誘電率膜４及び第１のキャップ絶縁膜５）を形成する工程と、第１の配線層絶縁膜に複数の第１の銅配線８を埋め込み形成する工程と、第１の銅配線８上及び第１の配線層絶縁膜上に層間絶縁膜（例えば、第２の低誘電率膜１０）を形成する工程と、層間絶縁膜上に第２の配線層絶縁膜（例えば、第３の低誘電率膜１１及び第２のキャップ絶縁膜１２）を形成する工程と、第２の配線層絶縁膜に複数の第２の銅配線１６を埋め込み形成する工程と、をこの順に行う。第１の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第１の低誘電率膜（例えば、第１の低誘電率膜４）を含む。第２の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第２の低誘電率膜（例えば、第３の低誘電率膜１１）を含む。層間絶縁膜を形成する工程では、層間絶縁膜を第１及び第２の低誘電率膜よりも高強度に形成する。
以下、詳細に説明する。
先ず、第１の実施形態に係る半導体装置の構成を説明する。
図１に示すように、第１の実施形態に係る半導体装置は、シリコンにより構成された半導体基板１を有し、この半導体基板１には、図示は省略するがトランジスタ等の能動素子と、容量、抵抗などの受動素子と、が形成されている。これら素子等の上には、第１の層間絶縁膜２が形成されている。この第１の層間絶縁膜２上には、溝エッチング停止層３、第１の低誘電率膜４及び第１のキャップ絶縁膜５がこの順に積層形成されている。
溝エッチング停止層３は、例えば、ＳｉＣ、ＳｉＣＮ、或いは、それらの積層構造により構成されている。溝エッチング停止層３の膜厚は、例えば、２０ｎｍ乃至７０ｎｍとなっている。
第１の低誘電率膜４は、例えば、紫外線照射を伴う焼成工程によって焼成されたものである。第１の低誘電率膜４は、例えば、空孔を有するＳｉｗＯｘＣｙＨｚにより構成されている。ここで、ｗ、ｘ、ｙ、ｚはそれぞれ正の値である。第１の低誘電率膜４の膜厚は、例えば、第１の低誘電率膜４がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、３０ｎｍ以上１６０ｎｍ以下にすることができ、第１の低誘電率膜４がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、５０ｎｍ以上８００ｎｍ以下にすることができる。
第１のキャップ絶縁膜５は、例えば、カーボンがドープされたシリコン酸化膜（ＳｉＯＣ）膜により構成されている。なお、第１のキャップ絶縁膜５の膜厚は、例えば、第１の低誘電率膜４がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、１０ｎｍ以上５０ｎｍ以下にし、第１の低誘電率膜４がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、４０ｎｍ以上８０ｎｍ以下とすることができる。
第１の配線形成用溝６は、第１のキャップ絶縁膜５及び第１の低誘電率膜４を貫通して第１の層間絶縁膜２に達する深さに形成されている。第１の配線形成用溝６には、第１のバリアメタル７をライナーとして第１の銅配線８が形成されている。すなわち、第１の低誘電率膜４及び第１のキャップ絶縁膜５により構成される第１の配線層絶縁膜に、複数の第１の銅配線８が埋め込み形成されている。
第１の銅配線８の直上の層には、ビアエッチング停止層９が形成されている。ビアエッチング停止層９は、例えば、ＳｉＣＮを含む。
ビアエッチング停止層９の上には、第２の低誘電率膜１０が形成されている。すなわち、層間絶縁膜としての第２の低誘電率膜１０が、第１の銅配線８上及び第１のキャップ絶縁膜５上に形成されている。この第２の低誘電率膜１０には、例えば、紫外線照射を伴わない、加熱のみによる焼成が施されている。
第２の低誘電率膜１０の上には、第３の低誘電率膜１１が形成されている。この第３の低誘電率膜１１には、例えば、紫外線照射を伴う焼成が施されている。第３の低誘電率膜１１の膜厚についても、例えば、第３の低誘電率膜１１がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、３０ｎｍ以上１６０ｎｍ以下にすることができ、第３の低誘電率膜１１がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、５０ｎｍ以上８００ｎｍ以下にすることができる。
第３の低誘電率膜１１の上には、該第３の低誘電率膜１１を保護するための第２のキャップ絶縁膜１２が形成されている。第２のキャップ絶縁膜１２の膜厚についても、例えば、第３の低誘電率膜１１がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、１０ｎｍ以上５０ｎｍ以下にし、第３の低誘電率膜１１がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、４０ｎｍ以上８０ｎｍ以下とすることができる。
このように、層間絶縁膜としての第２の低誘電率膜１０上には、第２の配線層絶縁膜としての第３の低誘電率膜１１及び第２のキャップ絶縁膜１２が形成されている。
第２の低誘電率膜１０には、ビアホール１３が選択的に形成されている。第３の低誘電率膜１１には、第２の配線形成用溝１４が形成されている。ビアホール１３及び第２の配線形成用溝１４の内部には、第２のバリアメタル１５をライナーとして第２の銅配線１６が形成されている。すなわち、第２の配線層絶縁膜に、複数の第２の銅配線１６が埋め込み形成されている。
ここで、第１の配線層絶縁膜を構成する第１の低誘電率膜４は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている。同様に、第２の配線層絶縁膜を構成する第３の低誘電率膜１１（第２の低誘電率膜）は、比誘電率が３．０よりも小さい絶縁膜材料により構成されている。
また、層間絶縁膜としての第２の低誘電率膜１０は、第１及び第２の配線層絶縁膜よりも高強度である。
次に、配線層絶縁膜を構成する第１及び第３の低誘電率膜４、１１の好適な材料と、ビア層間絶縁膜としての第２の低誘電率膜１０の好適な材料の例について説明する。
第１の低誘電率膜４及び第３の低誘電率膜１１は、例えば、ポーラスＳｉＯ、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、ラダーオキサイド、及びＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）のうちの少なくとも何れか１つを含むものとして構成されていることが好ましい。なお、第１の低誘電率膜４の材料と第３の低誘電率膜１１の材料とは互いに同一であっても良いし、互いに異なっていても良い。
第２の低誘電率膜１０は、例えば、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、デンスＳｉＯＣ（空孔が無いＳｉＯＣ）、デンスＳｉＯ２（空孔が無いＳｉＯ２）、及びポーラスＳｉＯのうちの少なくとも何れか１つを含むものとして構成されていることが好ましい。
ここで、ポーラスＳｉＯＣ、デンスＳｉＯＣは、それぞれポーラスＳｉｘＯｙＣｚ、デンスＳｉｘＯｙＣｚと表すことができる。ｘ、ｙ、ｚはそれぞれ正の値である。同様に、ポーラスＳｉＯＣＨは、ポーラスＳｉｗＯｘＣｙＨｚと表すことができる。ｗ、ｘ、ｙ、ｚはそれぞれ正の値である。
ただし、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０と、の材料の組み合わせは、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が高強度となるように選択する。なお、第２の低誘電率膜１０の弾性率は、例えば、４ＧＰａ以上であることが好ましい。
また、第２の低誘電率膜１０は、第１の低誘電率膜４及び第３の低誘電率膜１１よりも耐薬品性に優れた材料により構成することが好ましい。更に、第２の低誘電率膜１０は、第１の低誘電率膜４及び第３の低誘電率膜１１よりも耐熱性に優れた材料により構成することが好ましい。
また、第１の低誘電率膜４及び第３の低誘電率膜１１と、第２の低誘電率膜１０と、の双方がポーラスな低誘電率膜である場合、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が空孔占有率が小さくなるように、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０と、の材料の組み合わせを選択することが好ましい。これにより、第１の低誘電率膜４及び第３の低誘電率膜１１よりも第２の低誘電率膜１０の方が高強度となるようにできる。
なお、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、互いに同一の材料により構成する場合にも、組成比を適宜に設定することにより、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が高強度となるようにすることができる。
すなわち、例えば、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、それぞれポーラスＳｉｘＯｙＣｚを含むものとして構成する場合には、ｘ、ｙ、ｚの値を適宜に設定することにより、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が高強度となるようにすることができる。同様に、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、それぞれポーラスＳｉｗＯｘＣｙＨｚを含むものとして構成する場合には、ｗ、ｘ、ｙ、ｚの値を適宜に設定することにより、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が高強度となるようにすることができる。
また、成膜方法、或いは成膜後に行う薬液処理で用いる薬液の種類を異ならせることによっても、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の方が高強度となるようにすることができる。
例えば、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、それぞれ同じ材料により構成する場合（例えば、ポーラスＳｉＯ又はポーラスＳｉＯＣを含むものとして構成する場合）において、それらの膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜する場合を説明する。この場合、第１及び第３の低誘電率膜４、１１の方が、第２の低誘電率膜１０よりも、テンプレートとなる物質の分子量が大きくなるようにして、ＣＶＤを行う。これにより、第１及び第３の低誘電率膜４、１１の方が、第２の低誘電率膜１０よりも、空孔の径が大きくなり、第２の低誘電率膜１０の方が、第１及び第３の低誘電率膜４、１１よりも、高強度になる。
次に、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、それぞれ同じ材料により構成する場合（例えば、ポーラスＳｉＯ又はポーラスＳｉＯＣを含むものとして構成する場合）において、それらの膜をスピン塗布法で成膜する場合を説明する。この場合は、成膜後の膜にメチル基を付着させるためのシリル化処理としての薬液処理に用いられる薬液に含有されるミセルの分子量を、第１及び第３の低誘電率膜４、１１の方が、第２の低誘電率膜１０よりも大きくなるようにする。これにより、第１及び第３の低誘電率膜４、１１の方が、第２の低誘電率膜１０よりも、空孔の径が大きくなり、第２の低誘電率膜１０の方が、第１及び第３の低誘電率膜４、１１よりも、高強度になる。
また、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０とを、それぞれ同じ材料により構成する場合に、紫外線照射の有無により、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の空孔占有率を小さくすることができる。すなわち、第１及び第３の低誘電率膜４、１１に対しては紫外線照射を伴う焼成を行う一方で、第２の低誘電率膜１０に対しては熱のみによる焼成を行うことによって、第１及び第３の低誘電率膜４、１１よりも第２の低誘電率膜１０の空孔占有率を小さくすることができる。
次に、図４を参照して、第１及び第３の低誘電率膜４、１１と、第２の低誘電率膜１０と、の材料の具体的な組み合わせの例を説明する。
例えば、配線層絶縁膜としての第１及び第３の低誘電率膜４、１１をポーラスＳｉＯを含むものとして構成する場合は、層間絶縁膜（ビア層間絶縁膜）としての第２の低誘電率膜１０は、ポーラスＳｉＯＣ、デンスＳｉＯＣ、デンスＳｉＯ２のうちの何れかを含むものとして構成することが好ましい。このような組み合わせとすることにより、第１の低誘電率膜４及び第３の低誘電率膜１１よりも第２の低誘電率膜１０を高強度にすることができる。
なお、第１及び第３の低誘電率膜４、１１をポーラスＳｉＯを含むものとして構成する場合は、シリル化処理を行うことによって、ポーラスＳｉＯ膜にメチル基を付着させる。このシリル化処理によって、空孔の内周と、ポーラスＳｉＯ膜の表面と、のうちの少なくとも何れか一方にメチル基を付着させる。
また、第１及び第３の低誘電率膜４、１１をポーラスＳｉＯを含むものとして構成し、且つ、第２の低誘電率膜１０もポーラスＳｉＯを含むものとして構成しても良い。ただし、この場合は、上述したように、ポーラスＳｉＯの成膜に用いる薬液又は成膜方法を第１及び第３の低誘電率膜４、１１と第２の低誘電率膜１０とで互いに異ならせることにより、第２の低誘電率膜１０の方を高強度にさせる。構造の具体的な相違点としては、第１及び第３の低誘電率膜４、１１の方が空孔の径が相対的に大きく、第２低誘電率膜１０の方が空孔の径が相対的に小さいことが挙げられる。
また、例えば、第１及び第３の低誘電率膜４、１１をポーラスＳｉＯＣを含むものとして構成する場合は、第２の低誘電率膜１０は、デンスＳｉＯＣ又はデンスＳｉＯ２を含むものとして構成することが好ましい。このような組み合わせとすることにより、第１の低誘電率膜４及び第３の低誘電率膜１１よりも第２の低誘電率膜１０を高強度にすることができる。
また、第１及び第３の低誘電率膜４、１１をポーラスＳｉＯＣを含むものとして構成し、且つ、第２の低誘電率膜１０もポーラスＳｉＯＣを含むものとして構成しても良い。ただし、この場合は、上述したように、ポーラスＳｉＯＣの成膜に用いる薬液又は成膜方法を第１及び第３の低誘電率膜４、１１と第２の低誘電率膜１０とで互いに異ならせることにより、第２の低誘電率膜１０の方を高強度にさせる。構造の具体的な相違点としては、第１及び第３の低誘電率膜４、１１の方が空孔の径が相対的に大きく、第２低誘電率膜１０の方が空孔の径が相対的に小さいことが挙げられる。
また、第１及び第３の低誘電率膜４、１１をラダーオキサイド又はＨＳＱを含むものとして構成する場合は、第２の低誘電率膜１０は、デンスＳｉＯ２を含むものとして構成することが好ましい。このような組み合わせとすることにより、第１の低誘電率膜４及び第３の低誘電率膜１１よりも第２の低誘電率膜１０を高強度にすることができる。
なお、ポーラスＳｉＯＣＨ（ポーラスＳｉｗＯｘＣｙＨｚ）或いはポーラスＳｉＯＣ（ポーラスＳｉｘＯｙＣｚ）の成膜は、例えば、シロキサンを含むオリゴマー或いはメチルシランを含む原料ガスを用いるプラズマＣＶＤ法により行うことができる。シロキサンを含むオリゴマーの例としては、例えば、ＴＭＣＴＳ（１，３，５，７−Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｃｙｃｌｏ−Ｔｅｔｒａ−Ｓｉｌｏｘａｎｅ）が挙げられ、メチルシランの例としては、例えば、３ＭＳ（Ｔｒｉ−Ｍｅｔｈｙｌ−Ｓｉｌａｎｅ）、４ＭＳ（Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｓｉｌａｎｅ）が挙げられる。
また、ポーラスＳｉＯ２の成膜は、例えば、シリカオリゴマーを含む薬液を回転塗布法で成膜した後、３５０℃以上４５０℃以下で焼成することにより行うことができる。更に、焼成後のポーラスＳｉＯ２に対し、ＴＭＣＴＳ（１，３，５，７−Ｔｅｔｒａ−Ｍｅｔｈｙｌ−Ｃｙｃｌｏ−Ｔｅｔｒａ−Ｓｉｌｏｘａｎｅ）或いはＨＭＤＳ（Ｈｅｘａ−Ｍｅｔｈｙｌ−Ｄｉｓｉｌａｚａｎｅ）を用いたシリル化処理を行っても良い。
ここで、ビア層間絶縁膜（第２の低誘電率膜１０）として水分を多く含有する膜を使用すると、その水分が配線層絶縁膜へと拡散し、多孔質膜である配線層絶縁膜が劣化する結果、配線間リーク電流が大きくなってしまう可能性がある。配線の間隔が狭い（狭ピッチである）ほど、このリーク電流の増加は顕著となってしまう。
そこで、ビア層間絶縁膜としては、含有する水分量がなるべく少ないものを選択することが好ましい。具体的には、例えば、ビア層間絶縁膜（第２の低誘電率膜１０）としては、ＳｉＯ２又は空孔径が２ｎｍ未満のポーラスＳｉＯを用いることが好ましい。また、ビア層間絶縁膜として、ポーラスＳｉＯＣを用いても良いが、この場合には、成膜原料として、ＤＭＤＯＳＨ（ｄｉｍｅｔｈｙｌｄｉｏｘｙｓｉｌｙｌｃｙｃｌｏｈｅｘａｎｅ）或いはＤＭＤＭＯＳ（ｄｉｍｅｔｈｙｌｄｉｍｅｔｈｏｘｙｓｉｌａｎｅ）のように膜中の水分量が多くなる原料を用いるよりも、ＤＥＭＳ（ｄｉｅｔｈｏｘｙｍｅｔｈｙｌｓｉｌａｎｅ）又はＤＭＯＭＳ（ｄｉｍｅｔｈｏｘｙｍｅｔｈｙｌｓｉｌａｎｅ）のように、膜中の水分量が少なくなるものを用いると良い。或いは、ビア層間絶縁膜は、デンス（ｄｅｎｓｅ）ＳｉＯＣ（空孔が無いＳｉＯＣ）又はデンス（ｄｅｎｓｅ）ＳｉＯＣＨ（空孔が無いＳｉＯＣＨ）により構成しても良い。このように、ビア層間絶縁膜として、膜中の水分量が少ないこれらの膜を使用することにより、配線間リーク電流を低減できるとともに、膜強度を向上させることができる。
次に、図２及び図３を参照して、本実施形態に係る半導体装置の製造方法を説明する。
先ず、図２（ａ）に示すように、シリコンにより構成された半導体基板１上に、何れも図示は省略するが、トランジスタ等の能動素子と、容量、抵抗等の受動素子と、を形成する。
次に、これら素子と後述する第１の銅配線８（図２（ｃ））とをコンタクト導通部（図示略）以外の部分においては相互に絶縁させるための第１の層間絶縁膜２を形成する。この第１の層間絶縁膜２は、例えば、プラズマＣＶＤ法によって、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）を含む材料により、２００ｎｍ乃至８００ｎｍの膜厚に形成する。
次に、第１の層間絶縁膜２上に、溝エッチング停止層３を形成する。この溝エッチング停止層３は、後で形成される第１の配線形成用溝６（図２（ｃ））の深さバラツキを一定の範囲以下に抑制するためのものである。この溝エッチング停止層３は、例えば、ＳｉＣ、ＳｉＣＮ、又はこれらの積層構造により形成する。この溝エッチング停止層３は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、３０ｎｍ程度の膜厚に形成する。
次に、溝エッチング停止層３上に、配線層絶縁膜としての第１の低誘電率膜（ポーラスＬｏｗ−ｋ膜）４を形成する。この第１の低誘電率膜４は、例えば、ＳｉｗＯｘＣｙＨｚにより構成することができる。ここで、ｗ、ｘ、ｙ、ｚはそれぞれ正の値である。第１の低誘電率膜４は、例えば、ＣＶＤ法によって形成する。なお、第１の低誘電率膜４は、ＣＶＤ法ではなく塗布法により形成することもできる。第１の低誘電率膜４の膜厚は、例えば、第１の低誘電率膜４がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、３０ｎｍ以上１６０ｎｍ以下にすることができ、第１の低誘電率膜４がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、５０ｎｍ以上８００ｎｍ以下にすることができる。
次に、紫外線照射処理を行うことにより、Ｓｉ−Ｏ−Ｓｉにより構成される第１の低誘電率膜４の骨格部分を強固にするとともに、Ｃ−Ｈｎ（ｎは１、２又は３）により構成されるポロジェンの第１の低誘電率膜４からの脱離（つまり、第１の低誘電率膜４中の空孔の形成）を促進する。これにより、第１の低誘電率膜４をその表裏に亘って効果的に理想的構造に近づけることができる。ここでいう理想的構造とは、Ｓｉ−Ｏ−Ｓｉの骨格が形成されることにより膜強度が向上されており、且つ、空孔が所望の大きさ分布に形成された構造を意味する。この紫外線照射処理では、例えば、２００ｎｍ乃至５００ｎｍの波長の紫外線１７ａ（図２（ａ））を、半導体基板１の温度が３５０℃乃至４２０℃となる条件下で、第１の低誘電率膜４に照射する。すなわち、紫外線照射を伴う焼成処理を行う。この焼成処理により、第１の低誘電率膜４は表裏に亘ってその膜強度が向上されるとともに、第１の低誘電率膜４の表裏に亘って空孔が形成される。つまり、第１の低誘電率膜４は表裏に亘って改質される。
次に、図２（ｂ）に示すように、第１の低誘電率膜４上に第１のキャップ絶縁膜５を形成する。この第１のキャップ絶縁膜５は、例えば、カーボンがドープされたシリコン酸化膜（ＳｉＯＣ）によって構成することができる。第１のキャップ絶縁膜５は、例えば、ＣＶＤ法によって成膜する。なお、第１のキャップ絶縁膜５の膜厚は、例えば、第１の低誘電率膜４がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、１０ｎｍ以上５０ｎｍ以下にし、第１の低誘電率膜４がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、４０ｎｍ以上８０ｎｍ以下とすることができる。
次に、図２（ｃ）に示すように、所望のパターンの第１の配線形成用溝６を形成する。この第１の配線形成用溝６は、例えば、第１のキャップ絶縁膜５、第１の低誘電率膜４及び溝エッチング停止層３を貫通し、第１の層間絶縁膜２に達する深さに形成する。この第１の配線形成用溝６は、例えば、フォトリソグラフィー工程、反応性ドライエッチング工程及びアッシング工程をこの順に行うことによって形成することができる。次に、第１の配線形成用溝６の内部を第１のバリアメタル７及び第１の銅配線８で埋設する。ここで、第１のバリアメタル７としては、例えばＴａを含む高融点金属を用いる。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により、余剰の第１の銅配線８及び第１のバリアメタル７を除去する。すなわち、第１の銅配線８の構成材料のうち該第１の銅配線８の形成領域（第１の配線形成用溝６）からはみ出た余剰分をＣＭＰにより除去する。
次に、図２（ｄ）に示すように、ビアエッチング停止層９を形成する。このビアエッチング停止層９は、後で形成されるビアホール１３（図２（ｅ））の深さバラツキを一定の範囲以下に抑制するためのものである。このビアエッチング停止層９は、例えば、ＳｉＣＮを含み、膜厚３０ｎｍ程度の膜厚に形成する。
次に、ビアエッチング停止層９上に、ビア層間絶縁膜としての第２の低誘電率膜１０を成膜する。次に、３００℃乃至４２０℃の熱処理を行うことにより、第２の低誘電率膜１０を焼成する。この熱処理は、不活性ガス雰囲気（希ガス雰囲気）中、又は窒素雰囲気中で行うことが好ましい。この第２の低誘電率膜１０の焼成の際には、加熱のみにより行い、紫外線照射を行わない。
次に、第２の低誘電率膜１０上に、配線層絶縁膜としての第３の低誘電率膜（ポーラスＬｏｗ−ｋ膜）１１を形成する。この第３の低誘電率膜１１は、例えば、ＳｉｗＯｘＣｙＨｚにより構成することができる。ここで、ｗ、ｘ、ｙ、ｚはそれぞれ正の値である。第３の低誘電率膜１１は、例えば、ＣＶＤ法によって形成する。なお、第３の低誘電率膜１１は、ＣＶＤ法ではなく塗布法により形成することもできる。第３の低誘電率膜１１の膜厚についても、例えば、第３の低誘電率膜１１がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、３０ｎｍ以上１６０ｎｍ以下にすることができ、第３の低誘電率膜１１がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、５０ｎｍ以上８００ｎｍ以下にすることができる。
次に、紫外線照射処理を行うことにより、Ｓｉ−Ｏ−Ｓｉにより構成される第３の低誘電率膜１１の骨格部分を強固にするとともに、Ｃ−Ｈｎ（ｎは１、２又は３）により構成されるポロジェンの第３の低誘電率膜１１からの脱離（つまり、第３の低誘電率膜１１中の空孔の形成）を促進する。この紫外線照射処理では、例えば、２００ｎｍ乃至５００ｎｍの波長の紫外線１７ｂ（図２（ｄ））を、半導体基板１の温度が３５０℃乃至４２０℃となる条件下で、第３の低誘電率膜１１に照射する。すなわち、紫外線照射を伴う焼成処理を行う。この焼成処理により、第３の低誘電率膜１１は表裏に亘ってその膜強度が向上されるとともに、第３の低誘電率膜１１の表裏に亘って空孔が形成される。つまり、第３の低誘電率膜１１は表裏に亘って改質される。
次に、第３の低誘電率膜１１上に第２のキャップ絶縁膜１２を形成する。この第２のキャップ絶縁膜１２は、第１のキャップ絶縁膜５と同様の材質により、第１のキャップ絶縁膜５と同様にＣＶＤ法によって形成することができる。第２のキャップ絶縁膜１２の膜厚についても、例えば、第３の低誘電率膜１１がローカルレイヤー又はインターミディエイトレイヤー（中間層）である場合には、例えば、１０ｎｍ以上５０ｎｍ以下にし、第３の低誘電率膜１１がセミグローバルレイヤー又はグローバルレイヤーである場合には、例えば、４０ｎｍ以上８０ｎｍ以下とすることができる。
次に、図２（ｅ）に示すように、フォトリソグラフィー工程及び反応性イオンエッチングによりビアホール１３を形成する。このとき、ビアホール１３の底が、ビアエッチング停止層９に達し、且つ、第１の銅配線８までは達しないようにする。なお、反応性イオンエッチングの原料ガスとしては、例えば、ＣＦ４を含む混合ガスを用いることができる。この混合ガスを、例えば、０．１乃至１０Ｔｏｒｒの圧力条件下で、１３．５６ＭＨｚの高周波電力によりプラズマ化して、エッチングを行う。
次に、図３（ａ）に示すように、ビアホール１３内に、ビアエッチング停止層９の表面に接する有機膜１８を埋設形成する。この有機膜１８は、例えば、回転塗布法及び熱処理をこの順に行うことによって形成することができる。
次に、第２の配線溝形成用フォトレジスト１９を有機膜１８上に成膜し、この第２の配線溝形成用フォトレジスト１９を所望のパターン形状に加工する。なお、第２の配線溝形成用フォトレジスト１９は、単層構造と積層構造の何れでも良い。積層構造の場合に何層までを露光及び現像により選択的に除去するかについては説明を省略する。
次に、図３（ｂ）に示すように、第２の配線溝形成用フォトレジスト１９をマスクとして、第２の配線形成用溝１４を反応性イオンエッチングにより開口する。このとき、ビアホール１３の底部に有機膜１８の一部分が残るようにし、反応性イオンエッチ時にビアホール１３の底にＣｕ（第１の銅配線８の表面）が露出しないようにする。次に、有機膜１８を除去する。
次に、図３（ｃ）に示すように、ビアホール１３及び第２の配線形成用溝１４に、第２のバリアメタル１５をスパッタ法により形成し、Ｃｕめっきによりビアホール１３及び第２の配線形成用溝１４の内部にＣｕを含むメタル材料を埋設する。次に、余剰のＣｕ及びバリアメタルをＣＭＰ工程により除去する。すなわち、第２の銅配線１６の構成材料のうち該第２の銅配線１６の形成領域（第２の配線形成用溝１４）からはみ出た余剰分をＣＭＰにより除去する。こうして、第２の銅配線１６を形成する。
なお、本実施形態では、配線層が、第１の銅配線８を含む配線層と、第２の銅配線１６を含む配線層との２層である例を説明したが、配線層は３層以上であっても良い。３層以上の銅配線層を形成する場合には、配線層が１層増える毎に、図２（ｄ）、（ｅ）、図３（ａ）、（ｂ）、（ｃ）までの一連の工程を追加すれば良い。なお、最上層の配線層を形成した後は、組立て時のボンディング用のパッド（図示略）を最上層の銅配線上に形成する工程を行うが、この工程については、詳細な説明を省略する。
また、上述した製造方法では、第１及び第３の低誘電率膜４、１１の焼成時に紫外線照射を行う例を説明したが、第１及び第３の低誘電率膜４、１１をラダーオキサイド又はＨＳＱを含むものとして構成する場合には、その焼成時に紫外線照射を行わないことが好ましい。
以上のような第１の実施形態によれば、層間絶縁膜としての第２の低誘電率膜１０が配線層絶縁膜を構成する第１及び第３の低誘電率膜４、１１よりも高強度であるので、層間絶縁膜の膜強度を十分に確保することができる。よって、層間絶縁膜へのクラックの発生や、層間絶縁膜の膜剥がれが好適に抑制された半導体装置を提供することができる。
ところで、配線層絶縁膜が、低誘電率膜と、その低誘電率膜上に形成されたキャップ絶縁膜と、を含んで構成されている構造の半導体装置の場合には、そのキャップ絶縁膜が紫外線照射によるダメージを受けて、以下のようなデメリットを生じることがある。キャップ絶縁膜は、Ｃｕの化学的機械的研磨（ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ））工程における保護層としての機能を有するものであり、例えば、ＳｉＯＣ膜により構成される。キャップ絶縁膜を有する半導体装置を製造するに際し、キャップ絶縁膜に紫外線を照射するプロセスを行うと、キャップ絶縁膜内、或いはキャップ絶縁膜の上下界面に欠陥が発生することがある。その欠陥は、リーク電流のパスとなるため、その欠陥が生じると、配線間リーク電流増加、配線層絶縁膜の破壊電界強度の低下（絶縁耐圧の低下）、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験での寿命劣化等の問題が発生しやすくなってしまう。この理由は、例えば、紫外線照射によりキャップ絶縁膜内の結合が切れたり、キャップ絶縁膜と上下の配線層絶縁膜及び層間絶縁膜との間の結合が切れたりすることにより、隣り合う配線間に電位差を与えたときにリーク電流が流れるからである。昨今、低誘電率膜に対して焼成時に紫外線照射を行うことが多くなっている。配線層絶縁膜の形成時だけでなく、その上層の層間絶縁膜（ビア層間絶縁膜）の形成時にも紫外線照射を行うと、この紫外線が、配線層絶縁膜の上面に位置するキャップ絶縁膜にまで到達して該キャップ絶縁膜に影響を与え、リーク電流が流れたり、比較的低い電圧で絶縁破壊に至ることがある。
層間絶縁膜に対し、紫外線照射を伴わない熱による焼成を行うとすれば、層間絶縁膜の構成材料を適切に選択しないと、層間絶縁膜の膜強度が十分に得られず、ＣＭＰ工程等において層間絶縁膜にクラックが生じたり、層間絶縁膜の膜剥がれが生じたりする可能性がある。
これに対し、本実施形態に係る半導体装置の製造方法によれば、第２の低誘電率膜１０を形成する工程は、第２の低誘電率膜１０に対し、熱のみによる焼成を行う工程を含み、第３の低誘電率膜１１を形成する工程は、第３の低誘電率膜１１に対し、紫外線照射を伴う焼成を行うことにより、第３の低誘電率膜を表裏に亘って改質する工程を含むので、第３の低誘電率膜１１を紫外線照射により表裏に亘って改質することができるとともに、第２の低誘電率膜１０の焼成でも紫外線照射を伴う焼成を行う場合と比べて、第１のキャップ絶縁膜５に対する紫外線のダメージを低減できる。これにより、第１のキャップ絶縁膜５及びその上下界面における欠陥の発生を抑制できる。よって、その欠陥に起因する第１の銅配線８間のリーク電流の抑制、第１の低誘電率膜４の破壊電界強度の低下の抑制、及び、ＴＤＤＢ試験での寿命劣化の抑制が可能となる。
しかも、第２の低誘電率膜１０は、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、デンスＳｉＯＣ、デンスＳｉＯ２、及びポーラスＳｉＯのうちの少なくとも何れか１つにより形成するので、第２の低誘電率膜１０に対し、熱のみによる焼成を行うだけで、十分な膜強度を有する第２の低誘電率膜１０を形成することができる。よって、ＣＭＰ工程等において第２の低誘電率膜１０にクラックが生じたり、第２の低誘電率膜１０の膜剥がれが生じたりする可能性を低減することができる。
このように、本実施形態によれば、配線層絶縁膜（第２の配線層絶縁膜）の低誘電率膜（第２の低誘電率膜（第３の低誘電率膜１１））を紫外線照射により表裏に亘って改質し、且つ、その下層の配線層絶縁膜（第１の配線層絶縁膜）のキャップ絶縁膜（第１のキャップ絶縁膜５）が紫外線照射によってダメージを被ってしまうことを抑制するとともに、そのキャップ絶縁膜（第１のキャップ絶縁膜５）の上層の層間絶縁膜（第２の低誘電率膜１０）の膜強度を十分に確保することができる。
ここで、第１のキャップ絶縁膜５に対する紫外線のダメージを低減できるメカニズムをより詳しく説明すると、紫外線照射により焼成された第１の低誘電率膜４が、該紫外線照射の次に紫外線を浴びるのは、加熱のみによって焼成された第２の低誘電率膜１０の成膜後、第３の低誘電率膜１１を成膜した後である。従って、この際の紫外線は、第２の低誘電率膜１０と第３の低誘電率膜１１との２層を通して照射される。このため、この紫外線照射による第１の低誘電率膜４とその上の第１のキャップ絶縁膜５との結合状態への影響を小さく抑えることができる。よって、紫外線照射により第１のキャップ絶縁膜５であるＳｉＯＣ内の結合が切れたり、ＳｉＯＣと上下の絶縁膜との間の結合が切れたりすることによる、隣接配線間のリーク電流増加を防ぎ、また、ＴＤＤＢ寿命の劣化も防ぐことができる。
図５は、配線への印加電圧（横軸）と隣り合う配線間のリーク電流（縦軸）との関係を示す図であり、このうちＬ１は本実施形態に係る半導体装置の製造方法により製造された半導体装置のデータである。また、Ｌ２は配線層が一層である半導体装置のデータである。また、Ｌ３は第２の低誘電率膜１０に対しても紫外線照射を伴う焼成を行った点でのみ、本実施形態に係る半導体装置の製造方法とは異なる製造方法によって製造された半導体装置のデータである。
Ｌ３とＬ２との比較から分かるように、配線層絶縁膜としての第１の低誘電率膜４と、ビア層間絶縁膜としての第２の低誘電率膜１０と、の何れの焼成にも紫外線照射を用いた場合（Ｌ３）には、第１銅配線８の配線間リーク電流が増加し、絶縁耐圧も減少する。
これに対し、Ｌ１とＬ２との比較から分かるように、ビア層間絶縁膜としての第２の低誘電率膜１０の焼成には紫外線照射を用いない本実施形態の場合（Ｌ１）には、配線間リーク電流と絶縁耐圧のレベルを、配線層が一層の場合（Ｌ２）と同程度に抑制することができる。つまり、Ｌ１の場合は、Ｌ３の場合と比べて、リーク電流は低減できているとともに、絶縁耐圧は向上することができている。
また、本実施形態のように、第１の低誘電率膜４の焼成に紫外線照射を用いる場合には、第２の低誘電率膜１０の焼成にも紫外線照射を用いると、第１の低誘電率膜４が紫外線照射を受ける回数が本実施形態と比べて多くなり、該第１の低誘電率膜４自体も紫外線照射によるダメージを受けてしまう可能性がある。これに対し、本実施形態では、第２の低誘電率膜１０の焼成には紫外線照射を用いないので、第２の低誘電率膜４が紫外線照射により受けるダメージを低減することができる。
〔第２の実施形態〕
図６は第２の実施形態に係る半導体装置の構成を示す断面図である。
図６に示す半導体装置は、図１に示す半導体装置と比べて、第２の低誘電率膜１０と第３の低誘電率膜１１との間に、溝エッチング停止層３２０が介在している点でのみ相違し、その他の点では、図１に示す半導体装置と同様に構成されている。
溝エッチング停止層３２０は、例えば、ＳｉＣ又はＳｉＣＮを含む絶縁膜により構成されている。溝エッチング停止層３２０の膜厚は、例えば、１０ｎｍ乃至３０ｎｍに設定されている。この溝エッチング停止層３２０は、後で形成される第２の配線形成用溝１４（図６）の深さバラツキを一定の範囲以下に抑制するためのものである。
また、本実施形態に係る半導体装置の製造方法は、第２の低誘電率膜１０の形成後（具体的には、例えば、第２の低誘電率膜１０の焼成後）、該第２の低誘電率膜１０上に溝エッチング停止層３２０を形成する点でのみ相違する。
第２の実施形態によれば、第２の低誘電率膜１０と第３の低誘電率膜１１との間に溝エッチング停止層３２０が介在しているので、第３の低誘電率膜１１の焼成時の紫外線が第１の低誘電率膜４と第１のキャップ絶縁膜５との結合状態に及ぼす影響を更に低減することができる。その結果、リーク電流増加並びにＴＤＤＢ寿命劣化を更に抑制できる。
１ 半導体基板
２ 第１の層間絶縁膜
３ 溝エッチング停止層
４ 第１の低誘電率膜
５ 第１のキャップ絶縁膜
６ 第１の配線形成用溝
７ 第１のバリアメタル
８ 第１の銅配線
９ ビアエッチング停止層
１０ 第２の低誘電率膜（層間絶縁膜）
１１ 第３の低誘電率膜（第２の低誘電率膜）
１２ 第２のキャップ絶縁膜
１３ ビアホール
１４ 第２の配線形成用溝
１５ 第２のバリアメタル
１６ 第２の銅配線
１７ａ 紫外線
１７ｂ 紫外線
１８ 有機膜
１９ 第２の配線溝形成用フォトレジスト
３２０ 溝エッチング停止層

Claims (6)

  1. 第１の配線層絶縁膜を形成する工程と、
    前記第１の配線層絶縁膜に複数の第１の銅配線を埋め込み形成する工程と、
    前記第１の銅配線上及び前記第１の配線層絶縁膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜上に第２の配線層絶縁膜を形成する工程と、
    前記第２の配線層絶縁膜に複数の第２の銅配線を埋め込み形成する工程と、
    をこの順に行い、
    前記第１の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第１の低誘電率膜を含み、
    前記第２の配線層絶縁膜は、比誘電率が３．０よりも小さい絶縁膜材料により構成される第２の低誘電率膜を含み、
    前記層間絶縁膜を形成する前記工程では、前記層間絶縁膜を前記第１及び第２の低誘電率膜よりも高強度に形成し、
    前記層間絶縁膜、前記第１の低誘電率膜、及び前記第２の低誘電率膜は、同じ材料からなり、それぞれ厚さ方向の全体がポーラス膜であり、
    前記層間絶縁膜は、前記第１及び第２の低誘電率膜よりも空孔占有率が小さく、
    前記層間絶縁膜を形成する前記工程は、前記層間絶縁膜に対し、熱のみによる焼成を行う工程を含み、
    前記第２の配線層絶縁膜を形成する前記工程は、前記第２の低誘電率膜に対し、紫外線照射を伴う焼成を行うことにより、該第２の低誘電率膜を表裏に亘って改質する工程を含み、
    前記第１の配線層絶縁膜を形成する前記工程は、前記第１の低誘電率膜に対し、紫外線照射を伴う焼成を行うことにより、該第１の低誘電率膜を表裏に亘って改質する工程を含む、半導体装置の製造方法。
  2. 前記第１及び第２の低誘電率膜の空孔の径を、前記層間絶縁膜の空孔の径よりも大きくする請求項１に記載の半導体装置の製造方法。
  3. 前記層間絶縁膜を、ポーラスＳｉＯＣ、ポーラスＳｉＯＣＨ、及びポーラスＳｉＯのうちの少なくとも何れか１つを含むものとして形成する請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第１の配線層絶縁膜は、前記第１の低誘電率膜上に形成される第１のキャップ絶縁膜を更に含み、
    前記第２の配線層絶縁膜は、前記第２の低誘電率膜上に形成される第２のキャップ絶縁膜を更に含み、
    前記第２の銅配線を埋め込み形成する前記工程の後で、
    前記第２の銅配線の構成材料のうち該第２の銅配線の形成領域からはみ出た余剰分をＣＭＰにより除去する工程を行う、請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  5. 前記紫外線照射を伴う前記焼成において照射する紫外線の波長は２００ｎｍ以上５００ｎｍ以下である請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
  6. 前記層間絶縁膜を形成する前記工程は、成膜原料としてＤＥＭＳ（ｄｉｅｔｈｏｘｙｍｅｔｈｙｌｓｉｌａｎｅ）又はＤＭＯＭＳ（ｄｉｍｅｔｈｏｘｙｍｅｔｈｙｌｓｉｌａｎｅ）を用いてポーラスＳｉＯＣ膜を形成する工程を含む請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
JP2009194145A 2009-08-25 2009-08-25 半導体装置の製造方法 Active JP5671220B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009194145A JP5671220B2 (ja) 2009-08-25 2009-08-25 半導体装置の製造方法
US12/837,069 US8330276B2 (en) 2009-08-25 2010-07-15 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009194145A JP5671220B2 (ja) 2009-08-25 2009-08-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011049217A JP2011049217A (ja) 2011-03-10
JP5671220B2 true JP5671220B2 (ja) 2015-02-18

Family

ID=43623626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009194145A Active JP5671220B2 (ja) 2009-08-25 2009-08-25 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8330276B2 (ja)
JP (1) JP5671220B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8951907B2 (en) * 2010-12-14 2015-02-10 GlobalFoundries, Inc. Semiconductor devices having through-contacts and related fabrication methods
JP5925611B2 (ja) 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9136221B2 (en) * 2012-09-28 2015-09-15 Intel Corporation Methods of providing dielectric to conductor adhesion in package structures
US9536832B1 (en) * 2015-12-30 2017-01-03 International Business Machines Corporation Junctionless back end of the line via contact
US11069526B2 (en) * 2018-06-27 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Using a self-assembly layer to facilitate selective formation of an etching stop layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583048B2 (en) * 2001-01-17 2003-06-24 Air Products And Chemicals, Inc. Organosilicon precursors for interlayer dielectric films with low dielectric constants
JP3762732B2 (ja) * 2002-09-27 2006-04-05 三洋電機株式会社 半導体装置の製造方法
JP2004292636A (ja) * 2003-03-27 2004-10-21 Shin Etsu Chem Co Ltd 多孔質膜形成用組成物、多孔質膜の製造方法、多孔質膜、層間絶縁膜、及び半導体装置
WO2004105123A1 (ja) * 2003-05-21 2004-12-02 Fujitsu Limited 半導体装置
JP4408816B2 (ja) 2005-01-07 2010-02-03 富士通株式会社 半導体装置の製造方法
US7265437B2 (en) * 2005-03-08 2007-09-04 International Business Machines Corporation Low k dielectric CVD film formation process with in-situ imbedded nanolayers to improve mechanical properties
JP2006319116A (ja) * 2005-05-12 2006-11-24 Nec Electronics Corp 半導体装置およびその製造方法
JP4523535B2 (ja) * 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
JP5060037B2 (ja) * 2005-10-07 2012-10-31 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007214403A (ja) 2006-02-10 2007-08-23 Renesas Technology Corp 半導体装置の製造方法
JP4788415B2 (ja) * 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法
JP2009094123A (ja) * 2007-10-04 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2009094380A (ja) * 2007-10-11 2009-04-30 Renesas Technology Corp 半導体装置の製造方法
JP2009188250A (ja) * 2008-02-07 2009-08-20 Panasonic Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20110049719A1 (en) 2011-03-03
US8330276B2 (en) 2012-12-11
JP2011049217A (ja) 2011-03-10

Similar Documents

Publication Publication Date Title
JP5180426B2 (ja) 半導体装置の製造方法
JP5204370B2 (ja) 半導体装置およびその製造方法
US7193325B2 (en) Reliability improvement of SiOC etch with trimethylsilane gas passivation in Cu damascene interconnects
US8384219B2 (en) Semiconductor having interconnects with improved mechanical properties by insertion of nanoparticles
JP2008117903A (ja) 半導体装置の製造方法
US8889544B2 (en) Dielectric protection layer as a chemical-mechanical polishing stop layer
US8455985B2 (en) Integrated circuit devices having selectively strengthened composite interlayer insulation layers and methods of fabricating the same
JP2008502142A (ja) 相互接続構造の製造方法
JP4817649B2 (ja) ライン・レベル・エア・ギャップ
JP5671220B2 (ja) 半導体装置の製造方法
US9698095B2 (en) Interconnect structure
JP4675258B2 (ja) 半導体装置の製造方法および半導体装置
JP2008288234A (ja) 半導体装置及び半導体装置の製造方法
JP2009182000A (ja) 半導体装置およびその製造方法
JP2004146798A (ja) 半導体装置およびその製造方法
JP4223012B2 (ja) 絶縁膜の形成方法、多層構造の形成方法および半導体装置の製造方法
JP3657576B2 (ja) 半導体装置の製造方法
JP5200436B2 (ja) 半導体装置の製造方法
JP2004158606A (ja) 半導体装置および半導体装置の製造方法
JP5408116B2 (ja) 半導体装置の製造方法
JP2004235550A (ja) 半導体装置およびその製造方法
JP2007317818A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140715

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141216

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141219

R150 Certificate of patent or registration of utility model

Ref document number: 5671220

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350