WO2004105123A1 - 半導体装置 - Google Patents

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WO2004105123A1
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insulating film
semiconductor device
wiring
porous
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PCT/JP2003/006357
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Yoshihiro Nakata
Katsumi Suzuki
Iwao Sugiura
Ei Yano
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Fujitsu Limited
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly, to a semiconductor device having a multilayer wiring structure.
  • a semiconductor device has been miniaturized to achieve a high-speed operation speed in accordance with a scaling rule.
  • a multilayer wiring structure is generally used for wiring between individual semiconductor devices.
  • the wiring patterns in the multilayer wiring structure are close to each other, causing a problem of wiring delay due to parasitic capacitance between the SI spring patterns.
  • parasitic capacitance is inversely proportional to the distance of the rooster pattern and proportional to the dielectric constant of the insulator between the wiring patterns.
  • the dielectric constant of C VD—Si 0 2 ⁇ which has been conventionally used as an interlayer insulating film, is about 4.
  • the dielectric constant is limited to about 3.3 to 3.5 even if a CVD—Si02 film is used with a Si OF film in which fluorine is added.
  • the effect of reducing the parasitic capacitance is not sufficient, and the required operating speed cannot be obtained.
  • porous insulating film formed by a spin coating method as a so-called low dielectric constant interlayer insulating film having a lower dielectric constant.
  • the porous insulating film is formed by adding an organic resin or the like which evaporates or heats by heating to a coating material and applying the coating by a spin coating method, and then evaporating or decomposing the organic resin and the like by heating the coating material. Is made porous.
  • the dielectric constant of the insulating film is 2.5 or less. It has been studied to use this as a low dielectric constant interlayer insulating film in a semiconductor device.
  • the wiring delay as described above is proportional to the product of the parasitic capacitance between the wirings and the wiring resistance
  • Cu having a low resistance value is used as the wiring material instead of A1 which has been conventionally used as a wiring material. It is being used.
  • FIG. 1 is a part of a cross-sectional view of a semiconductor device 100 using the above-described porous insulating film.
  • a semiconductor device 100 includes a gate insulating film 104 A on the Si substrate 101 formed on an element region separated by an element isolation film 102 on an Si substrate 101.
  • the gate electrode 104 includes a gate electrode 104 formed on the gate insulating film 104A, and diffusion layers 105A and 105B formed on both sides of the gate electrode 104. It is covered with 103B, and is further formed on the Si substrate 101 as an interlayer insulating film 106 so as to cover the gate electrode 104 and the side wall insulating films 103A and 103B as a PSG film (ring glass film). .
  • a porous insulating film 110 which is a low dielectric constant interlayer insulating film, is formed on the interlayer insulating film 106 via a stopper film 107.
  • a barrier film 117A is formed so as to surround 117 and the Cu wiring 117.
  • the Cu wiring 117 is electrically connected to the diffusion layer 105B via a contact plug 108 formed in the interlayer insulating film 106.
  • a protective film 111 and a stopper film 112 are formed on the interlayer insulating film 110. Further, a porous insulating film 113 including a Cu plug portion 118 and a barrier film 118A formed so as to surround the Cu plug portion 118 is formed on the stopper film 112.
  • the Cu plug portion 118 has a structure electrically connected to the Cu wiring portion 117 via the barrier film 118A.
  • a Stono film 114 is formed on the porous insulating film 113.
  • a porous insulating film 115 including a Cu wiring portion 119 and a barrier film 119A formed so as to surround the Cu wiring portion 119 is formed on the stopper film 112.
  • a protective film 116 used for etching the porous insulating film 115 is formed on the porous insulating film 115.
  • the Cu wiring 119 has a structure electrically connected to the tifSCu plug 118.
  • the semiconductor device 100 of FIG. 1 uses a combination of the porous insulating film, which is an interlayer insulating film having a low dielectric constant, and a Cu wiring pattern having a low wiring resistance, so that high-speed operation can be performed with little wiring delay. It is possible.
  • FIG. 2 is a perspective view showing a state in which the Cu wiring sections 117 and 119 and the Cu plug section 118 are connected in the structure of FIG. However, in the drawing, the porous insulating film formed around the Cu wiring portion and the Cu plug portion is not shown.
  • the Cu cock portions 117 and 119 are formed substantially parallel to the Si substrate 101 and have a larger volume than the Cu plug portion 118.
  • the Cu plug 118 has a substantially cylindrical shape, but has a smaller cross-sectional area than that of the Cu spring H, and is provided so as to be sandwiched between the Cu wirings 117 and 119. Because of such a structure, in a semiconductor device, the stress transmitted via Cu tends to concentrate on the Cu plug portion.
  • the insulating film around the Cu plug portion is made of a porous insulating film, and the porous insulating film has a low elastic modulus due to the presence of pores therein. Therefore, for example, the porous insulating film is easily deformed by stress. This is one of the causes of stress concentration in the Cu plug portion.
  • FIG. 3 simulates the stress in the Cu plug portion in the X direction passing through the center of the Cu plug portion 118 in FIG. 2 and substantially perpendicular to the Si substrate 101 in the X direction. It is the figure which showed what was evaluated by the rating. In this case, the calculation is performed on the assumption that the elastic modulus of the porous insulating film around the Cu wiring portion and the Cu plug portion is 5 GPa and the hardness value is 0.6 GPa.
  • the stress applied to the Cu plug is larger than the stress applied to the Cu wiring, and in the multilayer structure using Cu material, stress concentration occurs at the Cu plug. You can see that it is.
  • a contact pad is formed on the porous insulating film 115 via a cap layer, and in the step of connecting a wire to the contact pad by wire bonding, a Cu plug portion is formed. Problems such as disconnection and deformation, and breakage of the surrounding porous insulating film due to deformation of the Cu plug portion become prominent.
  • stress, thermal stress, and the like caused by a laminated film due to multilayer wiring may cause problems such as disconnection and deformation of the Cu plug and damage to the porous insulating film as described above.
  • An object of the present invention is to provide a new and useful semiconductor device which has solved the above-mentioned problems.
  • a more specific object of the present invention is to provide an element structure capable of suppressing concentration of stress on a Cu plug portion in a semiconductor device having a multilayer wiring structure including a porous insulating film.
  • the above object is achieved by electrically connecting a substrate, a first insulating layer including a Cu wiring portion formed on the substrate, and the Cu wiring portion formed on the substrate.
  • a second insulating layer including a Cu via plug portion to be connected wherein the first insulating layer is made of a porous insulating film having an elastic modulus of 5 GPa or more and a hardness of 0.6 GPa or more,
  • the second The problem is solved by a semiconductor device characterized in that the insulating layer has an elastic modulus of 10 GPa or more and a hardness of 1 GPa or more.
  • an insulating film having an elastic modulus of 10 GPa or more and a hardness of 1 GPa or more, and a Cu ′ wiring portion are provided on an insulating layer including a Cu via plug portion.
  • a porous insulating film with an elastic modulus of 5 GPa or more and a hardness of 0.6 GPa or more for the insulating layer stress concentration on the Cu via plug is suppressed, and the Cu via plug is disconnected. It is edible g to prevent deformation and deformation of the insulating film and porous insulating film.
  • FIG. 1 is a schematic diagram showing a configuration of a conventional semiconductor device having a multilayer wiring structure.
  • FIG. 2 is a perspective view showing a structure of a conventional 11-layered semiconductor device having a multi-layered wiring structure with a ⁇ 11 ⁇ binding part 11 plug part.
  • FIG. 3 is a diagram showing a stress distribution in a conventional multilayer wiring structure.
  • FIG. 4 is a schematic view showing a configuration of a semiconductor device having a multilayer structure according to the first embodiment of the present invention.
  • FIG. 5 is a perspective view showing a structure of a Cu wiring portion and a Cu brag portion of a semiconductor device having a multilayer wiring structure according to the present invention.
  • FIG. 6 is a diagram illustrating the effect of the present invention.
  • FIGS. 8A to 8E are diagrams (part 1) illustrating manufacturing steps of the semiconductor device of FIG. 8A to 8E are diagrams (part 2) illustrating a process for manufacturing the semiconductor device of FIG. 9A to 9H show a modification of the manufacturing process of the semiconductor device shown in FIGS. 8A to 8E.
  • FIG. 10 is a schematic diagram showing a configuration of a semiconductor device having a multilayer wiring structure according to a second embodiment of the present invention.
  • 11A and 11B are diagrams showing a state in which contact pads are formed on a semiconductor device having a multilayer wiring structure.
  • FIG. 4 is a sectional view showing a configuration of a semiconductor device 30 according to the present invention.
  • the semiconductor device 30 includes a gate insulating film 4 A on the Si substrate 1, which is formed on an element region separated by the element isolation film 2 on the Si substrate 1, It includes a gate electrode 4 formed on the insulating film 4A, and diffusion layers 5A and 5B formed on both sides of the gate electrode 4.
  • the sidewalls of the gate electrode 4 are covered with sidewall insulating films 3 A and 3 B. Further, on the Si substrate 1, a PSG film (phosphor glass film) is used as an interlayer insulating film 6. It is formed so as to cover the insulating films 3A and 3B.
  • a PSG film phosphor glass film
  • a contact hole leading to the diffusion layer 5b is formed in the disgusting interlayer insulating film 6, a barrier film 8 made of TIN is formed on the inner wall of the contact hole, and the barrier film 8 is further formed.
  • a contact plug 9 made of W (tungsten) is buried in the contact hole.
  • a porous insulating film 10 which is a low dielectric constant interlayer insulating film, is formed via a stopper film 7, and Cu interconnects 17 and A barrier film 17 A is formed so as to surround the Cu wiring 17.
  • the porous insulating film 10 is made of a porous silica film, and the porous silica film is formed by, for example, a spin coating method described later. Further, the porous insulating film 10 is a so-called low dielectric constant interlayer insulating film having a low dielectric constant in which pores are formed in the film, and can have a dielectric constant of 2.5 or less. is there. For example, in the case of the porous silica film used in this embodiment, the dielectric constant is approximately 2.2.
  • the Cu wiring portion 17 is electrically connected to the contact plug 9 inserted through an opening formed in the stopper film 7 via the barrier film 17A.
  • the contact plug 9 is configured to be electrically connected to the diffusion layer 5B via the barrier film 8.
  • a protective film 11 and a stopper film 12 are formed on the porous insulating film 10.
  • a CVD method chemical vapor volume method
  • An insulating film 13 made of Si OC is formed.
  • the S film is formed.
  • a Cu plug portion 18 and a barrier film 18 A are formed so as to surround the Cu plug portion 18. It is formed.
  • the BCu plug section 18 is electrically connected to the Cu wiring section 17 through the barrier film 18A through an opening formed in the etch stopper film 12 and the protective film 11. You.
  • a porous insulating film 15 made of porous silica is formed on the etch stopper film 14 in the same manner as the porous insulating film 10, and the porous insulating film 15 Inside, a Cu wiring 19 and a barrier film 19A are formed so as to surround the Cu wiring 19.
  • the Cu plug portion 18 is formed by the etch stop film 1.
  • the structure is such that the wiring portion 19 is formed continuously from the opening 4 in the wiring portion 19.
  • a protective film 16 used for etching the porous insulating film 15 is formed on the porous insulating film 15.
  • the insulating film 13 made of SiOC, for example, formed by CVD is used as the insulating film for separating the Cu plug portion. This is because the SiO 2 C film has a higher elastic modulus and hardness than the porous silica film used for separating the Cu wiring portion.
  • FIG. 5 is a perspective view showing a state where the Cu rooster B spring parts 17 and 19 and the Cu plug part 18 are formed. However, the illustration of the porous silica film formed around the ⁇ 11
  • the Cu wiring portions 17 and 19 are formed substantially parallel to the Si substrate 1 and have a larger volume than the Cu plug portion 18.
  • the Cu plug 18 has a substantially cylindrical shape, but has a smaller cross-sectional area than the Cu rooster B / ⁇ , It is installed so as to be sandwiched between the Cu wiring sections 17 and 19.
  • the insulating film around the Cu plug portion that separates the Cu plug portion is made of a material that is harder than the porous insulating film around the Cu portion B; This effectively suppresses stress concentration at the Cu plug.
  • FIG. 6 is a view showing a result of calculating a stress in an X direction passing through the center of the Cu plug 18 in FIG. 5 and substantially perpendicular to the Si substrate 1.
  • the elastic modulus values of the porous insulating films 10 and 15 around the Cu wiring portion are 5 GPa
  • the hardness value is 0.6 Pa
  • the elastic modulus value of the insulating film 13 around the Cu plug portion Is calculated as 10 GPa and the hardness value is 1.2 GPa.
  • the results of the conventional example using a porous insulating film also around the Cu plug are also shown in the calculation results.
  • the stress applied to the Cu plug portion is suppressed smaller than in the conventional example.
  • the insulating film formed around the Cu plug, which separates the Cu plug has a large elastic modulus and hardness, so that stress is applied to the Cu wiring and the porous insulating film around the Cu plug.
  • the elastic deformation of the insulating film around the plug is suppressed, and the stress applied to the Cu plug is suppressed.
  • the elastic modulus of the porous insulating film separating the Cu wiring portion formed around the Cu wiring portion is 5 GPa or more, and the hardness is 0.6 GPa.
  • the stress applied to the Cu plug portion becomes C
  • the insulating film 13 and the porous insulating films 10 and 15 shown in FIG. 4 will be described.
  • the type of the insulating film 13 is not particularly limited as long as it has an elastic modulus of 10 GPa or more and a hardness of 1 GPa or more.
  • S I_ ⁇ 2 film formed by plasma CVD S i. It is possible to use a film, a SiN film, a Si ON film, an FSG (Si OF) film, a Si OC film, or the like. It is also possible to use organic SOG (spin-on-glass, coating film formed by spin coating), inorganic SOG film, and the like.
  • the distance between the Cu via plug and the adjacent Cu via plug is larger than the distance between the adjacent Cu via plugs. It doesn't matter.
  • the influence on the operation speed of the semiconductor device is small. For this reason, using a film with large values of elastic modulus and hardness, such as a SiOC film formed by a CVD method, for example, while controlling the stress applied to the Cu plug, the operating speed of the semiconductor device can be reduced. It is possible to form a multilayer wiring structure in which the influence is suppressed. For example, If there use ⁇ the S i OC film formed by a plasma CVD method, while satisfying the required value of the elastic modulus and hardness, be kept low dielectric constant than such a CVD-S i 0 2 film It is possible. Specifically, in the case of a Si OC film formed by a plasma CVD method using tetramethyl / lesilane gas, the elastic modulus is 15 GPa, the hardness is 2. lGPa, and the dielectric constant is 3.1.
  • the insulating film made of Si OC formed in this manner is used as the insulating film 13 in the semiconductor device 30 shown in FIG.
  • the porous insulating films 10 and 13 will be described.
  • the porous insulating film separating the Cu wiring portion needs to have an elastic modulus of 5 GPa or more and a hardness of 0.6 GPa or more as described above.
  • the insulating film is made porous to reduce the dielectric constant, and the parasitic capacitance between the wirings is suppressed, thereby affecting the wiring delay. It is necessary to secure the operation speed of the semiconductor device while suppressing the above.
  • porous insulating film for example, there is a porous SiOC film formed by a CVD method, and a porous silica film is used for a film formed by a coating method. Is possible.
  • a porous silica film is formed by a coating method, as described above, in order to ensure an elastic modulus of 5 GPa or more and a hardness of 0.6 GPa or more, a tetraalkyl monoxide hydroxide ( It is preferable to use a liquid composition containing an organic silicon compound obtained by adding water in the presence of TAAOH). / ,.
  • the coating type porous silica film is not particularly limited as long as a siloxane resin of a porous silica precursor can be dissolved as a coating solvent.
  • the method for forming the porous silica film includes, for example, a coating step of applying a liquid composition to a processing substrate on which the porous silica film is formed, and heating the processing substrate at a temperature of 80 to 350 ° C.
  • first and second heat treatment steps are preferably performed in an inert gas atmosphere having an oxygen concentration of 100 ppm or less. This is to prevent the porous silica film to be formed from being oxidized, thereby reducing the moisture resistance.
  • porous silica film is formed.
  • 20.8 g (0.1 mol) of tetraethoxysilane, 17.8 g (0.1 mol) of methyltriethoxysilane, 23.6 g (0.1 mol) of glycidoxypropyltrimethoxysilane, and methyl isobutyl ketone 39.6 g (200 m 1) was charged into a reaction vessel, and 16.2 g (0.9 mol) of a 1% aqueous solution of tetramethylammonium hydroxide was added dropwise over 10 minutes. 2 hours of ripeness A synthesis reaction was performed.
  • the prepared porous silica precursor coating solution was applied onto the substrate by spin-on-coating, heated at 250 ° C. for 3 minutes, and the cross-linking ratio of the formed film was measured.
  • FT-IR Fastier transform infrared spectroscopy
  • a heating step for curing was performed in an electric furnace in an N 2 gas atmosphere at 400 ° C. for 30 minutes.
  • the dielectric constant of the obtained film was 2.24 as calculated from the result of measuring the electrical characteristics using a mercury prober.
  • the elastic modulus of the formed porous silicon film was 8 GPa, and the hardness was 0.9 GPa.
  • porous silica film formed in this manner is used as the porous insulating films 10 and 15 in the semiconductor device 30 shown in FIG.
  • FIGS. 7A to 7F show a method of forming the semiconductor device 30 shown in FIG. 4, and show steps up to the formation of the Cu wiring section 17.
  • the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
  • a diffusion layer 5A, a diffusion layer 5B, and sidewall insulating films 3A and 3B are formed on the Si wafer 1 in the device region separated by the device isolation film 2.
  • a gate electrode 4 provided on the gate insulating film 4A.
  • a PSG film (phosphor glass film) is formed as an interlayer insulating film 6 on the Si substrate 1 so as to cover the gate electrode 4 and the side wall insulating films 3A and 3B. .
  • a stopper film 7 is formed on the interlayer insulating film 6, and a contact hole for taking out an electrode is formed by dry etching. After forming a barrier film 8 of TiN in this contact hole by sputtering at 5 O nm, WF 6 and hydrogen By mixing and reducing, the contact plug 9 made of W is buried, and further, grinding and flattening are performed by CMP, and the state shown in FIG. 7B is obtained.
  • the porous insulating film 10 made of a porous silica film is formed on the planarized stopper film 7 and the contact plug 9 by the method described above to a thickness of 250 nm.
  • the insulating film 10 is 50nm laminated protective film 11 made of TEOS (tetraethoxysilane) _S i 0 2.
  • FIG at 7 D the Delahaye Tsuchingu by F plasma of CF4 / CHF 3 gas Les resist layer as a mask subjected to wiring pattern formed as a raw material on the passivation film 11, to process the wiring trench 10 A .
  • a barrier film 17A made of TiN serving as a diffusion barrier of Cu to the porous insulating film 10 is set to 5 Onm, and an electrolytic plating is performed. At this time, a 50 nm Cu seed layer 17a serving as an electrode is formed by sputtering.
  • a Cu wiring portion 17 was stacked by 600 nm by electrolytic plating, and then the metal other than the wiring portion was removed by CMP to form a roar layer as shown in FIG. 7F.
  • the method of forming the Cu plug section 18 and the Cu wiring section 19 from the state shown in FIG. 7F includes a dual damascene method of simultaneously forming a Cu plug section and a Cu wiring section, and a Cu plug section. And the single damascene method in which the Cu wiring portion is formed separately.
  • the dual damascene method is used will be described with reference to FIGS. 8A to 8E. However, in the figure, the same reference numerals are given to the parts described above, and the description is omitted.
  • a stopper film 12 made of SiN for preventing Cu diffusion is formed to a thickness of 5 ⁇ by plasma CVD using silane and ammonia gas, and the stopper is formed.
  • An insulating film 13 made of SiOC formed by the above-mentioned plasma CVD method is laminated on the film 12 to a thickness of 250 nm.
  • a stopper film 14 made of SiN is formed on the insulating film 13 by plasma CVD using silane and ammonia gas to a thickness of 50 nm, and then a method similar to that for the porous insulating film 10 And a porous silica membrane A porous insulating film 15 is formed to a thickness of 400 nm, and a protective film 16 made of TEOS-Si 2 is laminated on the porous insulating film 15 to a thickness of 5 nm.
  • a via pattern is formed by a resist on the protective film 16, and the resist is used as a mask, and dry etching is performed by F plasma using a CF 4 / CH F 3 gas as a raw material.
  • a via hole 13 A is formed.
  • the etching is performed during etching.
  • the dry etching is performed by changing the gas ratio of CF 4 ZCH F 3 , and the protective film 16, the porous insulating film 15, the stotno, the ° film 14, the insulating film 13, and the stopper film 12 are arranged in this order. Added.
  • a wiring groove 15A was formed by dry etching using F plasma using a CF4ZCHF3 gas as a raw material, with the resist having the pattern shape of the Cu wiring portion as a mask.
  • a diffusion barrier is provided to prevent Cu from diffusing into the insulating film 13 and the porous insulating film 15 on the inner walls of the via hole 13A and the wiring groove 15A.
  • a 50 nm thick barrier film 18 A and 19 A made of TiN is formed.
  • Cu seed layers 18 a and 19 a serving as electrodes during Cu electrolysis plating are formed by a 50 nm sputter.
  • FIG. 8E Cu is laminated to a thickness of 140 nm by the electrolytic plating method, a Cu plug portion 18 and a Cu wiring portion 19 are formed, and the portions other than the wiring pattern portion are formed by CMP. The metal was removed to form a three-layer wiring.
  • the stopper film 12 made of SiN for preventing Cu diffusion was formed by plasma CVD using silane and ammonia gas. Formed 0 nm, said Stono.
  • an insulating film 13 made of SiOC formed by the above-described plasma CVD method is laminated by 25 O nm, and Further, a stopper film 14 of SiN is formed to a thickness of 50 nm on the insulating film 13 by plasma CVD using silane and ammonia gas.
  • a via pattern is formed on the protective film 14 by a resist, and the resist is used as a mask to form a via-horne 13A by dry etching using F plasma using CF4ZCHF3 gas as a raw material. .
  • a 50 nm-thick barrier film 18 A ′ made of TIN is formed on the inner wall of the via hole 13 A, as a diffusion barrier for preventing Cu from diffusing into the insulating film 13. Further, on the barrier film 18A, a Cu seed layer 18a 'serving as an electrode at the time of Cu electrolytic plating is formed by 50 nm sputtering.
  • Cu is laminated to a thickness of 1400 nm by an electrolytic plating method to form a Cu plug portion 18 ′, and metal other than the Cu plug portion is removed by CMP. A layer containing, is formed.
  • a porous insulating film 15 made of a porous silica film was 400 nm formed on top of the porous insulating film 15, TEOS-S i0 2 Power et made protective film 16 is stacked 5 Onm.
  • a wiring groove 15A ' is formed by dry etching using F plasma using a CF 4 C H F 3 gas as a raw material, with the resist having the pattern shape of the Cu wiring portion as a mask.
  • a barrier film 19A ′ made of TiN is formed on the inner wall of the wiring groove 15A, as a diffusion barrier, for preventing Cu from diffusing into the porous insulating film 15 by 5 Onm. Form. Further, a Cu seed layer 19a 'serving as an electrode during Cu electroplating is formed on the barrier film 19A, by 5 Onm sputtering.
  • Fig. 9H Cu is deposited to a thickness of 1400 nm by electrolytic plating to form the Cu wiring part 19, and the metal other than the Cu wiring part is removed by CMP to complete the three-layer wiring. I do.
  • FIGS. 8A to 8E and 9A to 9H described above it is possible to perform 1S with a three-layer wiring and multilayer wiring.
  • Figure 10 shows a 5-layer wiring An example of formation is shown.
  • FIG. 10 for example, from the state where the three-layer wiring shown in FIG. 8E is formed, by further repeating the steps of FIGS. 8A to 8E, the stotno, the film 20, the insulating film 21, Porous insulating film 23, protective film 24, Cu plug part 25,. It is possible to form a five-layer wiring including 11 wiring portions 26 and barrier films 25A and 26A. In addition, a single damascene method may be used for forming these multilayer wirings.
  • the semiconductor device having the multilayer B / ⁇ structure according to the present invention can be manufactured by arbitrarily combining the single damascene process and the dual damascene process.
  • FIG. 11A shows a state where the semiconductor device 30 shown in FIG. 4 is further provided with a cap layer 27 and a pad 28 formed on the cap layer 27.
  • the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
  • FIG. 1 shows an example in which, in the semiconductor device 30, the insulating layer 13 made of a SiOC film was changed to a porous insulating film 13 made of a porous silica film. Shown in 1B.
  • the parts described above are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device having a multilayer wiring structure according to the present invention shown in FIG. Since the insulating film that separates the Cu plug portion uses an insulating film with an elastic modulus of 10 GPa or more and a hardness of IGPa or more, the multi-layer rooster S ⁇ structure is multiplied by rupture and deformation due to the pressure due to bonding and the like. It has a stable multi-layer rooster B fountain structure. In addition, the structure is stable against stress caused by multi-layer wiring and thermal stress.
  • the porous insulating film which is a low dielectric constant interlayer insulating film with a dielectric constant of 2.5 or less, is used for the interlayer insulating film separating the Cu wiring part, the parasitic capacitance between Cu wirings is reduced. Thus, the effect of wiring delay can be suppressed, and a semiconductor device that operates at high speed can be obtained.
  • the insulating layer including the Cu via plug portion has an elasticity of 10 GPa or more and an insulating film having a hardness of IGPa or more, and the insulating layer including the Cu wiring portion has an elastic modulus.
  • a porous insulating film with a hardness of 5 GPa or more and a hardness of 0.6 GPa or more stress concentration on the Cu via plug is suppressed, and disconnection and deformation of the Cu via plug, insulation film, and porous insulation It has become possible to prevent damage to the film.
  • the insulating layer including the Cu wiring part is made of a porous insulating film with a low dielectric constant, the parasitic capacitance between the Cu wirings is reduced to reduce the effect of wiring delay, and the speed of semiconductor devices is reduced. Operation enabled.

Abstract

多層配線構造を有する半導体装置において、Ｃｕビアプラグ部への応力集中を抑制する多層配線構造を提供する。そのため、Ｃｕ配線部を含む第１の絶縁層と、前記基板上に形成された、前記Ｃｕ配線に電気的に接続されるＣｕビアプラグ部を含む第２の絶縁層とを有し、前記第１の絶縁層は弾性率が５ＧＰａ以上、硬度が０．６ＧＰａ以上である多孔質絶縁膜からなり、前記第２の絶縁層の弾性率が１０ＧＰａ以上、硬度が１ＧＰａ以上であることを特徴とする半導体装置を用いる。

Description

技術分野
本発明は一般に半導体装置に係り、 特に多層配線構造を有する半導体装置に関 する。 背景技術
従来より、 半導体装置を微細ィヒすることにより、 スケーリング則に沿った動作 速度の高速ィ匕が図られている。 一方、 最近の高密度半導体集積回路装置では、 個 々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、 かかる多 層配線構造では、 半導体装置が非常に微細化された場合、 多層配線構造中の配線 パターンが近接し、 酉 SI泉パターン間の寄生容量による配線遅延の問題が生じる。 このような寄生容量は、 酉 パターンの距離に反比例し、 配線パターン間の絶縁 物の誘電率に比例する。
そこで、 lift己多層 镍構造中における配線遅延の問題を解決すべく、 多層配線 構造中で層間絶縁膜に誘電率の低いものを用いて、 寄生容量を低下させることが 検討されている。 層間絶縁膜として従来使われてきた C VD— S i 0 2腠の誘電 率は 4程度である。 この誘電率を低下させるために、 C VD— S i 0 2膜にフッ 素を添加した S i O F膜を用いた でも誘電率は 3 . 3〜3 . 5程度が限界で あり、 近年の高密度半導体集積回路においては寄生容量の低減効果が十分ではな く、 必要な動作速度が得られない がある。
その め、 さらに誘電率の低い、 いわゆる低誘電率層間絶縁膜としてスピンコ 一トによる塗布法により形成される多孔質絶縁膜を用いることが着目されている 。 前記多孔質絶縁膜は、 加熱により蒸発または^^する有機樹脂などを塗布材料 に添加してスピンコート法により塗布した後、 塗布材料を加熱することによって 有機樹脂などを蒸発または分解させて絶縁膜を多孔質化して形成される。
このように、 絶縁膜を多孔質化することによって絶縁膜の誘電率を 2 . 5以下 に低下させることが可能であり、 これを低誘電率層間絶縁膜として半導体装置に 用いることが検討されてきた。
また、 前記したような配線遅延は、 配線間の寄生容量と配線抵抗の積に比例す るため、 従来配線材料として用いられてきた A 1に換わって、 配線材料としては 抵抗値の低い Cuが用いられるようになってきている。
図 1は、 前記した多孔質絶縁膜を用いた半導体装置 100の断面図の一部であ る。
図 1を参照するに、 半導体装置 100は、 S i基板 101上の素子分離膜 10 2により分離された素子領域上に形成された、 前記 S i基板 101上のゲート絶 縁膜 104 A、 当該ゲート絶縁膜 104 A上に形成されたゲ一ト電極 104、 お よび当該ゲート電極 104の両側に形成された拡散層 105 A、 105Bを含む 前記ゲート電極 104は側壁面が側壁絶縁膜 103 A, 103Bにより覆われ 、 さらに前記 S i基板 101上には、 層間絶縁膜 106として P S G膜 （リンガ ラス膜） 力 前記ゲート電極 104およぴ側壁絶縁膜 103 A， 103Bを覆う ように形成されている。
前記層間絶縁膜 106上には、 ストッパ膜 107を介して、 低誘電率層間絶縁 膜である多孔質絶縁膜 110が形成され、 前記層間絶 ι 10中には cu酉 af泉
117および当該 Cu配線 117を囲むようにパリア膜 117Aが形成されてい る。
前記 Cu配線 117は、 前記層間絶縁膜 106中に形成されたコンタクトプラ グ 108を介して、 前記拡散層 105 Bに電気的に接続されている。
前記層間絶縁膜 110上には、 保護膜 111およびストッパ膜 112が？ ^成さ れ、 さらに当該ストッパ膜 112上には、 Cuプラグ部 118および当該 Cuプ ラグ部 118を囲むように形成されたバリア膜 118 Aを含む多孔質絶縁膜 11 3が形成されている。
前記 Cuプラグ部 118は、 前記バリア膜 118 Aを介して、 前記 Cu配線部 117に電気的に接続された構造となっている。
さらに、 前記多孔質絶縁膜 113上には、 ストッノ膜 114が形成され、 当該 ストッパ膜 112上には、 Cu配線部 119および当該 Cu配線部 119を囲む ように形成されたバリア膜 119 Aを含む多孔質絶縁膜 115が形成されている 。 また、 前記多孔質絶縁膜 115上には、 前記多孔質絶縁膜 115をエッチング する際に用いた保護膜 116が形成されている。
前記 C u配線 119は、 tifSC uプラグ 118に電気的に接続された構造とな つている。
[特許文献 1]
応用物理 1999年、 第 68卷、 第 11号、 ULS I多層配線技術 P 1214— 1278
図 1の半導体装置 100はこのように低誘電率層間絶縁膜である多孔質絶縁膜 と、 配線抵抗が低い Cu配線パターンとを組み合わせて使うため、 配線遅延が少 なく、 高速動作を行うことが可能である。
しかし、 図 1の構造において特に 0. 1 /X m設計ルール前後の非常に厳しい微 細化を行った場合、 多層配線構造内において Cuffi^の断線'変形や、 それに伴 う多孔質絶縁膜の破損などの不具合が生じることがある。
図 2は、 図 1の構造において、 前記 C u配線部 117、 119および C uプラ グ部 118が接続された状態を示した斜視図である。 但し図中、 Cu配線部およ び Cuプラグ部の周囲に形成されている多孔質絶縁膜は図示を省略してある。 図 2を参照するに、 例えば前記 Cu酉 部 117および 119は、 前記 S i基 板 101に略平行に形成されており、 前記 C uプラグ部 118に比べて体積が大 きい。 前記 C uプラグ 118は略円筒形状をしているが断面積が C u酉 H泉部に比 ベて小さく、 Cu配線 117および 119に挟まれるように設置されている。 このような構造をしているため、 半導体装置において、 Cuを介して伝わる応 力は、 Cuプラグ部に集中しやすい傾向にある。 また、 特に Cuプラグ部周囲の 絶縁膜が多孔質絶縁膜からなり、 多孔質絶縁膜は内部に空孔を有するために弾性 率が低く、 このため、 例えば応力により多孔質絶縁膜が容易に変形してしまい、 C uプラグ部に応力集中が生じる原因のひとつとなっている。
図 3には、 図 2において前記 Cuプラグ部 118の中心を通る、 前記 S i基板 101に略垂直な X方向での C u酉 3泉部おょぴ C uプラグ部内での応力をシミュ レーシヨンにより評価したものを示した図である。 この場合、 C u配線部および C uブラグ部周囲の多孔質絶縁膜の弾性率の値を 5 G P a、 硬度の値を 0 . 6 G P aとして計算を行っている。
図 3を参照するに、 C u配線部にかかる応力に比べて、 C uプラグ部にかかる 応力が大きく、 C u材料を用いた多層酉锒構造においては、 C uプラグ部に応力 集中が生じていることがわかる。
図 1に示した構造では、 前記多孔質絶縁膜 1 1 5上にキヤップ層を介してコン タクトパッドが形成され、 当該コンタクトパッドにワイヤボンディングによって ワイヤが接続される工程において、 C uプラグ部の断線や変形、 さらに C uプラ グ部の変形に伴う周囲の多孔質絶縁膜の破損などの問題が顕著になる。
また、 例えば多層配線ィ匕による積層膜によるストレス、 熱応力などでも前記し たような C uプラグの断線 ·変形および多孔質絶縁膜の破損などの問題が生じて しまう可能性がある。
これは、 図 1およぴ図 2に示した構造においては C u配線や C uプラグの周囲 に形成された多孔質絶縁膜の弾性率が、 CVD - S i 02膜などの無機絶縁膜に比 ベて小さいため、 C uプラグへの応力集中が生じやすくなつているためと考えら れ、 特にワイャボンディング工程に伴う応力による多層配線構造の変形およぴ断 線は深刻な問題となる。 発明の開示
本発明では、 上記の問題点を解決した、 新規で有用な半導体装置を提供するこ とを概括的課題とする。
本発明のより具体的な課題は、 多孔質絶縁膜を含む多層配線構造を有する半導 体装置において、 C uプラグ部への応力の集中を抑制できる素子構造を提供する ことにある。
本発明では、 上記の課題を、 基板と、 前記基板上に形成された、 C u配線部を 含む第 1の絶縁層と、 前記基板上に形成された、 前記 C u配線部に電気的に接続 される C uビアプラグ部を含む第 2の絶縁層とを有し、 前記第 1の絶縁層は弾性 率が 5 G P a以上、 硬度が 0 , 6 G P a以上の多孔質絶縁膜からなり、 前記第 2 の絶縁層の弾性率が 1 0 G P a以上、 硬度が 1 G P a以上であることを特徴とす る半導体装置により、 解決する。
本発明によれば、 多層酉纖構造を有する半導体装置において、 C uビアプラグ 部を含む絶縁層に、 弾性率 1 0 G P a以上、 硬度が 1 G P a以上の絶縁膜、 C u '配線部を含む絶縁層に弾性率 5 G P a以上、 硬度 0 · 6 G P a以上の多孔質絶縁 膜を用いることで、 C uビアプラグ部に応力が集中することを抑制して、 C uビ ァプラグ部の断線や変形、 絶縁膜、 多孔質絶縁膜の破損などを防止することが可 食 gとなる。
また、 C u配線部を含む絶縁層には、 低誘電率となる多孔質絶縁膜を用いてい るため、 C u配線間の寄生容量を低減して配線遅延の影響を小さくし、 半導体装 置の高速動作を可能にする。 図面の簡単な説明
図 1は、 従来の多層配線構造を有する半導体装置の構成を示す概略図である。 図 2は、 従来の多層配線構造を有する半導体装置の、 〇11酉镍部とじ11プラグ 部の構造を示す斜視図である。
図 3は、 従来の多層配線構造中における応力分布を示す図である。
• 図 4は、 本発明の第 1実施例による多層酉 構造を有する半導体装置の構成を 示す概略図である。
図 5は、 本発明による多層配線構造を有する半導体装置の、 C u配線部と C u ブラグ部の構造を示す斜視図である。
図 6は、 本発明の効果を示す図である。
図 7 A〜Fは、 図 4の半導体装置の製造工程を示す図 （その 1 ) である。 図 8 A〜Eは、 図 4の半導体装置の製造工程を示す図 （その 2 ) である。 図 9 A〜Hは、 図 8 A〜Eに示した半導体装置の製造工程の変更例である。 図 1 0は、 本発明の第 2実施例による多層配線構造を有する半導体装置の構成 を示す概略図である。
図 1 1 A~Bは、 多層配線構造を有する半導体装置に、 コンタクトパッドを形 成した状態を示す図である。 発明を実施するための最良の形態
次に、 本発明を実施するための最良の形態を図面に基づき、 以下に説明する。 図 4は、 本発明による半導体装置 3 0の構成を示す断面図である。 図 4を参照 するに、 半導体装置 3 0は、 S i基板 1上の素子分離膜 2により分離された素子 領域上に形成された、 前記 S i基板 1上のゲート絶縁膜 4 A、 当該ゲート絶縁膜 4 A上に形成されたゲート電極 4、 および当該ゲート電極 4の両側に形成された 拡散層 5 A、 5 Bを含む。
前記ゲート電極 4は側壁面が側壁絶縁膜 3 A, 3 Bにより覆われ、 さらに前記 S i基板 1上には、 層間絶縁膜 6として P S G膜 （リンガラス膜） 力 前記グー ト電極 4および側壁絶縁膜 3 A、 3 Bを覆うように形成される。
嫌己層間絶縁膜 6には、 前記拡散層 5 bに通じるコンタクトホールが形成され ており、 当該コンタクトホール内壁には T i Nからなるバリア膜 8が形成され、 さらに前記バリア膜 8が形成された当該コンタクトホールには W (タングステン ) からなるコンタクトプラグ 9が埋め込まれている。
前記層間絶縁膜 6上には、 ストッパ膜 7を介して、 低誘電率層間絶縁膜である 多孔質絶縁膜 1 0が形成され、 前記多孔質絶縁膜 1 0中には C u配線 1 7および 当該 C u配線 1 7を囲むようにパリア膜 1 7 Aが形成されている。
前記多孔質絶縁膜 1 0は、 多孔質シリカ膜からなり、 当該多孔質シリカ膜は、 例えば後述するスピンコートによる塗布法により、 形成される。 また、 前記多孔 質絶縁膜 1 0は、 膜中に空孔が形成されている、 誘電率の低い、 いわゆる低誘電 率層間絶縁膜であり、 誘電率は 2 · 5以下にすることが可能である。 例えば本実 施例に用いられる前記多孔質シリカ膜の場合、 誘電率は略 2 . 2である。
前記 C u配線部 1 7は、 前記パリア膜 1 7 Aを介して、 前記ストッパ膜 7に形 成された開口部に挿通されている前記コンタクトプラグ 9に電気的に接続されて いる。 前記コンタクトプラグ 9は、 前記バリア膜 8を介して前記拡散層 5 Bに電 気的に接続される構造となっている。
また、 前記多孔質絶縁膜 1 0の上には保護膜 1 1、 ストッパ膜 1 2が形成され て、 当該ストッパ膜 1 2の上には、 例えば C VD法 （化学気相体積法） によって 形成される S i O Cからなる絶縁膜 1 3力 S形成され、 前記絶縁膜 1 3中には、 C uプラグ部 1 8および当該 C uプラグ部 1 8を囲むようにバリア膜 1 8 Aが形成 されている。
ffflBC uプラグ部 1 8は、 前記パリア膜 1 8 Aを介して、 前記エッチストッパ 膜 1 2および前記保護膜 1 1に形成された開口部より前記 C u配線部 1 7に電気 的に接続される。
さらに、 前記エッチストッパ膜 1 4上には、 前記多孔質絶縁膜 1 0と同一の方 法で形成した、 多孔質シリカからなる多孔質絶縁膜 1 5が形成され、 当該多孔質 絶縁膜 1 5中には C u配線 1 9および当該 C u配線 1 9を囲むようにバリア膜 1 9 Aが形成されている。 例えば、 後述するように、 デュアルダマシン法によって 前記 C uプラグ部 1 8および C u配線部 1 9が実質的に同一工程において形成さ れる場合は、 前記 C uプラグ部 1 8は前記エッチストッノ膜 1 4の開口部から前 記配線部 1 9に連続的に形成される構造になっている。 また、 前記多孔質絶縁膜 1 5上には、 前記多孔質絶縁膜 1 5をエッチングする際に用いた保護膜 1 6が形 成されている。
このように、 多層配線構造を有する半導体装置 3 0においては、 C uプラグ部 を分離する絶縁膜に、 例えば C VDにより形成される S i O Cからなる絶縁膜 1 3を用いている。 これは、 前記 S i O C膜が、 C u配線部の分離に用いられてい る多孔質シリカ膜より弾性率と硬度が大きレ、ためである。
その結果、 前記 C uブラグ部 1 8に応力が集中することを抑制して、 前記 C u プラグ部 1 8力 断線、 変形すること、 またそれに伴い、 絶縁膜や多孔質シリカ 膜が破損するなどの問題が発生することを抑制する効果がある。
図 5は、 前記 C u酉 B泉部 1 7、 1 9および C uプラグ部 1 8が形成されている 状態を示す斜視図である。 但し、 〇11酉3|泉部1 7、 1 9の周囲に形成された多孔 質シリカ膜と、 C uプラグ部 1 8の周囲に形成された絶縁膜は図示を省略してあ る。
図 5を参照するに、 例えば前記 C u配線部 1 7および 1 9は、 前記 S i基板 1 に略平行に形成されており、 前記 C uプラグ部 1 8に比べて体積が大きレ、。 前記 C uプラグ 1 8は略円筒形状をしているが断面積が C u酉 B/镍部に比べて小さく、 Cu配線部 17および 19に挟まれるように設置されている。
このような構造をしているため、 半導体装置において、 Cuを介して伝わる応 力は、 Cuプラグ部に集中しやすレ、傾向にある。
そのため、 本発明においては、 Cuプラグ部を分離する Cuプラグ部周囲の絶 縁膜を、 Cu酉 B;锒部の周囲の多孔質絶縁膜より硬いもの、 すなわち弾性率、 硬度 が大きいものを用いて C uプラグ部に応力集中が生じることを効果的に抑制して いる。
図 6には、 図 5において前記 Cuプラグ 18の中心を通る、 前記 S i基板 1に 略垂直な X方向での応力を算定したものを示した図である。 この場合、 前記 Cu 配線部周囲の多孔質絶縁膜 10, 15の弾性率の値を 5 G P a、 硬度の値を 0. 6 P a、 C uブラグ部周囲の絶縁膜 13の弾性率の値を 10 G P a、 硬度の値を 1. 2 GP aとして計算を行っている。 また、 計算結果には、 比較のために、 C uプラグ部周囲にも多孔質絶縁膜を用いた従来例の結果も併記してある。
図 6を参照するに、 本発明においては、 従来例に比べて、 Cuプラグ部分にか 力る応力が小さく抑えられていることがわかる。 これは、 Cuプラグ部を分離す る、 Cuプラグ部周囲に形成された絶縁膜の弾性率および硬度が大きいため、 C u配線部および 部周囲の多孔質絶縁膜に応力がかかる場合に、 Cuブラ グ部周囲の絶縁膜の弾性変形が抑制され、 Cuプラグ部にかかる応力が抑制され るためである。 その結果、 Cuプラグ部の断線や変形、 およびそれに伴う絶縁膜 や多孔質絶縁膜の破損を防止することが可能となる。
前記図 6に示したように、 応力を算定した結果、 Cu配線部の周囲に形成する C u配線部を分離する多孔質絶縁膜の弾性率を 5 G p a以上、 硬度を 0. 6 G P a以上、 また Cuプラグ部の周囲に形成される、 Cuプラグ部を分離する絶縁膜 の弾性率を 10 G P a以上、 硬度を 1 GP a以上とすることで、 Cuプラグ部に かかる応力が、 C uブラグ部の降伏応力の限界以下に抑制することが可能なこと が見出され、 Cuプラグ部の断線'変形、 絶縁膜や多孔質絶縁膜の破損が防止で きることが明らかとなった。
次に図 4に示した、 前記絶縁膜 13および前記多孔質絶縁膜 10、 15につレヽ て説明する。 まず、 前記絶縁膜 13については、 弾性率が 10 GP a以上で、 硬度が 1 GP a以上の絶縁膜であれば、 特に膜の種類は限定されるものではない。
例えば、 プラズマ CVDにより形成される S i〇2膜、 S i。膜、 S iN膜、 S i ON膜、 FSG (S i OF) 膜、 S i OC膜などを用いることが可能である。 また、 有機 SOG (スピン'オン 'グラス、 スピンコート法により形成された塗 布膜)、 無機 SOG膜などを用いることが可能である。
一般に、 Cuビアプラグ部は、 隣接する他の Cuビアプラグ部との間隔が、 C u酉锒部の酉 泉間隔に比べて大きいため、 配線遅延に関して Cuビアプラグ部間 の寄生容量が、 Cu配線部ほど問題にならない。
そのため、 Cuビアプラグ部を分離する絶縁膜には、 多孔質絶縁膜より誘電率 が大きいものを用いても、 半導体装置の動作速度に与える影響が小さい。 そのた め、 例えば CVD法により形成された S i OC膜など、 弾性率、 硬度が大きな値 を示す膜を用いて、 C uブラグ部にかかる応力を抑制しながら、 半導体装置の動 作速度に与える影響を抑制した多層配線構造を形成することが可能となる。 例えば、 プラズマ C V D法により形成される S i O.C膜を用 ヽた場合、 必要な 弾性率および硬度の値を満足しながら、 CVD— S i 02膜などに比べて誘電率を 低く抑えることが可能である。 具体的には、 テトラメチ /レシランガスを用いたプ ラズマ C V D法により形成された S i O C膜の場合、 弾性率が 15 G P a、 硬度 が 2. lGPaであり、 誘電率は 3. 1である。
このようにして形成された S i OCからなる絶縁膜を、 図 4に示した前記半導 体装置 30では絶縁膜 13として用いている。
次に、 前記多孔質絶縁膜 10、 13に関して説明する。 本発明の多層配線構造 を有する半導体装置において、 Cu配線部を分離する多孔質絶縁膜は、 前記した ように弾性率 5 G P a以上、 硬度が 0. 6 G P a以上有することが必要である。 また、 前記したように、 Cu配線部は近接する Cu配線部との距離が小さいため 、 絶縁膜を多孔質化して誘電率を小さくし、 配線間の寄生容量を抑制することで 配線遅延の影響を抑えて半導体装置の動作速度を確保する必要が有る。
このような多孔質絶縁膜としては、 例えば CVD法により形成する多孔質 S i OC膜があり、 また塗布法により形成される膜では多孔質シリカ膜を用いること が可能である。
例えば、 塗布法により、 多孔質シリカ膜を形成する場合は、 前記したように弾 性率 5GP a以上、 硬度 0. 6GP a以上を確保するため、 テトラアルキルァン モニゥムハイドロォキサイド （TAAOH) の存在下で加水: 9 して得られる有 機ケィ素化合物を含む液状組成物を用いることが好まし！/、。
前記塗布型多孔質シリカ膜では、 塗布溶剤として多孔質シリカ前駆体のシロキ サン樹脂を溶解できれば特に限定されず、 メチルアルコール、 エチルアルコール 、 プロビルアルコール、 ィソプロピルアルコール， ブチルアルコール， イソブチ ノレァノレコーノレ， t e r t -ブチルァノレコールなどのァノレコーノレ系、 フエノーノレ、 ク レゾーノレ、 ジェチノレフェノ一ノレ、 トリェチノレフェノ一ノレ、 プロピノレフェノ一ノレ、 ノニノレフエノーノレ、 ビュルフエノール、 ァリノレフエノーノレ、 ノニルフエノールな どのフエノール系、 シク口へキサノン， メチルイソブチノレケトン， メチノレエチノレ ケトンなどのケトン系、 メチルセ口ソルブ， ェチルセ口ソルブなどのセ口ソルプ 系， へキサン， オクタン， デカンなどの炭化水素系、 プロピレングリコーノレ， プ 口ピレングリコ一/レモノメチノレエーテゾレ， プロピレンダリコーノレモノメテノレエー テルァセテ一トなどのグリコール系などを用いることが可能である。
また、 多孔質シリカ膜の形成方法は、 例えば、 多孔質シリカ膜を形成する被処 理基板に、 液状組成物を塗布する塗布工程、 該被処理基板を 80〜350°Cの温 度で加熱する第 1の熱処理工程、 およぴ該被処理基板を 350〜450°Cの温度 でキュアする第 2の熱処理工程を含む。
また、 前記第 1および第 2の熱処理工程は、 酸素濃度が 100 p pm以下の不 活性ガス雰囲気の中で行う事が好ましい。 これは、 形成される多孔質シリカ膜が 酸化することで、 耐湿性が低下することを防止するためである。
次に、 さらに具体的に、 前記多孔質シリカ膜を形成した例を以下に示す。 例えば、まずテトラエトキシシラン 20. 8 g (0. 1 mo 1)、 メチルトリエ トキシシラン 17. 8 g (0. lmo 1 ) グリシドキシプロピ トリメ トキシシ ラン 23. 6 g (0. lmo 1 ) メチルイソブチルケトン 39. 6 g (200m 1 ) を反応容器に仕込み、 1 %のテトラメチルァンモニゥムハイドロキサイド水 溶液を 16. 2 g (0. 9mo 1) を 10分間で滴下し、 滴下終了後 2時間の熟 成反応を行った。
次に、 硫酸マグネシウム 5 gを添加し、 過剰の水分を除去した後、 ロータリー エバポレータにて熟成反応により生成したエタノールを反応溶液が 5 0 m lにな るまで除去した。 得られた反応溶液にメチルイソプチルケトンを 2 0 m 1添加し て多孔質シリ力前躯体塗布溶液を作製した。
作成した多孔質シリカ前躯体塗布溶液を基板上にスピン ·オン ·コートにより 塗布し、 2 5 0 °C、 3分間加熱処理を行った後、 形成された膜の架橋率を測定し た。 架橋率の測定には、 F T— I R (フーリエ変換型赤外線分光装置） を用い、 9 5 0 c m— 1付近の S i一 OHの吸収強度から算出した結果、 架橋率は 7 5 % であった。
次に、 N2ガス雰囲気の電気炉にて 4 0 0 °C、 3 0分の条件でキュアのための加 熱工程を行った。 得られた膜の誘電率を、 水銀プローバを用いて電気特性を測定 した結果から算出したところ、 2 . 2 4であった。 また、 形成された多孔質シリ 力膜の弾性率は 8 G P a、 硬度は 0 . 9 G P aであった。
このようにして形成された多孔質シリカ膜を、 図 4に示した前記半導体装置 3 0においては、 前記多孔質絶縁膜 1 0、 1 5として用いている。
次に、 図 4に示した前記半導体装置 3 0の製造方法に関して記述する。
図 7 A〜Fは、 図 4に示す半導体装置 3 0を形成する方法であり、 前記 C u配 線部 1 7を形成するまでの工程を示したものである。 ただし図中、 先に説明した 部分には同一の参照符号を付し、 説明を省略する。
まず、 図 7 Aを参照するに、 S iウェハ 1上には、 素子間分離膜 2で分離され た素子領域に、 拡散層 5 Aと拡散層 5 B、 側壁絶縁膜 3 A、 3 Bを有してゲート 絶縁膜 4 A上に設けられたゲ一ト電極 4が形成されている。
次に、 図 7 Bにおいて、 前記 S i基板 1上には、 層間絶縁膜 6として P S G膜 (リンガラス膜） 力 前記ゲート電極 4および側壁絶縁膜 3 A、 3 Bを覆うよう に形成される。
前記層間絶縁膜 6上には、 ストッパ膜 7が形成されて、 ドライエッチングによ つて、 電極取り出し用のコンタクトホールが形成される。 このコンタクトホール にスパッタ法で T i Nからなるバリア膜 8を 5 O n m形成した後に、 WF6と水素 を混合し、 還元することで Wからなるコンタクトプラグ 9を埋め込み、 さらに C MPにより研削および平坦化を行レ、、 図 7 Bに示す状捧とする。
次に、 図 7 Cにおいて、 平坦化された前記ストッパ膜 7およびコンタクトブラ グ 9上に、 前記した方法によって、 多孔質シリカ膜からなる前記多孔質絶縁膜 1 0を 250nm形成し、 当該多孔質絶縁膜 10上に、 TEOS (テトラエトキシ シラン） _S i 02からなる保護膜 11を 50nm積層する。
次に、 図 7 Dにおいて、 前記保護膜 11上に形成した配線パターンを施したレ ジスト層をマスクに CF4/CHF3ガスを原料とした Fプラズマによるドライエ ツチングにより、 配線溝 10 Aを加工する。
次に、 図 7 Eにおレ、て、 前記配線溝 10 Aに、 C uの前記多孔質絶縁膜 10へ の拡散パリアとして働く T iNからなるバリア膜 17 Aを 5 Onmと、 電解メッ キの際に電極として働く Cuシード層 17 aを 50 n mをスパッタにより形成す る。
さらに、 図 7 Fにおいて、 電解メツキにより Cu配線部 17を 600 nm積層 した後、 CMPにより配線部以外のメタルを除去し、 図 7 Fに示す状態の酉 層 を形成した。
また、 図 7 Fの状態から、 前記 C uプラグ部 18および C u配線部 19などを 形成する方法としては、 C uブラグ部と C u配線部を同時に形成するデュアルダ マシン法と、 Cuプラグ部と C u配線部を別々に形成するシングルダマシン法が あるが、 まず図 8A〜Eにおいて、 デュアルダマシン法を用いた場合について、 説明する。 ただし図中、 先に説明した部分には同一の参照符号を付し、 説明を省 略する。
まず、 図 8 Aを参照するに、 図 7 Fの状態より、 シランとアンンモユアガスを 用いたプラズマ CVDにより、 Cu拡散防止を目的とした S iNからなるストツ パ膜 12を 5 Onm形成し、 当該ストッパ膜 12の上に前記したプラズマ CVD 法により形成した S i OCからなる絶縁膜 13を 250 nm積層する。
さらに前記絶縁膜 13上に、 シランとアンンモユアガスを用いたプラズマ CV Dにより S i Nからなるストッパ膜 14を 50 nm形成した後、 当該ストッパ膜 14上に、 前記多孔質絶縁膜 10と同様の方法で、 多孔質シリカ膜からなる多孔 質絶縁膜 1 5を 4 0 0 n m形成し、 当該多孔質絶縁膜 1 5の上に、 T E O S— S i〇2からなる保護膜 1 6を 5 O n m積層する。
次に、 図 8 Bにおいて、 前記保護膜 1 6上にレジストによりビアパターンを形 成し、 当該レジストをマスクにして、 C F4/CH F3ガスを原料とした Fプラズ マにより、 ドライエッチングによって、 ビアホール 1 3 Aを形成する。 また、 そ の際に、 前記保護膜 1 6、 前記多孔質絶縁膜 1 5、 前記ストッパ膜 1 4、 1 2お よび前記絶縁膜 1 3は、 それぞれ膜の組成が異なるため、 エッチングの際には、 C F4ZCH F3のガス比を変更してドライエッチングを行い、 前記保護膜 1 6、 多孔質絶縁膜 1 5、 ストッノ、°膜 1 4、 絶縁膜 1 3およびストッパ膜 1 2の順に加 ェした。
次に、 図 8 Cにおいて、 C u配線部のパターン形状を施したレジストをマスク にして、 C F4ZCHF3ガスを原料とした Fプラズマを用いたドライエッチング により、 配線溝 1 5 Aを形成した。
次に、 図 8 Dにおいて、 前記ビアホーノレ 1 3 Aおよび前記配線溝 1 5 Aの内壁 に、 C uが前記絶縁膜 1 3および多孔質絶縁膜 1 5中へ拡散することを防止する 、 散バリアとして T i Nからなるパリア膜 1 8 Aおよび 1 9 Aをそれぞれ 5 0 n m形成する。 さらに当該バリア膜 1 8 Aおよび 1 9 Aの上に、 C uの電解メッ キの際に電極として働く C uのシード層 1 8 aおよび 1 9 aを、 5 0 n mスパッ タにより形成する。
次に、 図 8 Eにおいて、 電解メツキ法により、 C uを 1 4 0 0 n m積層し、 C uプラグ部 1 8および C u配線部 1 9を形成し、 さらに CMPにより配線パター ン部以外のメタルを除去して、 3層配線を形成した。
また、 図 8 A〜Eまでのデュアルダマシン工程は、 次に図 9 A〜Hに示すシン グルダマシン工程に置き換えることが可能である。 ただし図中、 先に説明した部 分には同一の参照符号を付し、 説明を省略する。
まず、 図 9 Aを参照するに、 前記した図 7 Fの状態より、 シランとアンンモニ ァガスを用いたプラズマ CVDにより、 C u拡散防止を目的とした S i Nからな るストッパ膜 1 2を 5 0 nm形成し、 当該ストッノ、。膜 1 2の上に前記したプラズ マ C VD法により形成した S i O Cからなる絶縁膜 1 3を 2 5 O n m積層し、 さ らに前記絶縁膜 13上に、 シランとアンンモユアガスを用いたプラズマ CVDに より S i Nからなるストッパ膜 14を 50 nm形成する。
次に、 図 9Bにおいて、 前記保護膜 14上にレジストによりビアパターンを形 成し、 当該レジストをマスクにして、 CF4ZCHF3ガスを原料とした Fプラズ マにより、 ドライエッチングによって、 ビアホーノレ 13A， を形成する。
次に、 図 9 Cにおいて、 前記ビアホール 13 A， の内壁に、 Cuが前記絶縁膜 13へ拡散することを防止する、 拡散バリアとして T i Nからなるパリア膜 18 A' を 50 nm形成する。 さらに当該バリア膜 18 A， の上に、 Cuの電解メッ キの際に電極として働く Cuのシード層 18 a ' を 50 nmスパッタにより形成 する。
次に、 図 9 Dにおいて、 電解メツキ法により、 Cuを 1400 nm積層し、 C uプラグ部 18 ' を形成し、 さらに CMPにより C uブラグ部以外のメタルを除 去して、 Cuプラグ部 18， を含む層が形成される。
次に、 図 9 Eにおいて、 前記した方法で、 多孔質シリカ膜からなる多孔質絶縁 膜 15を 400 nm形成し、 当該多孔質絶縁膜 15の上に、 TEOS— S i02 力らなる保護膜 16を 5 Onm積層する。
次に、 図 9 Fにおいて、 Cu配線部のパターン形状を施したレジストをマスク にして、 C F 4 C H F 3ガスを原料とした Fプラズマを用いたドライエッチング により、 配線溝 15A' を形成する。
次に、 図 9 Gにおいて、 前記配線溝 15 A， の内壁に、 C uが前記多孔質絶縁 膜 15へ拡散することを防止する、 拡散バリアとして T iNからなるパリア膜 1 9A' を 5 Onm形成する。 さらに当該パリア膜 19 A， の上に、 Cuの電解メ ツキの際に電極として働く Cuのシード層 19 a' を 5 Onmスパッタにより形 成する。
次に、 図 9 Hにおいて、 電解メツキ法により、 Cuを 1400 nm積層し、 C u配線部 19， を形成し、 さらに CMPにより Cu配線部部以外のメタルを除去 して、 3層配線が完成する。
また、 前記した図 8 A〜Eおよび図 9 A〜Hにおいては、 3層配線を形成した 1S さらに多層配線ィ匕を行う事が可能である。 例えば、 図 10には、 5層配線を 形成した例を示す。
図 1 0を参照するに、 例えば図 8 Eに示した 3層配線が形成された状態から、 さらに図 8 A〜Eの工程を繰り返すことにより、 ストッノ、°膜 2 0、 絶縁膜 2 1、 多孔質絶縁膜 2 3、 保護膜 2 4、 C uプラグ部 2 5、 。11配線部2 6、 バリア膜 2 5 A、 2 6 Aを含む 5層配線を形成することが可能である。 また、 これら多層 配線の形成には、 シングルダマシン法を用いてもよい。
このように、 シングルダマシン工程、 デュアルダマシンェ程を任意に組み合わ せて、 本発明による多層酉 B /锒構造を有する半導体装置を製造することが可能であ る。
図 7 A〜Fおよび図 8 A〜Eに示した工程を用いて制作される多層配線におい て、 C uプラグ部の歩留まりを調べたことろ、 1 0 0万個の連続の歩留まりで 9 5 %以上であった。
次に、 図 4に示す半導体装置 3 0にコンタクトパッドを形成し、 ワイヤボンデ ィングを行った場合の結果を示す。
図 1 1 Aは図 4に示した前記半導体装置 3 0に、 さらにキャップ層 2 7、 当該 キャップ層 2 7上にパッド 2 8を形成した状態を示したものである。 ただし図中 、 先に説明した部分には同一の参照符号を付し、 説明を省略する。 なお、 比較の ために、 前記半導体装置 3 0において、 S i O C膜からなる前記絶縁層 1 3を、 多孔質シリカ膜からなる多孔質絶縁膜 1 3， に変更した場合の例を、 図 1 1 Bに 示す。 ただし図中、 先に説明した部分には同一の参照符号を付し、 説明を省略す る。
まず、 図 1 1 Aに示した場合において、 前記コンタクトパッド 2 8にワイヤポ ンディングを行ったところ、 ボンディング圧力による破壌 ·変形などの不具合は 生じなかった。 一方、 図 1 1 Bに示した場合は、 同様にコンタクトパッド 2 8に ワイヤボンディングを行ったところ、 前記多孔質絶縁膜 1 3 ' にクラックが生じ る不具合が発生した。 これは、 ボンティング工程においてかかる応力によってコ ンタクトプラグ部に応力集中が生じ、 コンタクトプラグの変形、 および多孔質絶 縁膜の破損が生じているものと考えられる。
図 1 1 Aに示した、 本発明による多層配線構造を有する半導体装置においては 、 Cuプラグ部を分離する絶縁膜に、 弾性率 10 GP a以上、 硬度 IGP a以上 の絶縁膜を用いているために、 ボンディングなどによる圧力によって多層酉 S ^構 造が破壌 ·変形が乗じることを防止し、 安定な多層酉 B泉構造となっている。 さら に、 配線の多層化によるストレスや、 熱ストレスに対しても安定な構造である。 また、 Cu配線部を分離する層間絶縁膜には、 誘電率 2. 5以下である低誘電 率層間絶縁膜である多孔質絶縁膜を用いているため、 C u配線間の寄生容量を小 さくして配線遅延の影響を押さえ、 高速で動作する半導体装置とすることができ る。
以上、 本発明を好ましい実施例について説明したが、 本発明は上記の特定の実 施例に限定されるものではなく、 特許請求の範囲に記載した要旨内において様々 な変形 '変更が可能である。 産業上の利用可能性
本発明によれば、 多層配線構造を有する半導体装置において、 Cuビアプラグ 部を含む絶縁層に、 弾性率 10 G P a以上、 硬度が IGPa以上の絶縁膜、 C u 配線部を含む絶縁層に弾性率 5GP a以上、 硬度 0 · 6 G P a以上の多孔質絶縁 膜を用いることで、 Cuビアプラグ部に応力カ集中することを抑制して、 Cuビ ァプラグ部の断線や変形、 絶縁膜、 多孔質絶縁膜の破損などを防止することが可 能となった。
また、 Cu配線部を含む絶縁層には、 低誘電率となる多孔質絶縁膜を用いてい るため、 Cu配線間の寄生容量を低減して配線遅延の影響を小さくし、 半導体装 置の高速動作を可能にした。

Claims

請求の範囲
1 . 基板と、
前記 ¾ ^上に形成された、 C XI酉镍部を含む第 1の絶縁層と、
編己難上に形成された、 前記 C u赚部に電気的に接続される C uビアブラ グ部を含む第 2の絶縁層とを有し、
嫌己第 1の絶縁層は弾性率が 5 G P a以上、 硬度が 0. 6 G P a以上である多 孔質絶縁膜からなり、 前記第 2の絶縁層の弾性率が 1 0 G P a以上、 硬度が 1 G P a以上であることを特徴とする半導体装置。
2. 前記多孔質絶縁膜は、 多孔質シリカ膜からなることを特徴とする請求項 1記
3. 前記多孔質シリカ膜は、 誘電率が 2. 5以下であることを特徴とする請求項
4. 前記多孔質シリカ膜はスピンコート法にて形成され、 テトラアルキルアンモ ニゥムハイドロォキサイド （TAAOH) の存在下で加水 して得られる有機 ケィ素化合物を含む液状組成物をスピンコート法によつて基板に塗布し、 カロ熱す ることで形成されることを特徴とする請求項 2記載の半導体装置。
5. 前記第 2の絶縁層が、 プラズマ C VD法により形成されることを特徴とする 請求項 1記載の半導体装置。
6 . 前記第 2の絶縁層が S i O C膜であることを特徴とする請求項 5記載の半導 体装置。
7. 前記基板は S i力らなり、 前記基板上には活性素子が形成されることを特徴 とする請求項 1記載の半導体装置。
8 . 前記 C u配線部は前記第 1の絶縁層をエッチングして配線溝を形成し、 当該 配線溝に C uを埋め込むことで形成されることを特徴とする請求項 1記載の半導
9 .前記ビアプラグ部は前記第 2の酉 層をェツチングしてビアホールを形成し、 当該ビアホールに C uを埋め込むことで形成されることを特徴とする請求項 8記
1 0. 前記配線溝への C uの埋め込みと、 前記ビアホールへの C uの埋め込みが 同時に行われるデュアルダマシン法により、 前記 C u配線部と前記 C uビアプラ グ部が形成されることを特徴とする請求項 9記載の半導体装置。
1 1 . 前記第 1の絶縁層は、 前記第 2の絶縁層の第 1の主面および第 2の主面に 形成されることを特徴とする請求項 1記載の半導体装置。
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