JP2002305193A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Abstract

(57)【要約】 【課題】 シリコン酸化膜と有機絶縁膜が積層される絶
縁膜構造を有する半導体装置における絶縁膜や、金属配
線に特性劣化、剥離が生じるなどの問題の解決を図る。 【解決手段】 シリコン酸化膜より成る第１の絶縁膜１
と、有機系絶縁膜よりなる第２の絶縁膜２とが積層され
る絶縁層を有する半導体装置であって、そのシリコン酸
化膜が、このシリコン酸化膜と有機系絶縁膜との積層構
造と、シリコン酸化膜の単層構造とのそれぞれに関する
質量１８を基準とする昇温脱離質量分析測定のイオン電
流測定による脱ガススペクトルの面積積分ＳI およびＳ
IIの比ＳI／ＳIIが、１以上１．５以下を示す特性を有
する吸湿抑制がなされたシリコン酸化膜構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置に適用して好適な半導体装置とその製造
方法に係わる。
【０００２】
【従来の技術】従来、ＬＳＩ（大集積回路装置）におけ
る多層配線構造においては、通常、その層間絶縁膜とし
ては、プラズマＣＶＤ(Chemical Vapor Deposition) 法
によるＳｉＯ膜が用いられ、金属配線としてはＡｌ合金
配線が用いられている。しかし、ＬＳＩの微細化、高速
化の要求が高まるにつれて、Ａｌ合金による金属配線で
は、高い信頼性、低抵抗化の確保を充分に行えなくなっ
て来ている。この対策として、Ａｌ合金に比しエレクト
ロマイグレーション耐性に優れ、かつ低抵抗であるＣｕ
配線技術が注目され、実用化に向けた検討が行われてい
る。
【０００３】また、更なるＬＳＩの微細化、高速化の要
求により、配線間の寄生容量の、より低減化が要求さ
れ、このために、金属配線間の配線間絶縁膜を低比誘電
率ｋ、例えばｋ≦３．０の絶縁膜によって構成する試み
がなされている。
【０００４】この低比誘電率絶縁膜としては、プラズマ
ＣＶＤ法によるＳｉＯＣ膜や、有機系絶縁膜、例えばポ
リアリールエーテル等がある。ところが、ＳｉＯＣ膜に
ついては、エッチングによる加工が困難であることか
ら、加工が容易な有機系絶縁膜、例えばポリアリールエ
ーテルを用いることが望まれている。
【０００５】一方、層間絶縁膜の低誘電率化を図る配線
構造としては、いわゆるフル低比誘電率配線構造と、い
わゆるハイブリッド配線構造とが提案されている。図１
５は、そのフル低比誘電率配線構造の概略断面図を示
し、図１６は、ハイブリッド構造よる配線構造の概略断
面図を示す。これら配線構造においては、層間絶縁膜５
０に、配線パターンに対応するパターンの配線溝５１が
形成され、この配線溝５１の底部に、下層の配線、電極
（図示せず）等にコンタクトすべき所定部に、コンタク
ト孔５１ｃが形成される。そして、これら配線溝５１と
その所定部に形成したコンタクト孔５１ｃに渡って金属
例えばＣｕの充填がなされ、コンタクト部５２ｃを有す
る金属配線５２が形成される。
【０００６】この配線構造において、図１５に示すよう
に、フル低比誘電率配線構造においては、その層間絶縁
層５０が、配線間絶縁膜５０Ａと、コンタクト部間絶縁
膜５０Ｂの双方が例えば有機膜による低比誘電率絶縁層
によって構成される。
【０００７】尚、コンタクト部間絶縁膜５０Ｂ上には、
配線間絶縁膜５０Ａに対する配線溝５１の穿設に際して
の例えばシリコン酸化膜によるストッパ層５３が形成さ
れ、また、配線間絶縁膜５０Ａ上には、例えば金属配線
５２の表面平坦化処理の研磨のストッパとなる例えばシ
リコン酸化膜によるストッパ層５４が形成される。
【０００８】また、例えば第１の絶縁層１下には、下層
の配線等がＣｕによる場合の拡散を阻止する例えばＳｉ
Ｎ膜によるバリア絶縁層５５が形成される。更に、コン
タクト孔５１ｃ内を含んで配線溝５１の内面に、金属配
線が同様にＣｕである場合、その拡散を阻止するバリア
金属層５６が形成される。
【０００９】一方、ハイブリッド構造においては、図１
６に示すように、配線間絶縁膜５０Ａのみが、例えば有
機膜による低比誘電率絶縁層によって構成され、コンタ
クト部間絶縁層５０Ｂは、比較的高い比誘電率を示すシ
リコン酸化膜の例えばＳｉＯ、ＳｉＯＦ等によって構成
されるものである。この図１６において、図１５と対応
する部分には同一符号を付して重複説明を省略する。
【００１０】図１５のフル低比誘電率配線構造によれ
ば、隣り合うコンタクト部（図においては１本のコンタ
クト部のみが示されている）間の寄生容量をも減少する
ことができる。しかしながら、有機膜は、シリコン酸化
膜等に比して熱伝導率が低く、かつ耐熱性に劣ることか
ら、半導体装置の動作時において、配線構造部に熱がこ
もり、半導体装置の動作の信頼性に影響が生じる。この
ような半導体装置の信頼性に関しては、ハイブリッド構
造によるものの方が有利と考えられる。
【００１１】
【発明が解決しようとする課題】ところが、上述したフ
ル低比誘電率構造、ハイブリッド構造を問わず、絶縁膜
に有機絶縁膜を有したり、金属配線として例えばＣｕが
用いられる場合、製造工程中の熱処理等によって、この
絶縁膜や、金属配線に膜質劣化を来たし、電気的特性の
劣化や、機械的特性の劣化による剥れが生じるなど、信
頼性、歩留り等に問題が生じる。
【００１２】本発明においては、上述した不都合が、シ
リコン酸化膜に起因することを究明し、かつこのシリコ
ン酸化膜の特性を、特定することによって改善できるこ
とを究明し、これに基いて、上述した諸問題の解決を図
ることができる半導体装置とその製造方法を提供するに
至ったものである。
【００１３】
【課題を解決するための手段】本発明は、シリコン酸化
膜より成る第１の絶縁膜と、有機系絶縁膜よりなる第２
の絶縁膜との積層部を少なくとも有する絶縁層が形成さ
れた半導体装置であって、そのシリコン酸化膜が、この
シリコン酸化膜と有機系絶縁膜との積層構造と、シリコ
ン酸化膜の単層構造とのそれぞれに関する質量１８を基
準とする昇温脱離質量分析測定のイオン電流測定による
脱ガススペクトルの０°〜４５０℃での各面積積分ＳI
およびＳIIの比ＳI ／ＳIIが、１以上１．５以下を示す
特性を有する吸湿抑制がなされたシリコン酸化膜構成と
する。
【００１４】この昇温脱離質量分析測定の測定器は、電
子科学（株）型名：ＷＡ１０００Ｓを用いた。
【００１５】また、本発明による半導体装置の製造方法
は、化学的気相成長（ＣＶＤ）によるシリコン酸化膜よ
り成る第１の絶縁膜の成膜工程と、有機系絶縁膜よりな
る第２の絶縁膜の成膜工程とを有し、この第１の絶縁膜
の成膜を、シリコン酸化膜と有機系絶縁膜との積層構造
と、シリコン酸化膜の単層構造とのそれぞれに関する質
量１８を基準とする昇温脱離質量分析測定のイオン電流
測定による脱ガススペクトルの０°〜４５０℃での各面
積積分ＳI およびＳIIの比ＳI ／ＳIIが、１以上１．５
以下となる成膜条件をもって成膜する。
【００１６】上述の積層絶縁層は、例えば多層配線構造
において、例えばＣｕによる金属配線間の層間絶縁層を
構成する。
【００１７】上述した本発明構成による半導体装置およ
び製造方法によるときは、上述した有機系絶縁膜や、金
属配線における特性劣化、すなわち変質や、剥がれの発
生を効果的に回避できた。すなわち、シリコン酸化膜
（第１の絶縁膜）、殊にＣＶＤによって形成したシリコ
ンは、脱離ガスが発生し、これが有機系絶縁膜（第２の
絶縁膜）や、Ｃｕによる金属配線の特性に影響を与える
ことが究明された。この脱離ガスは、主として水分（Ｈ
2 Ｏ）や酸素（Ｏ2 ）であり、例えば半導体装置の製造
過程で、有機系絶縁膜に、３００℃を超える熱が加わる
と、有機系絶縁膜は、これらＨ2 Ｏや、Ｏ2 と反応し易
く、また、脱ガスも著しくなり、有機系絶縁膜やＣｕの
膜質劣化、具体的にはクラックが発生し、剥離が発生す
る。
【００１８】これに対し、本発明においては、その有機
膜と接するシリコン酸化膜の成膜において、上述した脱
ガスを抑制する成膜を行うものであり、特にその成膜の
特性、成膜条件を、ＳI ／ＳIIを１〜１．５とするもの
であり、このとき、上述した膜質の劣化、具体的にはク
ラックの発生が回避された。
【００１９】
【発明の実施の形態】本発明の一実施形態の一例の概略
断面図を図１に示す。しかしながら、本発明はこの実施
形態およびこの例に限定されるものではない。図１の例
では、半導体基板２０上に、多層配線構造が形成された
半導体装置を示す。この例においては、所要の回路素子
２２が形成された半導体基板２０例えばシリコン半導体
基板上に、多層配線構造を有する半導体装置を作製する
ものである。
【００２０】この多層配線構造は、その絶縁層が、シリ
コン酸化膜より成る第１の絶縁膜１と、比誘電率ｋが低
い有機系絶縁膜より成る第２の絶縁膜２とが少なくとも
積層された構成を有する。第１の絶縁膜１のシリコン酸
化膜は、ＳｉＯ、ＳｉＯＦ、そのほか加工性に劣るが例
えばＳｉＯＣによって構成することができる。また、第
２の絶縁膜２の有機系絶縁膜は、比誘電率ｋが３．０以
下の例えばポリアリールエーテルのＳｉＬＫ（ダウケミ
カル社製、商品名）、芳香族系ポリマー例えばＦＬＡＲ
Ｅ（ハネウエル社製、商品名）、フッ素樹脂等によって
構成する。
【００２１】半導体基板２０には、その一主面に、半導
体回路素子２２が形成され、相互に分離すべき回路素子
間に、例えばＳＴＩ（Shallow Trench Isolation) によ
る分離絶縁層２３が形成されている。この例では、絶縁
ゲート型トランジスタ（ＭＯＳ）による半導体回路素子
２３が形成されている場合で、そのソースないしはドレ
イン領域（以下Ｓ／Ｄ領域という）２４が形成され、そ
の配線導出が成される所定のＳ／Ｄ領域２４に多層配線
構造の所要の配線が電気的にコンタクトされる。
【００２２】また、この例では半導体基板２０上に形成
された絶縁層（以下基板上絶縁層という）２１が、例え
ば第１の絶縁膜１によって形成され、その所定部に、回
路素子２２の配線導出位置上に貫通する透孔２５が穿設
され、これら透孔に、例えばタングステン（Ｗ）による
導電プラグが充填される。このようにして、導電プラグ
２６が、所定の例えばＳ／Ｄ領域２４に直接的に、ある
いは、Ｓ／Ｄ領域上に形成した電極や配線（図示せず）
にコンタクトされる。
【００２３】この基板上絶縁層２１上には、有機系絶縁
膜より成る第２の絶縁膜２が形成され、第１の金属配線
３１が充填される所要のパターンに形成された第１の配
線溝３１が第２の絶縁膜２を貫通して形成する。このよ
うにして、第１の金属配線が所定部において、導電プラ
グ２６とコンタクトされる。
【００２４】更に、この第１の金属配線４１が形成され
た第２の絶縁膜２上に、第１の絶縁膜１と第２の絶縁膜
２とが積層されて層間絶縁膜が形成され、この層間絶縁
膜に、第２の金属配線４２が充填される所要のパターン
の第２の配線溝３１が、第２の絶縁膜を貫通して形成さ
れる。この配線溝３１の一部には、同様に金属配線４１
が充填され、第１の金属配線４１の所定部に連通する透
孔３２が形成され、第２の金属配線４２と、第１の金属
配線４１とのコンタクトがなされる。
【００２５】図１においては、この第２の金属配線４２
と同様の構成を採って、それぞれ第１の絶縁膜１および
２が積層された層間絶縁層に、順次第３〜第７の金属配
線４３〜４７が形成された構成を示している。
【００２６】また、図１の構造においては、各金属配線
４１〜４７が、拡散が生じるＣｕによって構成されてい
て、この拡散を阻止する例えばＴａＮや、ＴｉＮによる
バリア金属層６が各透孔３１ｗ〜３７ｗを含んで各配線
溝３１〜３７の内壁面内に形成され、さらに、各金属配
線が臨む第２の絶縁膜２と第１の絶縁膜１との間に、例
えばＳｉＣ、ＳｉＮ、ＳｉＯＣによるバリア絶縁層８が
介在された構成とされている。
【００２７】そして、本発明装置においては、上述した
シリコン酸化膜より成る第１の絶縁膜の構成を、吸湿抑
制がなされたシリコン酸化膜構成とする。すなわち、こ
のシリコン酸化膜は、シリコン酸化膜と有機系絶縁膜と
の積層構造と、シリコン酸化膜の単層構造とのそれぞれ
に関する質量１８を基準とする昇温脱離質量分析測定の
イオン電流測定による脱ガススペクトルの０〜４５０℃
における面積積分ＳIおよびＳIIの比ＳI ／ＳIIが、１
以上１．５以下を示す特性のシリコン酸化膜によって構
成する。
【００２８】つまり、このシリコン酸化膜の成膜に当た
って、このようなシリコン酸化を形成する成膜条件によ
る成膜を行う。すなわち、本発明製造方法は、前述した
ように、例えば図１で説明した本発明装置を製造するも
のであり、化学的気相成長（ＣＶＤ）によるシリコン酸
化膜より成る第１の絶縁膜の成膜工程と、有機系絶縁膜
よりなる第２の絶縁膜の成膜工程とを有するものである
が、その第１の絶縁膜の成膜を、例えば平行平板型装置
によるプラズマＣＶＤによって形成するに、その成膜条
件を、特定の吸湿抑制がなされる条件下において形成す
る。すなわち、その成膜を行う成膜装置によって予めシ
リコン酸化膜と有機系絶縁膜との積層構造と、シリコン
酸化膜の単層構造とを形成し、これらに対して前述した
ように、質量１８を基準とする昇温脱離質量分析測定の
イオン電流測定による脱ガススペクトルの面積積分比Ｓ
I ／ＳIIが、１〜１．５の範囲になる条件を求め、この
条件下で、第１の絶縁膜１を構成するシリコン酸化膜の
成膜を行う。
【００２９】図１に示した半導体装置の製造手順の一例
を、図２〜図５の各工程における概略断面図を参照して
説明する。図２Ａに示すように、前述した構成による半
導体基板２０上に、基板上絶縁層２１を、例えば第１の
絶縁膜１によって形成する。この基板上絶縁層２１の、
導電プラグの導出がなされる所定のＳ／Ｄ領域２４上
に、透孔２５を、フォトリソグラフィを適用したパター
ンエッチング等によって穿設し、この透孔２５内に、例
えばタングステン（Ｗ）による導電プラグ２６を周知の
方法によって充填形成する。すなわち、例えばＣＶＤ法
によってタングステンを、透孔２５を埋込んで形成し、
表面からＣＭＰによって研磨して透孔２５内に、タング
ステンによって形成されたプラグ２６が埋め込まれ、そ
の上端が、層間絶縁層２１の表面と同一平面を有する平
坦面に形成される。
【００３０】そして、図２Ｂに示すように、基板上絶縁
層２１上に、比誘電率ｋが低い前述した有機系絶縁膜に
よる第２の絶縁膜２を成膜する。
【００３１】図２Ｃに示すように、図３Ａで示す所要の
導電プラグ２６とコンタクトされる所要のパターンを有
する第１の金属配線を形成するための第１の配線溝３１
を形成する。この配線溝３１の形成は、フォトリソグラ
フィ技術を用いて、形成すべき配線溝のパターンの開口
が形成された例えばフォトレジストによるエッチングマ
スクを形成し、このマスクの開口を通じて例えばＲＩＥ
（反応性イオンエッチング）によって第２の絶縁膜２に
対して、その全厚さを横切る深さのエッチングを行っ形
成する。このようにして所要のパターンの第１の配線溝
３１を所要の導電プラグ２６上に跨がって形成する。
【００３２】図３Ａに示すように、配線溝３１内に、例
えばＣｕによる第１の金属配線４１を充填する。この金
属配線４１が、上述したＣｕにおけるように拡散が生じ
易い金属である場合は、この金属配線４１の充填に先立
って、配線溝３１の内面に、その拡散防止効果を有する
例えばＴａＮやＴｉＮより成るバリア金属層６を、例え
ば異方性スパッタによって形成する。その後、配線溝３
１を埋込んで全面的に例えばＣｕをスパッタあるいはＣ
ＶＤ法によって形成し、このＣｕを例えば４００℃で再
熔融いわゆるリフローおよびシンタリングして表面を平
坦化する。続いて、表面からＣＭＰを行って、配線溝３
１内にのみ選択的にＣｕが残されてこれによって第１の
金属配線４１が形成され、その表面が第２の絶縁膜２の
表面とほぼ同一平面とされた平坦面を形成する。
【００３３】次に、図３Ｂに示すように、金属配線４１
が臨む第２の絶縁膜２上に、全面的に、上述したよう
に、金属配線４１がＣｕによって形成される場合は、そ
の拡散を抑制するための、例えばＳｉＣ、ＳｉＮ、Ｓｉ
ＯＣ等によるバリア絶縁層８を全面的に形成する。
【００３４】その後、図３Ｃに示すように、このバリア
絶縁層８上に、全面的に第１の絶縁膜１を、前述した層
間絶縁膜２１における第１の絶縁膜１と同様の材料およ
び成膜方法、例えば酸化シリコン膜をＣＶＤ法によって
形成する。
【００３５】次に、図４Ａに示すように、第１の絶縁膜
上に、比誘電率が低い有機膜による第２の絶縁膜２を成
膜する。
【００３６】次に、図４Ｂに示すように、第１および第
２の絶縁膜１および２による積層層間絶縁膜に、図５Ａ
で示す所要のパターンを有する第２の金属配線４２のパ
ターンを有する第２の配線溝３２を形成する。この第２
の配線溝３２は、下層の第１の金属配線４１とコンタク
トする部分においてのみ、第１の絶縁層１を貫通する透
孔３２ｗを穿設し、他部においては、低比誘電率の第２
の絶縁膜２においてのみ形成する。すなわち、この場
合、まず第２の絶縁膜２に対して、その全厚さを横切る
深さに、例えば図２Ｃで説明したと同様に、フォトリソ
グラフィ技術によって所要のＲＩＥによるパターンエッ
チングを行う。その後、透孔３２ｗの形成部に、同様に
フォトリソグラフィによる開口を有する例えばフォトレ
ジストによるエッチングマスクを形成し、この開口を通
じて同様にＲＩＥによって透孔を形成する。この配線溝
３２は、低比誘電率膜によって形成された第２の絶縁層
２においては、溝間隔が狭められた幅広に形成するもの
の、ダブル型配線溝３２ｗにおける第１の絶縁膜１例え
ばこれに比し高い比誘電率を有する絶縁膜１における透
孔はその幅を狭めることによって溝間隔を大とすること
ができる。
【００３７】図５Ａに示すように、この第２の配線溝３
２内に、第２の金属配線４２を充填形成し、表面を平坦
化する。この金属配線４２の形成および平坦化は、例え
ば図３Ａで説明したと同様の方法によることができる。
【００３８】図５Ｂに示すように、図３Ｂ〜図４Ａで説
明したと同様の金属配線４１がＣｕによって形成される
場合は、その拡散を抑制するための、例えばＳｉＣ、Ｓ
ｉＮ、ＳｉＯＣ等によるバリア絶縁層８を全面的に形成
する。その後、前述したと同様にバリア絶縁層８上に、
全面的に第１の絶縁膜１を形成し、更に、比誘電率が低
い有機系絶縁膜による第２の絶縁膜２を成膜する。
【００３９】このようにして、図１に示すように、第３
〜第７の配線溝３３〜３７の形成、バリア金属層６の形
成、金属配線４３〜４７の形成、バリア絶縁層８の形成
を繰り返し行って、所望の総数の多層配線構造、図１の
例では、７層の多層配線構造を形成する。そして、その
最上層には、図示しないが、表面絶縁層の形成、端子電
極等の形成がなされる。
【００４０】次に、本発明製造方法における上述した第
１の絶縁膜１を成膜する方法について詳細に説明する。
この成膜は、例えば図６にその概略構成図を示す例えば
平行平板型プラズマＣＶＤ装置によって成膜する。この
成膜装置は、周知の装置であって、排気系９０に連結さ
れる反応室６０内に、平行平板電極の上部電極６１と下
部電極６２とが対向して配置される。この下部電極６２
上には、被成膜体６３が配置される。下部電極６２下に
はヒータ６４が配置され、このヒータ６４への通電によ
って下部電極６２したがって、被成膜体６３が所要の温
度に加熱される。
【００４１】反応室６０には、原料ガスの供給口６５が
設けられ、シャワー電極構成とした上部電極６１のガス
拡散口から、被成膜体６３に向かって均一に原料ガス９
１を拡散供給するようになされている。そして、上部電
極６１と下部電極６２との間に、ＲＦ（高周波）電力を
印加する。
【００４２】この装置を用いて成膜を行うものである
が、前述したように、本発明においては、シリコン酸化
膜と有機系絶縁膜との積層構造（以下試料１という）
と、シリコン酸化膜の単層構造（以下試料２という）と
を構成する。試料１および２は、それぞれ図７Ａおよび
Ｂに概略断面図を示すように、例えばシリコン基板７０
上に試料１においては、上述した第２の絶縁膜２を構成
する有機系絶縁膜８２を成膜し、この上に上述した第１
の絶縁膜１を構成するシリコン酸化膜８１を成膜して構
成し、試料２においては、第１の絶縁膜１を構成するシ
リコン酸化膜８１を成膜して構成する。
【００４３】以下に、その実施例を挙げて説明する。実
施例１および２は、試料１の有機系絶縁膜８２として低
比誘電率膜のダウケミカル社製ＳｉＬＫ−Ｊを用いて、
ＳI／ＳII≦１．４となるように、シリコン酸化膜８１
の形成条件を規定場合である。また、実施例３は、試料
１の有機系絶縁膜８２として低比誘電率膜のアライドシ
グナル社製ＦＬＡＲＥを用いて、ＳI ／ＳII≦１．５と
なるように、シリコン酸化膜８１の形成条件を規定した
場合である。
【００４４】〔実施例１〕この実施例においては、Ｓｉ
基板７０上に、低比誘電率膜のダウケミカル社製ＳｉＬ
Ｋ−Ｊによる有機系絶縁膜８２を厚さ３００ｎｍに成膜
し、この上に、上述した平行平板プラズマＣＶＤ装置に
よってシリコン酸化ＳｉＯ膜８１を厚さ１００ｎｍに成
膜して試料１を作製した。また、Ｓｉ基板７０上に、上
述した平行平板プラズマＣＶＤ装置によってシリコン酸
化ＳｉＯ膜８１を厚さ１００ｎｍに成膜して試料２を作
製した。このＳｉＯの成膜条件は、下記のように選定し
た。これら試料１および２の、それぞれの、質量１８
（Ｈ2 Ｏ量）の昇温脱離質量分析測定（電子科学（株）
ＴＷＡ１０００Ｓ）による脱ガススペクトルを図８に示
す。図８中、破線曲線は、試料１の脱ガススペクトル、
実線曲線は、試料２の脱ガススペクトルで、このときの
両曲線による０°〜４５０℃での面積積分比、ＳI ／Ｓ
IIは１．１となった。上述したＳｉＯの成膜条件は、 Ｎ2 ガス流量：１０００ｓｃｃｍ Ｎ2 Ｏガス流量：５００ｓｃｃｍ ＳｉＨ4 ガス流量：１１０ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 成膜基板温度：４００℃ とした。
【００４５】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。このとき、クラックの発生がなく、膜剥がれ等が全
く発生しない信頼性の高い多層配線構造を有する半導体
装置を構成することができた。因みに、このクラック
は、これが発生した場合には目視的に観察することがで
きる。
【００４６】次に、上述した実施例１におけるＮ2 Ｏガ
ス流量と、ＳｉＨ4 ガス流量を変更した。 〔実施例２〕実施例１と同様の方法としたが、ＳｉＯ2
成膜条件を、 Ｎ2 ガス流量：１０００ｓｃｃｍ Ｎ2 Ｏガス流量：６００ｓｃｃｍ ＳｉＨ4 ガス流量：１００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 成膜基板温度：４００℃ とした。この場合の試料１および２の、それぞれの、質
量１８（Ｈ2 Ｏ量）の昇温脱離質量分析測定による脱ガ
ススペクトルを図９に示す。図９中、破線曲線は、試料
１の脱ガススペクトル、実線曲線は、試料２の脱ガスス
ペクトルで、このときの両曲線による０°〜４５０℃で
の面積積分比、ＳI ／ＳIIは、１．０となった。
【００４７】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。この場合においても、クラックの発生がなく、膜剥
がれ等が全く発生しない信頼性の高い多層配線構造を有
する半導体装置を構成することができた。
【００４８】〔実施例３〕実施例１と同様の方法とした
が、ＳｉＯ2 成膜条件を、 Ｎ2 ガス流量：１０００ｓｃｃｍ Ｎ2 Ｏガス流量：５００ｓｃｃｍ ＳｉＨ4 ガス流量：１００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 成膜基板温度：４００℃ とした。この場合の試料１および２の、それぞれの、質
量１８（Ｈ2 Ｏ量）の昇温脱離質量分析測定による脱ガ
ススペクトルを図１０に示す。図１０中、破線曲線は、
試料１の脱ガススペクトル、実線曲線は、試料２の脱ガ
ススペクトルで、このときの両曲線による０°〜４５０
℃での面積積分比、ＳI ／ＳIIは、１．５となった。
【００４９】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。この場合においても、クラックの発生がなく、膜剥
がれ等が全く発生しない信頼性の高い多層配線構造を有
する半導体装置を構成することができた。
【００５０】〔実施例４〕実施例１と同様の方法とした
が、ＳｉＯ2 成膜条件を、 Ｎ2 ガス流量：１０００ｓｃｃｍ Ｎ2 Ｏガス流量：４００ｓｃｃｍ ＳｉＨ4 ガス流量：１００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 成膜基板温度：４００℃ とした。この場合の試料１および２の、それぞれの、質
量１８（Ｈ2 Ｏ量）の昇温脱離質量分析測定による脱ガ
ススペクトルを図１１に示す。図１１中、破線曲線は、
試料１の脱ガススペクトル、実線曲線は、試料２の脱ガ
ススペクトルで、このときの両曲線による０°〜４５０
℃での面積積分比、ＳI ／ＳIIは１．３となった。
【００５１】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。この場合においても、クラックの発生がなく、膜剥
がれ等が全く発生しない信頼性の高い多層配線構造を有
する半導体装置を構成することができた。
【００５２】〔実施例５〕この実施例においても、Ｓｉ
基板７０上に、低比誘電率膜のダウケミカル社製ＳｉＬ
Ｋ−Ｊによる有機系絶縁膜８２を厚さ３００ｎｍに成膜
し、この上に、上述した平行平板プラズマＣＶＤ装置に
よってＳｉＯによるシリコン酸化膜８１を厚さ１００ｎ
ｍに成膜して試料１を作製した。また、Ｓｉ基板７０上
に、上述した平行平板プラズマＣＶＤ装置によってＳｉ
Ｏによるシリコン酸化膜８１を厚さ１００ｎｍに成膜し
て試料２を作製した。そして、このＳｉＯの成膜条件
は、下記に選定した。このとき、０°〜４５０℃でのＳ
I ／ＳIIは１．０となった。 ＳｉＯの成膜条件： Ｎ2 ガス流量：４５００ｓｃｃｍ Ｎ2 Ｏガス流量：４００ｓｃｃｍ ＳｉＨ4 ガス流量：９０ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：５３０Ｗ 成膜基板温度：３５０℃ とした。
【００５３】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。このとき、膜剥がれ等が全く発生しない信頼性の高
い多層配線構造を有する半導体装置を構成することがで
きた。
【００５４】〔比較例１〜３〕これら比較例１、２、３
は、実施例２において、そのＮ2 Ｏガス流量をそれぞれ
２０００ｓｃｃｍ、１０００ｓｃｃｍ、８００ｓｃｃｍ
とした。これら比較例１〜３のそれぞれの各試料１およ
び２の同様の脱ガススペクトルを図１２〜図１４に、そ
れぞれ破線曲線および実線曲線で示す。比較例１、２お
よび３の各ＳI ／ＳIIは、１．８，１．８，１．７とな
った。
【００５５】これら比較例のＳｉＯの成膜条件によっ
て、図１で示した第１〜第７層の金属配線が積層された
多層配線構造による半導体装置の第１の絶縁膜を成膜
し、第２の絶縁膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜に
よって形成した。このとき、クラックが発生し、膜剥が
れが生じた。
【００５６】上述した実施例１〜５および比較例１〜３
によって明らかなように、例えばＮ 2 ＯガスとＳｉＨ4
ガスの供給量等の条件選定によって吸湿制御を行うこと
ができる。
【００５７】〔実施例６〕この実施例においては、Ｓｉ
基板７０上に、低比誘電率膜のアライドシグナル社製の
ＦＬＡＲＥによる有機系絶縁膜８２を厚さ３００ｎｍに
成膜し、この上に、上述した平行平板プラズマＣＶＤ装
置によってＳｉＯによるシリコン酸化膜８１を厚さ１０
０ｎｍに成膜して試料１を作製した。また、Ｓｉ基板７
０上に、上述した平行平板プラズマＣＶＤ装置によって
ＳｉＯによるシリコン酸化膜８１を厚さ１００ｎｍに成
膜して試料２を作製した。このＳｉＯの成膜条件は、下
記のように選定した。これら試料１および２の、それぞ
れの、質量１８（Ｈ2 Ｏ量）の昇温脱離質量分析測定に
よる脱ガススペクトルの０°〜４５０℃での面積積分
比、ＳI ／ＳIIは１．０となった。上述したＳｉＯの成
膜条件は、 Ｎ2 ガス流量：４５００ｓｃｃｍ Ｎ2 Ｏガス流量：４００ｓｃｃｍ ＳｉＨ4 ガス流量：９０ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：５３０Ｗ 成膜基板温度：３５０℃ とした。
【００５８】このＳｉＯの成膜条件によって、図１で示
した第１〜第７層の金属配線が積層された多層配線構造
による半導体装置の第１の絶縁膜を成膜し、第２の絶縁
膜２を、ＳｉＬＫ−Ｊの有機系絶縁膜によって形成し
た。このとき、クラックの発生がなく、膜剥がれ等が全
く発生しない信頼性の高い多層配線構造を有する半導体
装置を構成することができた。
【００５９】上述したところから明らかなように、ＳI
／ＳII≦１．５において、クラックの発生が確実に回避
された。
【００６０】上述したように、本発明においては、シリ
コン酸化膜による第１の絶縁膜１を脱ガススペクトルの
面積積分ＳI およびＳIIの比ＳI ／ＳIIが、１以上１．
５以下を示す特性を有する吸湿抑制がなされたシリコン
酸化膜構成としたことによって、有機系絶縁膜による第
２の絶縁膜２と積層した構造としても、脱ガスによる信
頼性の低下を回避できる。したがって、多層配線構造に
おいて、その少なくとも一部を低誘電率の有機系絶縁膜
によって構成して、配線間の寄生容量の低減化を図る構
成においても信頼性の高い目的とする半導体装置を、歩
留り良く製造することができる。
【００６１】尚、上述の実施形態においては、いわばハ
イブリッド構成とした場合であるが、図１５で説明した
ように、いわゆるフル低比誘電率構造においてストッパ
層等のシリコン酸化膜と有機系絶縁膜の積層構造を有す
る各種構造に適用することもできるなど、本発明の範囲
において、種々変形変更がなされ、これに応じて本発明
にあってその実施形態は変更されることはいうまでもな
い。
【００６２】
【発明の効果】上述したように、本発明装置において
は、シリコン酸化膜と有機系絶縁膜との積層構造におい
て、そのシリコン酸化膜を、その特性、すなわち昇温脱
離質量分析測定のイオン電流測定による脱ガススペクト
ルの面積積分ＳI およびＳIIの比ＳI ／ＳIIの特定によ
る吸湿抑制がなされたシリコン酸化膜とすることによっ
て有機系絶縁膜や、金属配線における特性劣化、すなわ
ち変質や、剥がれの発生を効果的に回避でき、信頼性の
高い半導体装置を構成できる。
【００６３】また、本発明製造方法では、シリコン酸化
膜の成膜において、上述した条件が得られる成膜条件の
選定を行うことによって、有機系絶縁膜や、金属配線に
おける特性劣化、すなわち変質や、剥がれの発生を効果
的に回避でき、信頼性の高い半導体装置を歩留り良く製
造することができるものである。
【００６４】したがって、本発明によれば、低比誘電率
による有機絶縁膜を絶縁層として用いることができ、配
線間の寄生容量の低減化、更に、特性劣化を来すことな
く、導電性にすぐれたＣｕによる金属配線を用いること
ができることによる配線抵抗の低減化によって、高密
度、高速性にすぐれた半導体装置を構成することができ
るものである。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の要部の概略断
面図である。
【図２】Ａ〜Ｃは、それぞれ本発明による製造方法の一
例の工程図（その１）である。
【図３】Ａ〜Ｃは、それぞれ本発明による製造方法の一
例の工程図（その２）である。
【図４】ＡおよびＢは、それぞれ本発明による製造方法
の一例の工程図（その３）である。
【図５】ＡおよびＢは、それぞれ本発明による製造方法
の一例の工程図（その３）である。
【図６】本発明の製造方法に用いるプラズマＣＶＤ装置
の一例の概略構成図である。
【図７】ＡおよびＢは、それぞれ本発明によるシリコン
酸化膜の吸湿特性の規定に用いる試料１および２の概略
断面図である。
【図８】本発明による実施例における試料１および２の
脱ガススペクトル図である。
【図９】本発明による実施例における試料１および２の
脱ガススペクトル図である。
【図１０】本発明による実施例における試料１および２
の脱ガススペクトル図である。
【図１１】本発明による実施例における試料１および２
の脱ガススペクトル図である。
【図１２】比較例における試料１および２の脱ガススペ
クトル図である。
【図１３】比較例における試料１および２の脱ガススペ
クトル図である。
【図１４】比較例における試料１および２の脱ガススペ
クトル図である。
【図１５】従来の多層配線構造のフル低比誘電率構造に
よる場合の要部の概略断面図である。
【図１６】従来の多層配線構造のハイブリッド配線構造
による場合の要部の概略断面図である。
【符号の説明】
１・・・第１の絶縁膜、２・・・第２の絶縁膜、６・・
・バリア金属層、８・・・バリア絶縁層、２２・・・半
導体回路素子、２３・・・分離絶縁層、２４・・・Ｓ／
Ｄ、２５・・・透孔、３１〜３７・・・第１〜第７の配
線溝、３２ｗ〜３７ｗ・・・透孔、４１〜４７・・・第
１〜第７の金属配線、５０・・・層間絶縁膜、５１・・
・配線溝、５１ｃ・・・コンタクト孔、５２・・・金属
配線、５２ｃ・・・コンタクト部、５３，５４・・・ス
トッパ層、５５・・・バリア絶縁層、５６・・・バリア
金属層、６０・・・反応室、６１・・・上部電極、６２
・・・下部電極、６３・・・被成膜体、６４・・・ヒー
タ、６５・・・原料ガス供給口、７０・・・シリコン基
板、７１・・・試料１、７２・・・試料２、８１・・・
シリコン酸化膜、９０・・・排気系、９１・・・原料ガ
ス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/90 Ｐ Ｆターム(参考） 4K030 AA06 AA14 AA18 BA44 CA04 FA03 5F033 HH11 HH21 HH32 HH33 JJ11 JJ19 JJ21 JJ32 JJ33 KK11 KK21 KK32 KK33 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP22 QQ09 QQ13 QQ37 QQ48 QQ73 QQ75 RR01 RR04 RR06 RR21 RR24 SS02 SS11 SS15 TT04 WW00 WW03 XX01 XX12 XX17 5F058 BA07 BA10 BD01 BD04 BD19 BF02 BF07 BJ02

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 シリコン酸化膜より成る第１の絶縁膜
    と、有機系絶縁膜よりなる第２の絶縁膜との積層部を少
    なくとも有する絶縁層が形成された半導体装置であっ
    て、 上記シリコン酸化膜が、上記シリコン酸化膜と上記有機
    系絶縁膜との積層構造と、上記シリコン酸化膜の単層構
    造とのそれぞれに関する質量１８を基準とする昇温脱離
    質量分析測定のイオン電流測定による脱ガススペクトル
    の０°〜４５０℃での面積積分比各面積積分ＳI および
    ＳIIの比ＳI ／ＳIIが、１以上１．５以下を示す特性を
    有する吸湿抑制がなされたシリコン酸化膜構成を有する
    ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置が、上記シ
    リコン酸化膜より成る第１の絶縁膜と上記有機系絶縁膜
    よりなる第２の絶縁膜とが積層されて成る絶縁層と、Ｃ
    ｕより成る金属配線とを有する多層配線構造を有する半
    導体装置であることを特徴とする半導体装置。
  3. 【請求項３】 化学的気相成長（ＣＶＤ）によるシリコ
    ン酸化膜より成る第１の絶縁膜の成膜工程と、 有機系絶縁膜よりなる第２の絶縁膜の成膜工程とを有
    し、 上記第１の絶縁膜の成膜を、上記シリコン酸化膜と上記
    有機系絶縁膜との積層構造と、上記シリコン酸化膜の単
    層構造とのそれぞれに関する質量１８を基準とする昇温
    脱離質量分析測定のイオン電流測定による脱ガススペク
    トルの０°〜４５０℃での各面積積分ＳI およびＳIIの
    比ＳI ／ＳIIが、１以上１．５以下となる成膜条件をも
    って成膜することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    が、上記シリコン酸化膜より成る第１の絶縁膜と上記有
    機系絶縁膜よりなる第２の絶縁膜とが積層されて成る絶
    縁層と、Ｃｕより成る金属配線とを有する多層配線構造
    を有する半導体装置の製造方法であることを特徴とする
    半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004105123A1 (ja) * 2003-05-21 2004-12-02 Fujitsu Limited 半導体装置
WO2005024935A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited 半導体装置
JP2020038982A (ja) * 2012-11-05 2020-03-12 大日本印刷株式会社 配線構造体

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1495121A2 (en) * 2002-04-18 2005-01-12 Lynkeus Biotech GmbH Means and methods for the specific inhibition of genes in cells and tissue of the cns and/or eye
US7148342B2 (en) 2002-07-24 2006-12-12 The Trustees Of The University Of Pennyslvania Compositions and methods for sirna inhibition of angiogenesis
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
WO2007146953A2 (en) * 2006-06-12 2007-12-21 Exegenics, Inc., D/B/A Opko Health, Inc. Compositions and methods for sirna inhibition of angiogenesis
US7872118B2 (en) * 2006-09-08 2011-01-18 Opko Ophthalmics, Llc siRNA and methods of manufacture
US8470792B2 (en) 2008-12-04 2013-06-25 Opko Pharmaceuticals, Llc. Compositions and methods for selective inhibition of VEGF

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3610745B2 (ja) * 1996-11-28 2005-01-19 ソニー株式会社 層間絶縁膜の形成方法
JPH1126449A (ja) * 1997-06-30 1999-01-29 Sony Corp 絶縁膜の成膜方法
JP2000106397A (ja) * 1998-07-31 2000-04-11 Sony Corp 半導体装置における配線構造及びその形成方法
JP3888794B2 (ja) * 1999-01-27 2007-03-07 松下電器産業株式会社 多孔質膜の形成方法、配線構造体及びその形成方法
JP2000252359A (ja) * 1999-03-03 2000-09-14 Sony Corp 絶縁膜のエッチング方法および配線層の形成方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004105123A1 (ja) * 2003-05-21 2004-12-02 Fujitsu Limited 半導体装置
US7170177B2 (en) 2003-05-21 2007-01-30 Fujitsu Limited Semiconductor apparatus
WO2005024935A1 (ja) * 2003-08-28 2005-03-17 Fujitsu Limited 半導体装置
JP2020038982A (ja) * 2012-11-05 2020-03-12 大日本印刷株式会社 配線構造体
US11069618B2 (en) 2012-11-05 2021-07-20 Dai Nippon Printing Co., Ltd. Line structure and a method for producing the same
US11217530B2 (en) 2012-11-05 2022-01-04 Dai Nippon Printing Co., Ltd. Line structure and a method for producing the same
US11862564B2 (en) 2012-11-05 2024-01-02 Dai Nippon Printing Co., Ltd. Multi-layer line structure and method for manufacturing thereof

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